JPH06202895A - 論理演算回路 - Google Patents

Abstract

(57)【要約】 【目的】加算レベルの差に基づく多値演算論理処理によ
り、ｎ個の多重系システムから与えられる情報の状態、
多数決判断、回路故障判断等を実行し得るフェイルセー
フ性の高い高信頼度の論理演算回路を提供する。 【構成】２値の入力信号が供給される複数の入力端を有
する。入力信号を論理値１に誤らない２値信号とし、２
値信号を加算し加算値の大きくなる側に誤らない多値信
号に変換して出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多重処理系において各
系の演算処理を行なう論理演算回路に関する。

【０００２】

【従来の技術】システムダウンによって膨大な損害或は
重大な事故が予想されるシステム、例えば鉄道、交通管
制、プラント、発電所、電話等のシステムにおいては、
３重系などの多重処理系とし、この多重処理系の多数決
をとることにより、１系統が故障した場合にも、多数決
原理によって、システムダウンを防止するのが普通であ
る。この場合、多数決回路は、それ自身に故障が生じた
ときに、安全側で停止するフェイルセーフな回路として
構成する必要がある。このようなフェイルセーフな論理
演算回路の公知例としては、例えば、電気学会論文誌
５７ーＣ１１（昭和５７年４月）に発表された「内部三
重系を持ったフェイルセーフ計算機システムの開発」が
ある。図６はこの公知技術の概略を示すものであって、
Ａ〜Ｃ系の三重系処理システムに対応して３個備えられ
た非対称誤り論理演算発振器１１〜１３の出力を倍電圧
整流回路２１〜２３によって整流し、そのワイヤードオ
ア出力から多数決出力（２ out of ３）を得るようにな
っている。

【０００３】システムがｎ個の多重系となった場合には
それに対応して論理演算発振器１１〜１３及び倍電圧整
流回路２１〜２３が付加され、（ｎ／２）＜ｍとなるｍ
個以上の入力があったときに多数決出力を生じるように
構成される。倍電圧整流回路２１〜２３はダイオードＤ
11〜Ｄ13、Ｄ21〜Ｄ23及びコンデンサＣ21〜Ｃ23などを
備える一般的な倍電圧整流回路となっている。Ｃ11〜Ｃ
13は結合コンデンサである。

【０００４】図７は論理演算発振器１１〜１３の具体的
な回路例を示している。図において、Ｑ1 、Ｑ3 はNPN
型トランジスタ、Ｑ２はPNP型トランジスタ、Ｒ1 〜Ｒ7
は抵抗である。この発振回路は入力端子ａに、 Ｖin1 ＞(R1+R2+R3)V ／ R3 の入力電圧Ｖin1 が加わり、かつ、入力端子ｂに、 Ｖ＜Ｖin2 ＜(R6+R7)V／ R7 を満足する入力電圧Ｖin2 が加わったときに発振するア
ンドゲートとして機能する。論理演算発振器１１〜１３
の出力は倍電圧整流回路２１〜２３によって整流され、
整流出力として取出される。また入力端子ａ、ｂを共通
にして入力電圧Ｖinを印加すると、 (R1+R2+R3)V ／ R3 ＜Ｖin＜(R6+R7)V／ R7 の間の入力電圧Ｖinで発振するウインドウ．コンパレー
タとなる。

【０００５】入力端子ａ、ｂを独立させて使用する場合
には入力電圧Ｖin1 またはＶin2 の何れかが、また、入
力端ａ、ｂを共通にした場合には入力電圧Ｖinが上記の
条件式を満足できなくなった場合、及び演算発振器１１
〜１３の各構成要素の何れかが、断線、短絡等の故障を
生じた場合には、論理演算発振器１１〜１３の発振動作
が停止し、整流出力が得られない。倍電圧整流回路２１
〜２３に断線故障を生じた場合も同様である。従って、
入力端子ａ、ｂに接続されるＡ〜Ｃ系の回路故障及び自
己の回路故障に対してフェイルセーフである。

【０００６】図７に示した回路において、トランジスタ
Ｑ1 〜Ｑ3 を、NPN 型のものとPNP型のものとを相互に
交換すると、負の入力電圧で発振する論理演算発振器ま
たはウインドウ．コンパレータを構成できる。図８はそ
の具体例を示し、入力端子ａ、ｂにアースレベルより低
い入力電圧が印加されると発振する。

【０００７】図６において、Ａ〜Ｃ系のそれぞれの２値
の入力信号をＡ∈｛１、０｝、Ｂ∈｛１、０｝、Ｃ∈
｛１、０｝とする。ここに、論理値１は論理演算発振器
が発振できる論理レベルであり、論理値０は論理演算発
振器が発振できない論理レベルである。図６に示す論理
処理は、その回路の出力をOUT1∈｛１、０｝とすると、
次式で表わされる。

【０００８】 OUT1＝Ａ・Ｂ∨Ｂ・Ｃ∨Ｃ・Ａ （１） ここで、記号・は論理積を表し、記号∨は論理和を表わ
す。

【０００９】次に、図９の論理処理において、出力信号
OUT1は上記（１）式によって表されるが、３つの論理演
算発信機の出力信号が一致した時、即ち、Ａ・Ｂ・Ｃ＝
１であるときと、出力信号がすべてある時、即ち、¬Ａ
・¬Ｂ・¬Ｃ＝１である時を正常（論理値１）とすれ
ば、出力信号OUT2は次のようになる。

【００１０】 OUT2＝Ａ・Ｂ・Ｃ ∨ ¬Ａ・¬Ｂ・¬Ｃ （２） ここで、記号・は論理積を表し、記号¬は否定を表す。

【００１１】

【発明が解決しようとする課題】ところで、この種の論
理演算回路は、ｎ個の多重系システムから与えられる情
報のうち、過半数以上の一致出力を間違うことなく判断
して出力し、誤った演算出力を出さないことと、一致、
不一致検出を正確に行ない、多数決回路自身を含めて、
回路故障を確実に検知し、かつ、速やかに通報し得る機
能を持つことが必要である。ところが、上記した公知技
術では、ワイヤードオア入力側が故障しても、その故障
が出力側ではわからない。出力側で故障検知を行なう例
として、例えば図９に示すように、倍電圧整流回路２１
〜２３の各出力の論理積をとる論理演算発振器３と、Ａ
〜Ｃ系から与えられる各入力信号の論理積を取る論理演
算発振器４を備え、論理演算発振器３、４の出力の一致
／不一致を検出することにより、故障検知を行なう手段
も考えられる（検出は例えば（２）式の論理式とな
る。）が、この場合にも、多数決出力OUT1側の倍電圧整
流回路２１〜２３が故障した場合にはこれを検知するこ
とができない。

【００１２】そこで、本発明の課題は、上述する従来の
問題点を解決し、加算レベルの差に基づく多値演算論理
処理により、ｎ個の多重系システムから与えられる情報
の状態、多数決判断、回路故障判断等を実行し得るフェ
イルセーフ性の高い高信頼度の論理演算回路を提供する
ことである。

【００１３】

【課題を解決するための手段】上述した課題解決のた
め、本発明は、２値の入力信号が供給される複数の入力
端を有する論理演算回路であって、前記入力信号を論理
値１に誤らない２値信号とし、前記２値信号を加算し加
算値の大きくなる側に誤らない多値信号に変換して出力
する。

【００１４】

【作用】入力信号を論理値１に誤らない２値信号とし、
この２値信号を加算によって多値信号に変換して出力す
るので、加算レベルの差に基づくしきい値演算論理処理
により、入力信号の状態、多数決判断、回路故障判断等
を実行し得る。これは、前掲の（１）式や（２）式で表
される従来の論理処理とは全く異なる多値演算処理であ
る。

【００１５】しかも、入力信号を論理値１に誤らない２
値信号とし、２値信号を加算値の大きくなる側に誤らな
い信号、換言すれば小さくなる側にしか誤らない信号に
変換して出力するから、回路故障に対してフェイルセー
フである。

【００１６】本発明に係る論理演算回路は、好ましく
は、多値信号を論理値１に誤らない２値信号に変換して
出力する回路を有する。このような回路構成をとる場合
は、多値信号を論理値１に誤らない２値信号に変換した
出力信号に基づき、再度、フェールセーフな多値演算を
行うことができる。

【００１７】

【実施例】図１は本発明に係る論理演算回路の電気回路
図である。図は多数決回路として具体化された論理演算
回路の１例を示している。図において、図６〜図９と同
一の参照符号は同一性ある構成部分を示している。この
実施例では、図７及び図８で説明した非対称誤りの論理
演算発振器１１〜１３のそれぞれに接続される倍電圧整
流回路２１〜２３を、倍電圧整流出力Ｖａ〜Ｖｃが順次
加算されるように接続してある。即ち、倍電圧整流回路
２３の倍電圧整流出力Ｖｃを基準とした場合、倍電圧整
流回路２３の倍電圧整流出力端を倍電圧整流回路２２の
アース端子に接続し、倍電圧整流回路２２の倍電圧整流
出力端を倍電圧整流回路２１のアース端子へと順次積上
げ結線し、倍電圧整流回路２１の倍電圧整流出力端子
（イ）から加算出力を得るようになっている。

【００１８】倍電圧整流回路の回路動作は当業者によく
知られており、その基本的機能は、交流入力電圧を、ク
ランプ用のダイオードのアノード電位に重畳することに
ある。

【００１９】次に、図２及び図３を参照して倍電圧整流
回路の回路動作を説明する。まず、図２において、Ｃ1n
は結合用のコンデンサ、Ｄ1nはクランプ用のダイオー
ド、Ｄ2nは整流用のダイオード、Ｃ2nは平滑用のコンデ
ンサである。正負のピーク値がＶn ／２である交流電圧
が入力（図３（ａ）参照）された場合、負サイクルにお
いて、ダイオードＤ1nが導通し、結合用のコンデンサＣ
1nが図示極性で充電される。コンデンサＣ1nの充電電圧
は（Ｖn ／２）であり、クランプ用ダイオードＤ1nのカ
ソード端子ｂはアース電位となる。

【００２０】次に、正サイクルにおいて、結合用コンデ
ンサＣ1nの充電電位（アース電位）に正サイクル時の電
圧（振幅Ｖn ）を加算した電圧Ｖn が、クランプ用のダ
イオードＤ1nのカソード側である点ｂに現れる（図３
（ｂ）参照）。そして、このとき、整流用のダイオード
Ｄ2nが導通し、電圧Ｖn によりコンデンサＣ2nが充電さ
れる（図３（ｃ）参照）。従って、倍電圧整流回路は交
流入力電圧を、クランプ用のダイオードＤ1nのアノード
側の電位に重畳する。

【００２１】実施例では、図２及び図３に示す回路作用
を有する倍電圧整流回路２１〜２３を備え、倍電圧整流
回路２３の倍電圧整流出力端を倍電圧整流回路２２のア
ース端子に接続し、倍電圧整流回路２２の倍電圧整流出
力端を倍電圧整流回路２１のアース端子へと順次積上げ
結線してあるので、各倍電圧整流回路２１〜２３のクラ
ンプ用ダイオード２１〜２３のカソード電位に、他の倍
電圧整流回路２３〜２１の出力電圧が加算され、出力端
子（イ）から加算出力が得られる。

【００２２】倍電圧整流回路２１〜２３を構成するコン
デンサＣ21〜Ｃ23は、自己が属する倍電圧整流回路の平
滑用コンデンサとしてのみ作用し、他の倍電圧整流回路
を経由して充電されることはない。例えば、図８に示す
ように、Ａ系について考えると、交流入力電圧が負サイ
クルであるときは、Ｂ系及びＣ系の倍電圧整流回路２
２、２３に含まれるダイオドＤ22、Ｄ12、Ｄ23、Ｄ13が
導通し、コンデンサＣ22、Ｃ23を短絡するので、コンデ
ンサＣ22、Ｃ23を無視できる。Ａ系はダイオードＤ22、
Ｄ12、Ｄ23、Ｄ13による電圧降下を無視すれば、クラン
プ用ダイオードＤ11のアノード側がアース電位に保たれ
る。ダイオードＤ11の電圧降下を無視すれば、カソード
側電位がアース電位となる。そして、図２及び図３で説
明したように、結合用のコンデンサＣ11が所定極性で
（Ｖａ／２）まで充電され、次の正サイクルにおいて、
コンデンサＣ11の充電電圧（Ｖａ／２）に正サイクル時
の電圧（Ｖａ／２）が加わった電圧Ｖａが、クランプ用
のダイオードＤ11のカソード側に現れる。そして、整流
用のダイオードＤ21が導通し、電圧Ｖａによりコンデン
サＣ21が充電され、出力端子（イ）に電圧Ｖａが現れ
る。

【００２３】Ｂ系及びＣ系でも同様の回路動作が行なわ
れる。即ち、Ｂ系単独では電圧Ｖｂが、Ｃ系単独では電
圧Ｖｃが出力端子（イ）に現れる。

【００２４】倍電圧整流回路２３の倍電圧整流出力端を
倍電圧整流回路２２のアース端子に接続し、倍電圧整流
回路２２の倍電圧整流出力端を倍電圧整流回路２１のア
ース端子へと順次積上げ結線してあるので、各倍電圧整
流回路２１〜２３のクランプ用ダイオード２１〜２３の
カソード電位に、他の倍電圧整流回路２３〜２１の出力
電圧Ｖａ、Ｖｂ、Ｖｃが加算され、出力端子（イ）から
加算出力が得られる。従って、 Ｖａ＜Ｖｂ＋Ｖｃ＜Ｖａ＋Ｖｂ＋Ｖｃ Ｖｂ＜Ｖａ＋Ｖｃ＜Ｖａ＋Ｖｂ＋Ｖｃ Ｖｃ＜Ｖａ＋Ｖｂ＜Ｖａ＋Ｖｂ＋Ｖｃ である。

【００２５】Ａ〜Ｃ系から与えられる入力の全てが高レ
ベルである場合には、回路故障を生じていない限り、倍
電圧整流回路２１〜２３の倍電圧整流出力は高レベルＶ
ｃ、Ｖｂ及びＶａとなり、出力端子（イ）における加算
出力は高レベル（Ｖｃ＋Ｖｂ＋Ｖａ）となるが、Ａ〜Ｃ
系の一部または全部の入力がなくなった場合には、その
系に対応する倍電圧整流回路の倍電圧整流出力Ｖｃ、Ｖ
ｂ、Ｖａが低レベルになるから、出力端子（イ）におけ
る加算出力はその分だけ低下する。例えば、Ａ系の入力
がなくなったとすれば、倍電圧整流回路２１の出力が低
レベルとなり、出力端（イ）における加算出力レベル
は、実質的に（Ｖｃ＋Ｖｂ）に低下する。

【００２６】出力端（イ）には多数決回路５及び監視回
路６が接続されている。多数決回路５及び監視回路６は
レベル検定器として動作するものであって、論理演算発
振器によって構成する。特に前述のウインドウ．コンパ
レータが適している。

【００２７】多数決回路５は、Ａ〜Ｃ系から与えられる
３つの入力のうち、２つ以上の入力が高レベルにある場
合に多数決出力OUT1を生じる。即ち、倍電圧整流回路２
１の出力端（イ）における加算出力が３つの倍電圧整流
出力Ｖｃ、Ｖｂ及びＶａのうち、２つ以上の倍電圧整流
出力を加算した高レベルにあるときに発振し、多数決出
力OUT1を生じる。Ａ〜Ｃ系のうち、２つの系の入力が低
レベルになった場合には、発振できなくなるから、多数
決出力OUT1はなくなる。

【００２８】また、Ａ〜Ｃ系のうち、２つ以上の系の入
力が高レベルであっても、論理演算発振器１１〜１３ま
たは倍電圧整流回路２１〜２３の回路故障により、出力
端（イ）で見た加算出力が１つの倍電圧整流出力のレベ
ル以下にあるときは、多数決出力OUT1は生じない。更
に、多数決回路５自身が回路故障を生じた場合には論理
演算発振動作が停止し、多数決出力OUT1がなくなる。従
って、回路故障に対してフェイルセーフである。

【００２９】監視回路６は出力端（イ）における出力レ
ベルがＡ〜Ｃ系の高レベル時の加算出力であるか否かを
検定する。即ち、監視回路６は、出力端（イ）の出力レ
ベルが、倍電圧整流回路２１〜２３の高レベル出力Ｖ
ｃ、Ｖｂ、Ｖａを加算したレベル（Ｖｃ＋Ｖｂ＋Ｖａ）
にあるときにのみ、発振して監視出力OUT2を発生する。
論理演算発振器１１〜１３及び倍電圧整流回路２１〜２
３の１つでも、回路故障を生じた場合には、出力端
（イ）のレベルが（Ｖｃ＋Ｖｂ＋Ｖａ）を維持できなく
なり、監視出力OUT2がなくなる。つまり、監視回路６は
高レベルの不一致と同時に、論理演算発振器１１〜１３
及び倍電圧整流回路２１〜２３の故障を検知するもので
ある。しかも自己の回路故障を生じた場合にも監視出力
OUT2がなくなるから、回路故障に対して、フェイルセー
フ性を確保できる。

【００３０】本発明に係る論理演算回路の論理処理は、
（１）式や（２）式で表される従来の論理処理と著しく
異なる。即ち、１の入力信号の加算値を論理値１とし、
２つの入力信号の加算値を論理値２とし、３つの入力信
号の加算値を論理値３として、多値の論理値で示せば、
出力信号OUT1、OUT2は次式で表現される。

【００３１】 OUT1＝１のとき、Ａ＋Ｂ＋Ｃ＞１ ０のとき、Ａ＋Ｂ＋Ｃ＝１または０ （３） OUT2＝１のとき、Ａ＋Ｂ＋Ｃ＝３ OUT2＝０のとき、Ａ＋Ｂ＋Ｃ＜３ （４） ここで、記号＋は加算を意味し、加算演算の結果、即
ち、端子（イ）の出力信号は０、１、２、３の論理値を
とる多値信号である。

【００３２】多数決回路５及び監視回路６は１に誤らな
い２値信号である出力信号OUT1及びOUT2を出力する。従
って、これらの出力信号OUT1、OUT2に基づき、再度、フ
ェールセーフな、出力信号OUT1とOUT2の両者ともない場
合（論理値０）と、何れか一方だけがある場合（論理値
１）と、何れもある場合（論理値２）とで表されるよう
な多値演算を行うことができる。例えば、出力信号OUT
1、OUT2の加算出力信号は３値であって、論理式 OUT1+OUT2＝２ は２out of ３の出力信号で回路故障がないことを意味
し、論理式 OUT1+OUT2＜２ は２ out of ３の出力信号がないか、または、演算回路
故障を生じていることを意味する。

【００３３】図５は本発明に係る論理演算回路の別の実
施例を示している。この実施例では、Ａ〜Ｃ系からの入
力を、論理演算発振器１１〜１３の入力端で並列に分岐
して監視回路７に入力し、監視回路７の出力と監視回路
６の出力とのワイヤードオア出力を監視出力OUT2とする
ようになっている。

【００３４】監視回路７はＡ〜Ｃ系の全入力が低レベル
にあるときに発振する論理演算発振器７１、つまり図８
に示した回路構成の論理演算発振器を備えて構成されて
いる。ツェナーダイオードVzは図８のアース点に接続さ
れてアース電位を与えており、論理演算発振器７１は、
ツェナーダイオードVzのツェナー電圧Ezより低い負入力
（ーＶ＋Ez）で発振する。７２は倍電圧整流回路であ
る。従って、この監視回路７は、監視回路６が高レベル
時の入力の不一致を検知するのに対し、低レベル時の入
力の不一致を検知する回路として動作する。６１は監視
回路６を構成する論理演算発振器、６２は同じく倍電圧
整流回路、８１〜８３はＡ〜Ｃ系毎の処理回路ある。

【００３５】上記実施例では、Ａ〜Ｃ系の三重系システ
ムを例にとって説明したが、これより多重のn 個の系の
システムについても、同様に適用が可能であることはい
うまでもない。

【００３６】

【発明の効果】以上述べたように、本発明によれば、次
のような効果が得られる。 （ａ）入力信号を論理値１に誤らない２値信号とし、こ
の２値信号を加算によって多値信号に変換して出力する
ので、従来の論理処理と著しく異なる加算レベルの差に
基づく多値演算論理処理により、入力信号の状態、多数
決判断、回路故障判断等を実行し得る論理演算回路を提
供できる。 （ｂ）入力信号を論理値１に誤らない２値信号とし、２
値信号を加算値の大きくなる側に誤らない信号に変換し
て出力するから、回路故障に対してフェイルセーフな論
理演算回路を提供できる。

【図面の簡単な説明】

【図１】本発明に係る論理演算回路の電気回路図であ
る。

【図２】倍電圧整流回路の回路動作を説明する図であ
る。

【図３】図２に示した倍電圧整流回路の各部の波形図で
ある。

【図４】本発明に係る論理演算回路の動作を説明する回
路図である。

【図５】本発明に係る論理演算回路の別の実施例におけ
る電気回路図である。

【図６】従来の多数決回路の電気回路図である。

【図７】非対称誤り論理演算発振器の電気回路図であ
る。

【図８】非対称誤り論理演算発振器の電気回路図であ
る。

【図９】多数決回路の別の従来例における電気回路図で
ある。

【符号の説明】

１１〜１３ 非対称誤り論理演算発振器 ２１〜２３ 倍電圧整流回路 ５ 多数決回路 ６ 監視回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年７月１５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】図７は論理演算発振器１１〜１３の具体的
な回路例を示している。図において、Ｑ1 、Ｑ3 はNPN
型トランジスタ、Ｑ２はPNP型トランジスタ、Ｒ1 〜Ｒ7
は抵抗である。この発振回路は入力端子ａに、 Ｖin1 ＞(R1+R2+R3)V ／ R3 の入力電圧Ｖin1 が加わり、かつ、入力端子ｂに、 Ｖ＜Ｖin2 ＜(R6+R7)V／ R7 を満足する入力電圧Ｖin2 が加わったときに発振するア
ンドゲートとして機能する（但し、Ｖは電源電位）。論
理演算発振器１１〜１３の出力は倍電圧整流回路２１〜
２３によって整流され、整流出力として取出される。ま
た入力端子ａ、ｂを共通にして入力電圧Ｖinを印加する
と、 (R1+R2+R3)V ／ R3 ＜Ｖin＜(R6+R7)V／ R7 の間の入力電圧Ｖinで発振するウインドウ．コンパレー
タとなる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】次に、従来の図９の論理処理について予め
その論理式を示すと、出力信号OUT1は上記（１）式によ
って表されるが、３つの論理演算発信器の出力信号が一
致した時、即ち、Ａ・Ｂ・Ｃ＝１であるときと、出力信
号がすべて０である時、即ち、¬Ａ・¬Ｂ・¬Ｃ＝１で
ある時を正常（論理値１）とすれば、出力信号OUT2は次
のようになる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】

【発明が解決しようとする課題】ところで、この種の論
理演算回路は、ｎ個の多重系システムから与えられる情
報のうち、過半数以上の一致出力を間違うことなく判断
して出力し、誤った演算出力を出さないことと、一致、
不一致検出を正確に行ない、多数決回路自身を含めて、
回路故障を確実に検知し、かつ、速やかに通報し得る機
能を持つことが必要である。ところが、上記した論理式
（１）、（２）に基づく公知技術では、ワイヤードオア
入力側が故障しても、その故障が出力側ではわからな
い。出力側で故障検知を行なう例として、例えば図９に
示すように、倍電圧整流回路２１〜２３の各出力の論理
積をとる論理演算発振器３と、Ａ〜Ｃ系から与えられる
各入力信号の論理積を取る論理演算発振器４を備え、論
理演算発振器３、４の出力の一致／不一致を検出するこ
とにより、故障検知を行なう手段も考えられる（検出は
例えば（２）式の論理式となる。）が、この場合にも、
多数決出力OUT1側の倍電圧整流回路２１〜２３が故障し
た場合にはこれを検知することができない。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】次に、図２及び図３を参照して倍電圧整流
回路の回路動作を説明する。まず、図２において、Ｃ1n
は結合用のコンデンサ、Ｄ1nはクランプ用のダイオー
ド、Ｄ2nは整流用のダイオード、Ｃ2nは平滑用のコンデ
ンサである。正負のピーク値がＶn ／２である交流電圧
が入力（図３（ａ）参照）された場合、負サイクルにお
いて、ダイオードＤ1nが導通し、結合用のコンデンサＣ
1nが図２に示す極性で充電される。コンデンサＣ1nの充
電電圧は（Ｖn ／２）であり、クランプ用ダイオードＤ
1nのカソード端子ｂはアース電位となる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】次に、正サイクルにおいて、結合用コンデ
ンサＣ1nの充電電位（ｂ点；アース電位）に正サイクル
時の電圧（振幅Ｖn ）を加算した電圧Ｖn が、クランプ
用のダイオードＤ1nのカソード側である点ｂに現れる
（図３（ｂ）参照）。そして、このとき、整流用のダイ
オードＤ2nが導通し、電圧Ｖn によりコンデンサＣ2nが
充電される（図３（ｃ）参照）。従って、倍電圧整流回
路は交流入力電圧を、クランプ用のダイオードＤ1nのア
ノード側の電位に重畳する。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】実施例では、図２及び図３に示す回路作用
を有する倍電圧整流回路２１〜２３を備え、倍電圧整流
回路２３の倍電圧整流出力端を倍電圧整流回路２２のア
ース端子に接続し、倍電圧整流回路２２の倍電圧整流出
力端を倍電圧整流回路２１のアース端子へと順次積上げ
結線してあるので、倍電圧整流回路２２の出力信号は倍
電圧整流回路２３の出力信号にクランプ用ダイオードＤ
１２を用いて加算され、倍電圧整流回路２１の出力信号
は倍電圧整流回路２２の出力信号にクランプ用ダイオー
ドＤ１１を用いて加算され、出力端子（イ）から加算出
力端子が得られる。倍電圧整流回路２２に出力信号がな
い場合はクランプ用ダイオードＤ１１と整流用ダイオー
ドＤ２２とクランプ用ダイオードＤ１２とを介して倍電
圧整流回路２３の出力信号に加算される

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】倍電圧整流回路２１〜２３を構成するコン
デンサＣ21〜Ｃ23は、自己が属する倍電圧整流回路の平
滑用コンデンサとしてのみ作用し、他の倍電圧整流回路
を経由して充電されることはない。例えば、図４に示す
ように、Ａ系について考えると、交流入力電圧が負サイ
クルであるときは、Ｂ系及びＣ系の倍電圧整流回路２
２、２３に含まれるダイオドＤ22、Ｄ12、Ｄ23、Ｄ13が
導通し、コンデンサＣ22、Ｃ23を短絡するので、コンデ
ンサＣ22、Ｃ23を無視できる。Ａ系はダイオードＤ22、
Ｄ12、Ｄ23、Ｄ13による電圧降下を無視すれば、クラン
プ用ダイオードＤ11のアノード側がアース電位に保たれ
る。ダイオードＤ11の電圧降下を無視すれば、カソード
側電位がアース電位となる。そして、図２及び図３で説
明したように、結合用のコンデンサＣ11が所定極性で
（Ｖａ／２）まで充電され、次の正サイクルにおいて、
コンデンサＣ11の充電電圧（アース電位）に正サイクル
時の電圧（振幅Ｖｎ）が加わった電圧Ｖａが、クランプ
用のダイオードＤ11のカソード側に現れる。そして、整
流用のダイオードＤ21が導通し、電圧Ｖａによりコンデ
ンサＣ21が充電され、出力端子（イ）に電圧Ｖａが現れ
る。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】倍電圧整流回路２３の倍電圧整流出力端を
倍電圧整流回路２２のアース端子に接続し、倍電圧整流
回路２２の倍電圧整流出力端を倍電圧整流回路２１のア
ース端子へと順次積上げ結線してあるので、各倍電圧整
流回路２１〜２３のクランプ用ダイオードＤ１１〜Ｄ１
３を用いて、上位の倍電圧整流回路の出力電圧Ｖａ、Ｖ
ｂ、がＶｃ、Ｖｃ＋Ｖｂ、Ｖｃ＋Ｖｂ＋Ｖａの論理レベ
ルとして加算され、出力端子（イ）から加算出力信号が
得られる。従って、論理レベルは Ｖａ＜Ｖｂ＋Ｖｃ＜Ｖａ＋Ｖｂ＋Ｖｃ Ｖｂ＜Ｖａ＋Ｖｃ＜Ｖａ＋Ｖｂ＋Ｖｃ Ｖｃ＜Ｖａ＋Ｖｂ＜Ｖａ＋Ｖｂ＋Ｖｃ である。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】多数決回路５及び監視回路６は１に誤らな
い２値信号である出力信号OUT1及びOUT2を出力する。従
って、これらの出力信号OUT1、OUT2に基づき、再度、フ
ェールセーフな、出力信号OUT1とOUT2の両者ともない場
合（論理値０）と、何れか一方だけがある場合（論理値
１）と、何れもある場合（論理値２）とで表されるよう
な多値演算を行うことができる特長をもつ。例えば、出
力信号OUT1、OUT2の加算出力信号は３値であって、論理
式 OUT1+OUT2＝２ は２out of ３の出力信号で回路故障がないことを意味
し、論理式 OUT1+OUT2＜２ は２ out of ３の出力信号がないか、または、演算回路
故障を生じていることを意味する。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正内容】

【００３４】監視回路７はＡ〜Ｃ系の全入力が低レベル
にあるときに発振する論理演算発振器７１、つまり図８
に示した回路構成の論理演算発振器を備えて構成されて
いる。ツェナーダイオードVzは図８のアース点に接続さ
れてアース電位を与えており、論理演算発振器７１は、
ツェナーダイオードVzのツェナー電圧(Vz)より低い負入
力（ーＶ＋Vz）で発振する。７２は倍電圧整流回路であ
る。従って、この監視回路７は、監視回路６が高レベル
時の入力の不一致を検知するのに対し、低レベル時の入
力の不一致を検知する回路として動作する。６１は監視
回路６を構成する論理演算発振器、６２は同じく倍電圧
整流回路、８１〜８３はＡ〜Ｃ系毎の処理回路ある。

【手続補正１１】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ２値の入力信号が供給される複数の入力
   端を有する論理演算回路であって、 前記入力信号を論理値１に誤らない２値信号とし、前記
   ２値信号を加算し加算値の大きくなる側に誤らない多値
   信号に変換して出力する論理演算回路。
2. 【請求項２】 前記多値信号を論理値１に誤らない２値
   信号に変換して出力する回路を有する論理演算回路。