JPH06202938A - メモリアレイ逐次アクセス回路およびアクセス方法 - Google Patents

Abstract

(57)【要約】 【目的】 複数個のメモリセル１４０ａ−ｄからなるメ
モリアレイ１１２を逐次アクセスする方法および回路を
提供する。 【構成】 メモリセル１４０ａ−ｄに接続されたワード
線１３８ａに応答して複数個のメモリセル１４０ａ−ｄ
が選定され記憶された各データビットを出力する。メモ
リセル１４０ａ−ｄにより出力される各記憶データビッ
トは各々がメモリセル１４０ａ−ｄの中の関連セルに接
続されている複数のビット線１５８ａ−ｄにより受信さ
れる。各ビット線１５８ａ−ｄは出力線１６０ｂに接続
されており、複数のセレクト線１２４ａ−ｄの中の一線
に応答して出力線１６０ｂはビット線１５８ａ−ｂの中
の関連する一線からの各記憶データビットをアクセスす
る。セレクト線１２４ａ−ｄ間をシフトすることによ
り、出力線１６０ｂは各記憶データビットを所定の順序
でアクセスする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的に電子回路に関
し、特にメモリアレイの逐次アクセス方法および回路に
関する。

【０００２】

【従来の技術】代表的な先入先出（“ＦＩＦＯ”）メモ
リ等の多くの応用において、メモリアレイのメモリ位置
は逐次アクセスされる。したがって、このようなメモリ
位置を逐次アクセスできる最大周波数を高めてこのよう
な応用の速度を高めることが望ましい。従来の代表的な
方法では、メモリ位置を逐次アクセスできる最大周波数
を高くするために逐次メモリ位置からデータが先取りさ
れてパイプラインレジスタに記憶される。しかしなが
ら、このようなプリフェッチ方法のサイクル時間にはパ
イプラインレジスタの伝搬遅延が含まれるため、この方
法で達成できる最大周波数は制限される。さらに重要な
ことは、プリフェッチ動作により信号線の複雑度が増し
適切なタイミングを達成することも困難となる。

【０００３】メモリアレイのメモリ位置を逐次アクセス
するもう一つの代表的方法では、２進カウンタがデコー
ダへの一連のカウントを指定する。デコーダは２進カウ
ントを復号して特定メモリアドレスをアクセスするため
のメモリアレイの特定ローおよびコラムを指定する。こ
の方法の欠点は代表的に２進カウンタによりゼロカウン
トから最大カウントを経てゼロカウントへ戻るのに必要
な総カウント数が２の累乗となる制約が課されることで
ある。したがって、メモリアレイのローもしくはコラム
数が２の累乗でない場合には付加回路が必要になる。

【０００４】重要なことは、２進カウンタおよびデコー
ダには相当数の組合論理ゲートが含まれ、それにより集
積回路のレイアウト領域が消耗され、またローおよびコ
ラム間のスイッチング遅延によりサイクル時間が増大す
ることである。さらに、メモリアレイ内のさらに多くの
メモリ位置を個別にアドレスするためにデコーダおよび
２進カウンタを拡張する場合には、組合論理ゲートの数
が実質的に増大する。したがって、メモリアレイにロー
およびコラムが付加されるため同じモジュールを繰返し
重復することができない。このようなカスケーダビリテ
ィは特定用途集積回路（“ＡＳＩＣ”）コンパイラ設計
プログラムでは非常に望ましいものである。モジュール
化されたカスケーダブルアーキテクチュアを提供すれ
ば、ＡＳＩＣコンパイラ設計はあまり複雑でなく信頼度
の高いものとなり、診断および故障対策が容易になる。

【０００５】

【発明が解決しようとする課題】したがって、メモリア
レイのメモリ位置を逐次アクセスできる最大周波数が高
められる、メモリアレイの逐次アクセス方法および回路
に対するニーズが生じている。重要なことは、デコーダ
や２進カウンタにより課される制約が実質的に回避され
る、メモリアレイの逐次アクセス方法および回路に対す
るニーズが生じていることである。さらに、信号線の複
雑度および適切なタイミングを得る困難度が緩和され
る、メモリアレイの逐次アクセス方法および回路に対す
るニーズも生じている。

【０００６】

【課題を解決するための手段】メモリアレイを逐次アク
セスする方法および回路において、メモリアレイは複数
個のメモリセルからなっている。複数個のメモリセルは
それに接続されたワード線に応答して選定され各記憶デ
ータビットを出力する。メモリセルから出力される各記
憶データビットは各々が関連するメモリセルに接続され
ている複数のビット線により受信される。各ビット線は
出力線に選択的に接続され、複数本のセレクト線の中の
１本に応答して出力線が関連するビット線からの各記憶
データビットへアクセスするようにされる。セレクト線
間でシフトすることにより、出力線は各記憶データビッ
トを所定の順序でアクセスする。

【０００７】メモリアレイのメモリ位置を逐次アクセス
できる最大周波数を増大できることが本発明の技術的利
点である。

【０００８】デコーダや２進カウンタにより課される制
約を実質的に回避できることが本発明のもう一つの技術
的利点である。

【０００９】信号線の複雑度を緩和できることが本発明
のもう一つの技術的利点である。

【００１０】適切なタイミングを得る際の困難を緩和で
きることが本発明のもう一つの技術的利点である。

【００１１】

【実施例】図１〜図３を参照すれば本発明の実施例およ
びその利点を最も理解することができ、さまざまな図面
の同じおよび対応する部分には同じ番号が使用されてい
る。

【００１２】図１は従来技術によりメモリアレイ１２を
逐次アクセスする略電気回路図を一般的に符号１０に示
してある。明確にするために、メモリアレイ１２はワー
ド線３４ａ〜ｃにより選定される３つのローおよびコラ
ムセレクト線２２ａ〜ｄおよび２４ａ〜ｄにより選定さ
れる８つのコラムを有しているが、ローおよびコラム数
は変えることができる。したがって、メモリアレイ１２
はローおよびコラムの交点に位置する２４個のメモリセ
ルを含んでおり、各メモリセルがデータビットを記憶す
ることができる。特定メモリセルの位置で交差するコラ
ムおよびローを選定することによりメモリアレイ１２の
特定メモリセルをアドレスすることができる。線１３上
のリードクロックパルスに応答して特定メモリセルをア
ドレスした後、メモリアレイ１２は特定メモリセルに記
憶されたデータビットを出力信号線３８ａ，３８ｂへ出
力する。図１において、メモリアレイ１２の２４個のメ
モリセルは１２×２としてアドレスされ、２個のメモリ
セルが線１３上のリードクロックパルスに応答して任意
の時間にアドレスされて２データビットを出力する。

【００１３】図１において、コラムデコーダ２０からの
コラムセレクト線２２ａ〜ｄ、２４ａ〜ｄにより特定コ
ラムが選定され、２進コラムカウンタ１６からの線１８
ａ〜ｄ上に指定された２進コラムカウントに基いてコラ
ムセレクト線２２ａ〜ｄの中の１本およびコラムセレク
ト線２４ａ〜ｄの中の１本が設定される。２進コラムカ
ウンタ１６は線１４上のカウント信号パルスに応答して
２進コラムカウントを増分する。例えば、２進コラムカ
ウントは線１４上の第１のパルスに応答して０から１
へ、線１４上の第２のパルスに応答して１から２へ、線
１４上の第３のパルスに応答して２から３へ、次に線１
４上の第４のパルスに応答して３から０へ戻るようなシ
ーケンスとされる。

【００１４】線１８ａ〜ｄ上の２進コラムカウントに基
づいて、コラムデコーダ２０はコラムセレクト線２２ａ
〜ｄの中の１本およびコラムセレクト線２４ａ〜ｄの中
の１本を選択的に設定する。このようにして、メモリア
レイ１２の２個のメモリセルが一時にアドレスされる。
２進コラムカウントが０であれば、コラムデコーダ２０
はコラムセレクト線２２ａ，２４ａを設定してメモリア
レイ１２の第１および第５コラムを選定する。２進コラ
ムカウントが１であれば、コラムデコーダ２０はコラム
セレクト線２２ｂ，２４ｂを設定してメモリアレイ１２
の第２および第６コラムを選定する。２進コラムカウン
トが２であれば、コラムデコーダ２０はコラムセレクト
線２２ｃ，２４ｃを設定してメモリアレイ１２の第３お
よび第７コラムを選定する。２進コラムカウントが３で
あれば、コラムデコーダ２０はコラムセレクト線２２
ｄ，２４ｄを設定してメモリアレイ１２の第４および第
８コラムを選定する。

【００１５】ローデコーダ３２からのワード線３４ａ〜
ｃにより特定ローが選定され、２進ローカウンタ２８か
らの線３０ａ〜ｄに指定された２進ローカウントに基い
てワード線３４ａ〜ｃの中の１本が設定される。線１８
ａ〜ｂ上の２進コラムカウントが３から０へ逐次戻され
ると、コラムデコーダ２０は線２６を介して２進ローカ
ウンタ２８へカウント信号パルスを出力する。線２６上
のこのようなパルスに応答して、２進ローカウンタ２８
は２進ローカウントを増分する。例えば、２進ローカウ
ントは線２６上の第１パルスに応答して０から１へ、線
２６上の第２パルスに応答して１から２へとシーケンス
される。

【００１６】線３０ａ〜ｂ上の２進ローカウントに基い
て、ローデコーダ３２はワード線３４ａ〜ｃの中の１本
を選択的に設定する。２進ローカウントが０であれば、
ローデコーダ３２はワード線３４ａを設定してメモリア
レイ１２の第１のローを選定する。２進ローカウントが
１であれば、ローデコーダ３２はワード線３４ｂを設定
してメモリアレイ１２の第２のローを選定する。２進ロ
ーカウントが２であれば、ローデコーダ３２はワード線
３４ｃを設定してメモリアレイ１２の第３のローを選定
する。

【００１７】ワード線３４ｃは２進ローカウンタ２８の
リセット入力３６に接続されている。したがって、ロー
デコーダ３２がワード線３４ｃを設定すると、２進ロー
カウンタ２８により２進ローカウントは２から０へリセ
ットされる。そうでなければ、２進ローカウンタ２８は
線２６上の後続パルスに応答して２進ローカウントを２
から３へ増分し、したがって図１のメモリアレイ１２は
３つのローしかないためメモリアレイ１２のローを適切
に選定することができない。

【００１８】ワード線３４ａ〜ｃの中の選定線およびコ
ラムセレクト線２２ａ〜ｄの中の選定線によりアドレス
される特定メモリに対して、メモリアレイ１２は特定メ
モリセルに記憶されたデータビットを出力信号線３８ａ
を介して出力する。ワード線３４ａ〜ｃの中の選定線お
よびコラムセレクト線２４ａ〜ｄの中の選定線によりア
ドレスされる特定メモリに対して、メモリアレイ１２は
特定メモリセルに記憶されたデータビットを出力信号線
３８ｂを介して出力する。

【００１９】出力段４０において、各出力信号線３８ａ
〜ｄは各出力信号線３８ａ〜ｂからのデータビットを別
々にラッチする別々の背中合せＣＭＯＳインバータ対に
接続される。出力段４０にはイネーブル線４４が設定さ
れているかどうかに基いて出力線４２ａ〜ｂを介してラ
ッチされたデータビットを選択的に与える３−ステート
バッファが含まれている。

【００２０】ローデコーダ３２およびコラムデコーダ２
０はメモリアレイ１２のメモリセルを逐次もしくは非逐
次に指定するように設計されている。図１において、メ
モリアレイ１２内のメモリセルの逐次アクセス順は２進
ローカウンタ２８および２進コラムカウンタ１６を使用
してローデコーダ３２およびコラムデコーダ２０の一連
の逐次２進カウントを指定することにより達成される。
メモリセルを非逐次順で指定することもできるローデコ
ーダ３２およびコラムデコーダ２０を使用することによ
り、図１の方法には著しい欠点がある。

【００２１】一つの欠点は、２進カウンタ１６，２８等
の２進カウンタには代表的に０カウントから最大カウン
トを経て０へ戻るのに要する総カウント数が２の累乗と
なる制約が課される。したがって、図１で２進ローカウ
ンタ２８のリセット入力３６に接続されたワード線３４
ｃで示すように、付加回路が必要となるとなることであ
る。もう一つの欠点は、コラムデコーダ２０およびロー
デコーダ３２が相当数の組合せ論理ゲートを含み、それ
らは集積回路内のレイアウト領域を消耗し、さらに電力
を消耗し、ローおよびコラム間のスイッチングに遅延を
生じてサイクル時間が増大することである。さらに、メ
モリアレイ１２内のさらに多くのメモリセルを個別にア
ドレスするためにローデコーダ３２およびコラムデコー
ダ２０を拡張した場合には組合せ論理ゲートの数が実質
的に増大する。同様に、メモリアレイ１２内のさらに多
くのメモリセルを個別にアドレスする高い２進カウント
を与えるために２進コラムカウンタ１６および２進ロー
カウンタ２８を拡張すると、２進カウンタおよびデコー
ダ内の組合せ論理ゲートの数がさらに実質的に増大す
る。さらに、２進コラムカウンタ１６および２進ローカ
ウンタ２８はカスケーダブルに拡張することができな
い。

【００２２】図２に一般的に符号１１０で実施例の破線
１１２で示すメモリアレイを逐次アクセスするための略
電気回路図を示す。リードクロック１１４がコラムリン
グカウンタ１１６のクロック入力１１５、ＡＮＤゲート
１１８ａの第１の入力１１７ａ、ＡＮＤゲート１１８ｂ
の第１の入力１１７ｂ、ＡＮＤゲート１１８ｃの第１の
入力１１７ｃ、ＡＮＤゲート１１８ｄの第１の入力１１
７ｄ、およびＡＮＤゲート１２０の第１の入力１１９に
接続されている。

【００２３】コラムリングカウンタ１１６のセレクト線
出力１２１ａはＡＮＤゲート１１８ａの第２の入力１２
２ａに接続されている。コラムリングカウンタ１１６の
セレクト線出力１２１ｂはＡＮＤゲート１１８ｂの第２
の入力１２２ｂに接続されている。コラムリングカウン
タ１１６のセレクト線出力１２１ｃはＡＮＤゲート１１
８ｃの第２の入力１２２ｃに接続されている。コラムリ
ングカウンタ１１６のセレクト線出力１２１ｄはＡＮＤ
ゲート１１８ｄの第２の入力１２２ｄおよびＡＮＤゲー
ト１２０の第２の入力１２３に接続されている。

【００２４】転送ゲートバス線１２６ａ〜ｄによりＡＮ
Ｄゲート１１８ａ〜ｄの出力１２４ａ〜ｄは転送ゲート
１２８ａ〜ｄのセレクト線入力１２７ａ〜ｄに接続され
さらに転送ゲート１３０ａ〜ｄのセレクト線入力１２９
ａ〜ｄに接続される。このようにして、ＡＮＤゲート出
力１２４ａ〜ｄの中の一つによりメモリアレイ１１２の
２つ以上の転送ゲートを選定することができる。図２に
示すように、メモリアレイ１１２の各半分に対して一つ
の転送ゲートが選定される。図２において、ＡＮＤゲー
ト１１８ａの出力１２４ａは転送ゲートバス線１２６ａ
に接続され、ＡＮＤゲート１１８ｂの出力１２４ｂは転
送ゲートバス線１２６ｂに接続され、ＡＮＤゲート１１
８ｃの出力１２４ｃは転送ゲートバス線１２６ｃに接続
され、ＡＮＤゲート１１８ｄの出力１２４ｄは転送ゲー
トバス線１２６ｄに接続されている。転送ゲート１２８
ａ〜ｄのセレクト線入力１２７ａ〜ｄはそれぞれ転送ゲ
ートバス線１２６ａ〜ｄに接続されている。転送ゲート
１３０ａ〜ｄのセレクト線入力１２９ａ〜ｄはそれぞれ
転送ゲートバス線１２６ａ〜ｄに接続されている。ＡＮ
Ｄゲート１２０の出力１３２はローリングカウンタ１３
６のクロック入力１３４に接続されている。

【００２５】ローリングカウンタ１３６のワード線入力
１３８ａはメモリセル１４０ａ〜ｄに接続され、ローリ
ングカウンタ１３６のワード線出力１３８ｂはメモリセ
ル１４２ａ〜ｄに接続されている。ローリングカウンタ
１３６のワード線出力１４４ａはメモリセル１４６ａ〜
ｄに接続され、ローリングカウンタ１３６のワード線出
力１４４ｂはメモリセル１４８ａ〜ｄに接続されてい
る。ローリングカウンタ１３６のワード線出力１５０ａ
はメモリセル１５２ａ〜ｄに接続され、ローリングカウ
ンタ１３６のワード線出力１５０ｂはメモリセル１５４
ａ〜ｄに接続されている。小型メモリアレイに対して
は、ワード線１３８ａ〜ｄを１個の信号ドライバにより
発生することができる。同様に、ワード線１４４ａ〜ｂ
は１個の信号ドライバにより発生することができ、ワー
ド線１５０ａ〜ｄは１個の信号ドライバにより発生する
ことができる。

【００２６】ビット線１５６ａはメモリセル１４２ａ，
１４８ａ，１５４ａを介して転送ゲート１３０ａに接続
されている。ビット線１５６ｂはメモリセル１４２ｂ，
１４８ｂ，１５４ｂを介して転送ゲート１３０ｂに接続
されている。ビット線１５６ｃはメモリセル１４２ｃ，
１４８ｃ，１５４ｃを介して転送ゲート１３０ｃに接続
されている。ビット線１５６ｄはメモリセル１４２ｄ，
１４８ｄ，１５４ｄを介して転送ゲート１３０ｄに接続
されている。ビット線１５８ａはメモリセル１４０ａ，
１４６ａ，１５２ａを介して転送ゲート１２８ａに接続
されている。ビット線１５８ｂはメモリセル１４０ｂ，
１４６ｂ，１５２ｂを介して転送ゲート１２８ｂに接続
されている。ビット線１５８ｃはメモリセル１４０ｃ，
１４６ｃ，１５２ｃを介して転送ゲート１２８ｃに接続
されている。ビット線１５８ｄはメモリセル１４０ｄ，
１４６ｄ，１５２ｄを介して転送ゲート１２８ｄに接続
されている。

【００２７】セレクト線入力１２９ａ〜ｄの状態に基い
て、転送ゲート１３０ａ〜ｄはそれぞれビット線１５６
ａ〜ｄを出力信号線１６０ａに選択的に接続する。セレ
クト線入力１２７ａ〜ｄの状態に基いて、転送ゲート１
２８ａ〜ｄはそれぞれビット線１５８ａ〜ｄを出力線１
６０ｂに選択的に接続する。

【００２８】出力段１６２において、各出力信号線１６
０ａ〜ｂは異なる背中合せＣＭＯＳインバータ対に接続
されて各出力信号線１６０ａ〜ｂから別々にデータビッ
トをラッチする。出力段１６２にはイネーブル線１６６
が設定されているかどうかに基いて出力線１６４ａ〜ｂ
にラッチされたデータビットを選択的に与える３−ステ
ートバッファが含まれている。

【００２９】コラムリングカウンタ１１６およびローリ
ングカウンタ１３６を使用すれば、図２の方法によりメ
モリアレイ１１２内のメモリセルの逐次アクセス順が達
成され、図１の方法に較べて著しく有利となる。重要な
ことは、コラムリングカウンタ１１６およびローリング
カウンタ１３６の出力は復号する必要がなく、したがっ
て組合せ論理ゲートの数を実質的に低減することにより
サイクル時間が低減される。さらに、デコーダおよび２
進カウンタが不要とされるため、図２の方法はカスケー
ダブルであり、メモリアレイ１１２にさらにコラムおよ
びローを付加する場合に同じモジュールを繰返し重復し
てコラムリングカウンタ１１６やローリングカウンタ１
３６を拡張することができる。このようなカスケーダビ
リティは特定用途集積回路（“ＡＳＩＣ”）コンパイラ
設計プログラムに対して非常に望ましいものである。モ
ジュール化されたカスケーダブルアーキテクチュアによ
り、ＡＳＩＣコンパイラ設計は複雑度が緩和されて信頼
度が高まり、それにより診断および故障対策が容易にな
る。

【００３０】明瞭にするために、メモリアレイ１１２は
３つのロー（ワード線）と８つのカラム（ビット線）を
有しているが、ローおよびカラム数は変えることができ
る。したがって、メモリアレイ１１２はローとコラムの
交点に位置する２４個のメモリセルを含み、各メモリセ
ルがデータビットを記憶することができる。

【００３１】実施例では、メモリアレイ１１２のメモリ
セルはビット線プリチャージすなわちリードビット線の
“プルアップ”を必要としないＢｉＣＭＯＳデュアルポ
ートメモリセルである。ワード線がメモリセルのローを
選択すると、選定されたメモリセルはそれぞれ記憶され
たデータビットをそれに接続されたビット線へ出力す
る。メモリアレイ１１２のメモリセルはリードクロック
１１４の各パルスに応答してビット線をチャージもしく
はディスチャージする必要がないため、制御信号が簡単
化され、パワーが節減され、メモリアレイ内のスイッチ
ングノイズが低減する。

【００３２】また、リードクロック１１４の一連のパル
スに応答して転送ゲート１２８ａ〜ｄ、１３０ａ〜ｄを
逐次オンとすることにより、コラムリングカウンタ１１
６がビット線からのデータビットを多重化する間選定さ
れたワード線はイネーブルされたままとされるため、ア
クセス時間が短縮される。有利なことに、ビット線の電
荷が出力段１６２を駆動するのを助けてその速度が増大
する。

【００３３】さらに、ローリングカウンタ１３６がシフ
トして特定ワード線をイネーブルすると、ワード線のメ
モリセルはリードクロック１１４の次のパルスに応答し
てアクセスできる状態となる。このようにして、リード
クロック１１４の一連のパルスに応答して転送ゲート１
２８ａ〜ｄ、１３０ａ〜ｄの連続ゲートをオンとするこ
とによりビット線からのデータビットを多重化しながら
ワード線を断続的にイネーブルすることによりある形式
のデータビットの多段パイプラインが達成される。した
がって、パイプラインレジスタが不要となり、制御信号
が簡単化されてサイクル時間が短縮される。

【００３４】特定メモリセルの位置で交差するコラムお
よびローを指定することによりメモリアレイ１１２の特
定メモリセルをアドレスすることができる。特定メモリ
セルがアドレスされると、メモリアレイ１１２はリード
クロック１１４のパルスに応答して特定メモリセルに記
憶されたデータビットを出力する。図２において、メモ
リアレイ１２の２４個のメモリセルは１２×２としてア
ドレスされ、２個のメモリセルがリードクロック１１４
のパルスに応答して任意の一時期にアドレスされ２デー
タビットを出力する。

【００３５】メモリアレイ１１２は２分される。メモリ
アレイ１１２の第１の半分はワード線１３８ａ，１４４
ａ，１５０ａおよび転送ゲート１２８ａ〜ｄのセレクト
線入力１２７ａ〜ｄによりアドレスされる。メモリアレ
イ１１２の第２の半分はワード線１３８ｂ，１４４ｂ，
１５０ｂおよび転送ゲート１３０ａ〜ｄのセレクト線入
力１２９ａ〜ｄによりアドレスされる。メモリアレイ１
１２を別々の半分へ分割すれば、ワード線１３８ａ〜
ｂ、１４４ａ〜ｂ、１５０ａ〜ｂは長さが短縮されるた
め信号の減衰が少くなり、ローリングカウンタ１３６の
所要駆動能力が低くなる。

【００３６】ワード線対１３８ａおよび１３８ｂ、ワー
ド線対１４４ａおよび１４４ｂ、もしくはワード線対１
５０ａおよび１５０ｂを設定することによりローリング
カウンタ１３６は一時に一つのローを選定する。コラム
リングカウンタ１１６はそれぞれセレクト線出力１２１
ａ〜ｄの一つを設定することにより一時にＡＮＤゲート
１１８ａ〜ｄの一つをイネーブルする。リードクロック
１１４のパルスに応答して、一つの選定されたＡＮＤゲ
ート１１８ａ〜ｄによりそれぞれセレクト線入力１２７
ａ〜ｄの一つおよびセレクト線入力１２９ａ〜ｄの一つ
が設定され、メモリアレイ１１２の各半分のコラムが選
定される。

【００３７】コラムリングカウンタ１１６およびローリ
ングカウンタ１３６はシフトレジスタとして作動する。
初期状態において、コラムリングカウンタ１１６はセレ
クト線出力１２１ａを設定することによりＡＮＤゲート
１１８ａをイネーブルし、ローリングカウンタ１３６は
ワード線対１３８ａ，１３８ｂを設定する。リードクロ
ック１１４のパルスに応答して、ＡＮＤゲート１１８ａ
がセレクト線入力１２９ａ，１２７ａを設定して転送ゲ
ート１３０ａ，１２８ａをオンとする時にメモリセル１
４２ａ，１４０ａからのデータビットが出力信号線１６
０ａ，１６０ｂへ出力される。リードクロック１１４の
この同じパルスに応答して、コラムリングカウンタ１１
６がシフトしてＡＮＤゲート１１８ａの替りに次に続く
ＡＮＤゲート１１８ｂをイネーブルする。

【００３８】リードクロック１１４の次のパルスに応答
して、メモリセル１４２ｂ，１４０ｂからのデータビッ
トがそれぞれ出力信号線１６０ａ，１６０ｂへ出力さ
れ、コラムリングカウンタ１１６がシフトしてＡＮＤゲ
ート１１８ｂの替りに次に続くＡＮＤゲート１１８ｃを
イネーブルする。コラムリングカウンタ１１６がシフト
してＡＮＤゲート１１８ｄをイネーブルするまで、リー
ドクロック１１４の後続パルスに応答して動作が同様に
継続される。

【００３９】コラムリングカウンタ１１６がシフトして
ＡＮＤゲート１１８ｄをイネーブルすると、ＡＮＤゲー
ト１２０の入力１２３はコラムリングカウンタ１１６の
セレクト線出力１２１ｄに接続されているためＡＮＤゲ
ート１２０もイネーブルされる。したがって、リードク
ロック１１４の次のパルスに応答して、メモリセル１４
２ｄ，１４０ｄからのデータビットがそれぞれ出力信号
線１６０ａ，１６０ｄに出力される。また、コラムリン
グカウンタ１１６がシフトしてＡＮＤゲート１１８ｄの
替りに次に続くＡＮＤゲート１１８ａをイネーブルし、
ＡＮＤゲート１１８ａ〜ｄは円形すなわちリング状に繰
返しシーケンスすなわち巡回される。リードクロック１
１４のこの同じパルスに応答して、ローリングカウンタ
１３６がシフトしてＡＮＤゲート１２０がローリングカ
ウンタ１３６のクロツク入力１３４を設定する時に次に
続くワード線対１４４ａ，１４４ｂを設定する。

【００４０】コラムリングカウンタ１１６はリードクロ
ック１１４の後続パルスに応答して再びシフトしたＡＮ
Ｄゲート１１８ａ〜ｄの連続ゲートをイネーブルし、こ
の動作はコラムリングカウンタ１１６が再びシフトして
ＡＮＤゲート１１８ｄをイネーブルするまで継続され
る。次に、リードクロック１１４の次のパルスに応答し
て、メモリセル１４８ｄ，１４６ｄからのデータビット
がそれぞれ出力信号線１６０ａ，１６０ｂへ出力され
る。また、コラムリングカウンタ１１６もシフトしてＡ
ＮＤゲート１１８ｄの替りに次に続くＡＮＤゲート１１
８ａをイネーブルする。リードクロック１１４のこの同
じパルスに応答して、ローリングカウンタ１３６がシフ
トして次に続くワード線対１５０ａ，１５０ｂを設定す
る。

【００４１】コラムリングカウンタ１１６が再び巡回し
てＡＮＤゲート１１８ａ〜ｄの連続ゲートがＡＮＤゲー
ト１１８ｄを再びイネーブルすることができる。次に、
リードクロック１１４の次のパルスに応答して、メモリ
セル１５４ｄ，１５２ｄからのデータビットがそれぞれ
出力信号線１６０ａ，１６０ｂへ出力され、コラムリン
グカウンタ１１６がシフトしてＡＮＤゲート１１８ｄの
替りに次に続くＡＮＤゲート１１８ａをイネーブルす
る。リードクロック１１４のこの同じパルスに応答し
て、ローリングカウンタ１３６がシフトして次に続くワ
ード線対１３８ａ，１３８ｂを設定し、ワード線対１３
８ａ〜ｄ、１４４ａ〜ｄ、１５０ａ〜ｄを円形すなわち
リング状に繰返しシーケンスすなわち巡回することによ
り初期状態へ戻る。

【００４２】図３に一般的に符号１２８ａにより実施例
の代表的転送ゲートの略電気回路図を示す。図２の回路
１１０は図３の代表的転送ゲートの替りに他の適切な種
類の転送ゲートを含むこともできる。図３において、セ
レクト線入力１２７ａが設定されると、ｎ−チャネルト
ランジスタ１７０によりビット線１５８ａと出力信号線
１６０ａ間に低インピーダンスパスが生成される。ま
た、セレクト線入力１２７ａがインバータ１７２を介し
てｐ−チャネルトランジスタ１７４のゲートに接続さ
れ、ｐ−チャネルトランジスタ１７４によりビット線１
５８ａと出力信号線１６０ｂ間にもう一つの低インピー
ダンスパスが生成される。このようにして、転送ゲート
１２８ａはセレクト線入力１２７ａの状態に基いて選択
的にビット線１５８ａを出力信号線１６０ｂに接続す
る。ｎ−チャネルトランジスタ１７０とｐ−チャネルト
ランジスタ１７４の両方を使用すれば、１個だけのトラ
ンジスタの場合に生じる強力なボディ効果を回避する低
インピーダンスパスがビット線１５８ａと出力信号線１
６０ｂの間に有利に生成される。

【００４３】図２および図３に関して、実施例ではリー
ドクロック１１４のパルスの持続時間はおよそ３ｎＳで
あり、ビット線１５８ａからのデータビットは出力信号
線１６０ｂへ転送される。リードクロック１１４のパル
スが終った後で、出力信号線１６０ｂからのデータビッ
トはさらにおよそ２ｎＳ後に出力段１６２に到達する。
リードクロック１１４のパルスの前もしくはその継続中
にイネーブル線１６６が設定されると、データビットが
出力段１６２に到達した後さらにおよそ２ｎＳ後にデー
タビットは出力線１６４ｂに到達する。

【００４４】図１の回路１０に対して、図２の回路１１
０ではメモリアレイのメモリ位置を逐次アクセスできる
最大周波数が高くなる。例えば、４ビット×４ビット〜
２Ｋビット×４ビットの範囲のメモリアレイでは、回路
１０の代表的なアクセス時間はおよそ４ｎＳ〜６ｎＳの
範囲となり、代表的なサイクル時間はおよそ６ｎＳ〜１
３ｎＳの範囲となる。これに較べ、回路１０の代表的ア
クセス時間はおよそ１０〜１８ｎＳの範囲であり、代表
的サイクル時間はおよそ９〜１６ｎＳの範囲である。こ
れらの時間はよく似ており特定回路に使用する特定工程
技術に依存する。

【００４５】本発明およびその利点について詳細に説明
を行ってきたが、特許請求の範囲に示す発明の精神およ
び範囲を逸脱することなくさまざまな変更、置換、修正
が可能である。以上の説明に関して更に以下の項を開示
する。 （１）．複数のメモリセルからなるメモリアレイを逐次
アクセスする回路において、該回路は、データビットを
アクセスする少くとも１本の出力線と、複数個のメモリ
セルに接続されメモリセルを選定して記憶された各デー
タビットを出力する少くとも１本のワード線と、各々が
関連する１個のメモリセルに接続されてそこから前記記
憶された各データビットを受信する複数本のビット線
と、各々が前記関連するビット線を前記出力線に選択的
に接続して前記出力線が前記ビット線から前記記憶され
た各データビットへアクセスするように作動する複数本
のセレクト線と、前記セレクト線間でシフトを行って前
記出力線が前記記憶された各データビットを所定の順序
でアクセスするようにするシフト回路を具備する、メモ
リアレイ逐次アクセス回路。

【００４６】（２）．第１項記載の回路において、前記
シフト回路はクロック線上のパルスに応答して前記セレ
クト線間でシフトする、メモリアレイ逐次アクセス回
路。

【００４７】（３）．第１項記載の回路において、前記
シフト回路は前記所定のアクセス順をリング状に繰り返
す、メモリアレイ逐次アクセス回路。

【００４８】（４）．第１項記載の回路において、前記
シフト回路はシフトレジスタにより構成される、メモリ
アレイ逐次アクセス回路。

【００４９】（５）．第４項記載の回路において、前記
シフトレジスタはリングカウンタを形成する、メモリア
レイ逐次アクセス回路。

【００５０】（６）．第１項記載の回路において、前記
シフト回路は、パルスを与えるクロック線と、前記クロ
ック線に接続され前記パルスに応答して複数のイネーブ
ル線間でシフトするシフトレジスタと、各々が前記イネ
ーブル線の中の関連する線にシフトする前記シフトレジ
スタに応答して前記パルスの継続中に前記セレクト線の
中の関連する線を表明するように作動可能な複数個の論
理ゲートを具備する、メモリアレイ逐次アクセス回路。

【００５１】（７）．第１項記載の回路において、さら
に前記各ワード線に接続されワード線間でシフトして所
定シーケンスのローを選定するローシフト回路を具備す
る、メモリアレイ逐次アクセス回路。

【００５２】（８）．第７項記載の回路において、前記
ローシフト回路は前記所定の順序で前記記憶された各デ
ータビットをアクセスしている前記出力線に応答して次
に続くワード線へシフトする、メモリアレイ逐次アクセ
ス回路。

【００５３】（９）．第７項記載の回路において、前記
ローシフト回路は前記所定シーケンスの前記ローをリン
グ状に繰返すように作動できる、メモリアレイ逐次アク
セス回路。

【００５４】（１０）．第７項記載の回路において、前
記ローシフト回路はローシフトレジスタにより構成され
る、メモリアレイ逐次アクセス回路。

【００５５】（１１）．第１０項記載の回路において、
前記ローシフトレジスタはローリングカウンタを形成す
る、メモリアレイ逐次アクセス回路。

【００５６】（１２）．第１項記載の回路において、さ
らに、少くとも１本の付加出力線と、少くとも１本の付
加ビット線を具備し、前記セレクト線の少くとも１本は
さらに前記付加出力線を前記付加ビット線へ選択的に接
続できるように作動できる、メモリアレイ逐次アクセス
回路。

【００５７】（１３）．複数個のメモリセルからなるメ
モリアレイに逐次アクセスする方法において、該方法は
次のステップすなわち、メモリセルに接続されたワード
線に応答して複数個のメモリセルを選定して記憶された
各データビットを出力し、各々が関連するメモリセルに
接続された複数本のビット線を有する前記メモリセルか
ら出力される前記各データビットを受信し、前記各ビッ
ト線を出力線に選択的に接続し複数のセレクト線の中の
１本に応答して前記出力線が前記関連するビット線から
の前記記憶された各データビットにアクセスし、前記セ
レクト線間をシフトして前記出力線が前記記憶された各
データビットに所定の順序でアクセスする、ことからな
るメモリアレイ逐次アクセス方法。

【００５８】（１４）．第１３項記載の方法において、
前記シフトステップはクロック線上のパルスに応答して
前記セレクト線間でシフトするステップからなる、メモ
リアレイ逐次アクセス方法。

【００５９】（１５）．第１３項記載の方法において、
前記シフトステップは前記所定の順序のアクセスをリン
グ状に繰返すステップからなる、メモリアレイ逐次アク
セス方法。

【００６０】（１６）．第１３項記載の方法において、
前記シフトステップはクロック線上にパルスを与え、前
記パルスに応答して複数のイネーブル線間でシフトし、
前記イネーブル線の中の関連する線にシフトする前記シ
フトレジスタに応答して前記パルスの継続中に前記セレ
クト線の中の関連する線を表明するステップからなる、
メモリアレイ逐次アクセス方法。

【００６１】（１７）．第１３項記載の方法において、
さらにワード線間でシフトして所定シーケンスのローを
選定するステップからなる、メモリアレイ逐次アクセス
方法。

【００６２】（１８）．第１７項記載の方法において、
前記ワード線シフトステップは前記所定の順序で前記各
記憶データビットへアクセスしている前記出力線に応答
して次に続くワード線へシフトするステップからなる、
メモリアレイ逐次アクセス方法。

【００６３】（１９）．第１７項記載の方法において、
前記ワード線シフトステップは前記所定シーケンスの前
記ローをリング状に繰返すステップからなる、メモリア
レイ逐次アクセス方法。

【００６４】（２０）．第１３項記載の方法において、
さらに前記セレクト線の少くとも１本に応答して少くと
も１本の付加ビット線を少くとも１本の付加出力線に選
択的に接続するステップからなる、メモリアレイ逐次ア
クセス方法。

【００６５】（２１）．複数個のメモリアレイ１４０ａ
〜ｄからなるメモリアレイ１１２を逐次アクセスする方
法および回路が提供される。メモリセル１４０ａ〜ｄに
接続されたワード線１３８ａに応答して複数個のメモリ
セル１４０ａ〜ｄが選定され記憶された各データビット
を出力する。メモリセル１４０ａ〜ｄにより出力される
各記憶データビットは各々がメモリセル１４０ａ〜ｄの
中の関連セルに接続されている複数のビット線１５８ａ
〜ｄにより受信される。各ビット線１５８ａ〜ｄは出力
線１６０ｂに接続されており、複数のセレクト線１２４
ａ〜ｄの中の一線に応答して出力線１６０ｂはビット線
１５８ａ〜ｄの中の関連する一線からの各記憶データビ
ットをアクセスする。セレクト線１２４ａ〜ｄ間をシフ
トすることにより、出力線１６０ｂは各記憶データビッ
トを所定の順序でアクセスする。

【図面の簡単な説明】

【図１】従来技術に従ってメモリアレイを逐次アクセス
する電気回路の回路図。

【図２】実施例のメモリアレイを逐次アクセスする電気
回路の回路図。

【図３】実施例の代表的転送ゲートの電気回路図。

【符号の説明】

１０ メモリアレイ逐次アクセス回路 １２ メモリアレイ １６ ２進コラムカウンタ ２０ コラムデコーダ ２８ ２進ローカウンタ ３２ ローデコーダ ４０ 出力段 １１２ メモリアレイ １２４ａ セレクト線 １２４ｂ セレクト線 １２４ｃ セレクト線 １２４ｄ セレクト線 １３８ａ ワード線 １４０ａ メモリセル １４０ｂ メモリセル １４０ｃ メモリセル １４０ｄ メモリセル １５８ａ ビット線 １５８ｂ ビット線 １５８ｃ ビット線 １５８ｄ ビット線 １６０ｂ 出力線

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルからなるメモリアレイ
   を逐次アクセスする回路において、該回路は、データビ
   ットをアクセスする少くとも１本の出力線と、複数個の
   メモリセルに接続されメモリセルを選定して記憶された
   各データビットを出力する少くとも１本のワード線と、
   各々が関連する１個のメモリセルに接続されてそこから
   前記記憶された各データビットを受信する複数本のビッ
   ト線と、各々が前記関連するビット線を前記出力線に選
   択的に接続して前記出力線が前記関連するビット線から
   の前記記憶された各データビットへアクセスするように
   作動する複数本のセレクト線と、前記セレクト線間でシ
   フトを行って前記出力線が前記記憶された各データビッ
   トを所定の順序でアクセスするようにするシフト回路、
   を具備する、メモリアレイ逐次アクセス回路。
2. 【請求項２】 複数個のメモリセルからなるメモリアレ
   イを逐次アクセスする方法において、該方法は次のステ
   ップすなわち、メモリセルに接続されたワード線に応答
   して複数個のメモリセルを選定して記憶された各データ
   ビットを出力し、各々が関連するメモリセルに接続され
   た複数本のビット線を有する前記メモリセルから出力さ
   れる前記各記憶データビットを受信し、前記各ビット線
   を出力線に選択的に接続し複数のセレクト線の中の１本
   に応答して前記出力線が前記関連するビット線からの前
   記各記憶データビットをアクセスし、前記セレクト線間
   でシフトして前記出力線が前記各記憶データビットを所
   定の順序でアクセスする、ことからなるメモリアレイ逐
   次アクセス方法。