JPH06202985A - 多重化モードおよびバーストモード能力を備えたワークステーション - Google Patents

Abstract

(57)【要約】 【目的】外部ユニットと直接のデータ転送できる能力を
有するワークステーションを与える。 【構成】ワークステーションはアドレスおよび連続デー
タエレメントを転送するため非同期バスに接続される。
ワークステーションは中央処理ユニット（１０）、メモ
リユニット（４２）および該バスと中央処理ユニットと
の間に接続されたインターフェース回路（３０、４０、
７０）を含むと共に、該インターフェース回路、中央処
理ユニットおよびメモリユニットを接続する同期バス
（２０、４１、４３）、さらに連続的時間スロットを確
定し、かつ該インターフェース回路に接続されたシステ
ムクロックを含む。該インターフェース回路が最初の時
間スロットにおいてアドレスの同期バス転送およびその
後の連続的時間スロットにおける連続データエレメント
転送を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はワークステーション、ま
たはメモリ、マイクロチャンネルバス等の外部ユニット
と通信する中央処理ユニット（ＣＰＵ）を含む形式の類
似のデータプロセスシステムに関し、特にそのような外
部ユニットと直接のデータ転送できる能力を有するワー
クステーションに関する。

【０００２】

【従来の技術】公知ワークステーションはシステムボー
ドに設けられた特定のＣＰＵ（中処理ユニット）、例え
ばインテル８６３８６マイクロプロセッサを、メモリ等
のチップユニット、種々の周辺インターフェース、およ
びシステムバス制御器と併せて使用する。中央処理ユニ
ットおよび上記のデバイスは相互に通信し、またバッフ
ァを介して制御線、アドレス線およびデータ線を含むロ
ーカルバスを通して通信するが、すべてのユニットは該
ローカルバスを介して行なわれる中央処理ユニットの厳
格な制御の下に置かれる。一般的に、システムは特定の
中央処理ユニットに合わせて設計される。このことは、
いろいろの中央処理ユニットを使用するワークステーシ
ョンにおいては非常に広範囲に異なるチップユニットが
必要となることを意味する。ローカルバスもまた特定の
構成に合わせて設計される。他のシステムとの互換性を
維持するためには、いろいろのユニットおよびそれらの
Ｉ／Ｏレジスタ（入出力レジスタ）の特性および機能が
詳細な指定条件により厳しく定められてしまう。従って
そのようなシステムを拡張のためまたは性能改良のため
に変更することは困難である。

【０００３】そのようなワークステーションの多くはシ
ステムメモリと外部デバイス、特に外部もしくは周辺バ
スに接続されている外部デバイス、との間の直接のデー
タ転送を可能ならしめるように設計されている。近年、
高性能周辺バスが入手できるようになっているが、在来
のワークステーションはその入手可能な性能を十分に利
用できないことがしばしばある。そのような周辺バスの
一つに、強化型マイクロチャンネルアーキテクチャー
（ＭＣＡ）を与えるマイクロチャンネルバスがある。強
化型マイクロチャンネルアーキテクチャーの一つの特徴
は「ストリーミングモード」と呼称される高速データ転
送の形態にある。「ストリーミングモード」とは、開始
アドレスのみが与えられ、これに連続的データエレメン
トが続く。このようにして多数のデータエレメントが各
エレメント毎にアドレスを送信することなく多数のエレ
メントが連続的に転送できる。ストリーミングモードの
特徴は、転送が非同期的であること、すなわち、それは
クロックに束縛されていないこと、および高速なことで
ある。例えば最大データ速度は８０メガバイト／秒を有
する。

【０００４】これとは対照的に在来のワークステーショ
ンは同期環境で動作する。すなわちこれらの動作はシス
テムクロックのタイミングを受ける。さらに転送を遂行
する非必要な時間はしばしば構成の外部バスに追い付く
には遅すぎる。例えばインテル社のプロセッサで支援さ
れる通常の転送プロトコルは一転送当たり少なくとも２
クロックサイクルを要する。従って２０ＭＨｚの中央処
理ユニットおよび３２ビット（４バイト）幅のローカル
バスを有するワークステーションは４０メガバイト／秒
しか転送できない。

【０００５】本発明の特徴の一つは、上記の例に関連し
て後にさらに詳細に説明するが、中央処理ユニットに対
して外部的な機能に非常に高度の非中央集権的制御を許
することである。これはマイクロチャンネルバスやシス
テムメモリの様な外部デバイスと中央処理ユニットの間
の知能的インターフェースとなるいくつかの集積回路チ
ップを設計することにより達成される。中央処理ユニッ
トとマイクロチャンネルバスとの間のそのインターフェ
ースユニットはここではＢＩＢ（マイクロチャンネルイ
ンターフェースブロック）と呼ぶ。詳しく後述するよう
に、ＢＩＢはかなりの程度、中央処理ユニットに対して
自治を有し、多数の機能を行ない、中央処理ユニットに
自由度を与える。例えばＢＩＢはメモリとマイクロチャ
ンネルバスとの間のデータ転送に責任を持つ。

【０００６】独立性のあるＢＩＢを備えたワークステー
ションの設計に生ずる問題として、ＢＩＢに使用できる
外部ピンの数に関する問題がある。ＢＩＢは多数の機能
を提供するが、その多くは中央処理ユニット、マイクロ
チャンネルバスその他の外部ユニットとの通信を必要と
する。機能が増大する分だけＢＩＢの外部ピンに加わる
需要と競合が高まる。チップのサイズはピンの数によっ
て直接に影響される。チップサイズは重要な設計事項で
あるので、ピン数を限定することは非常に望ましい目標
である。チップの外部ピンのうち最も使用されるものは
アドレス線およびデータ線である。

【０００７】

【発明が解決しようとする課題】そこで本発明の課題は
非同期外部バスとワークステーションの同期ローカルバ
スとの間の高速データ転送を行なうシステムおよび方法
を与えることである。

【０００８】本発明の別の課題はマイクロチャンネルバ
スから、またはこれに効率の高いストリーミングデータ
転送ができる同期ワークステーションを与えることであ
る。

【０００９】本発明のさらに別の課題はデータを高速転
送する方法を与えることである。

【００１０】本発明のさらに別の課題は中央処理ユニッ
トおよび中央処理ユニットと外部デバイスとの間に接続
される多機能インターフェースをもつワークステーショ
ンを与えることである。そのインターフェースユニット
は限定された数のピンを持つ集積回路チップに形成され
る。

【００１１】本発明のさらに別の課題は、かなりに中央
処理ユニットに対して自治的であり、かつ限られた数の
ピンを持つチップを介して外部デバイス間の高速データ
転送ができるワークステーションおよびその方法を与え
ることである。

【００１２】

【課題を解決するための手段】本発明の一態様は、ロー
カルバスに接続された中央処理ユニット、メモリユニッ
ト、インターフェース回路およびシステムクロックを有
するワークステーションである。このインターフェース
回路は外部バスと中央処理ユニットとの間に接続され、
その外部バスは開始アドレスおよびおよび外部バスへの
連続的データエレメントの非同期的転送を制御するデバ
イスに接続されている。このインターフェース回路は該
バスとメモリユニットとの間のデータ転送を可能にする
ものである。システムクロックは中央処理ユニットおよ
びインターフェース回路にタイミング信号を与える。こ
のタイミング信号は連続的時間スロットを定義する。各
時間スロットは単一クロックサイクルに等しい。ローカ
ルバスは制御線群を有する。この制御線群は該ローカル
バスを介して連続的時間スロットにおけるアドレスの転
送と連続データエレメントの転送を制御するためのもの
である。

【００１３】本発明の別の態様ではインターフェース回
路は予定数の接続ピンを持つ集積回路チップとして形成
された自己完結型機能ブロックに設計される。一群のピ
ンがアドレスまたはデータのいずれかを通信するように
指定される。ローカルバスはアドレス線群とデータ線群
の両方を含み、各線はインターフェース回路の接続ピン
群と対応する。このワークステーションはさらに片側で
インターフェース回路のピン群に接続され、他方側でア
ドレス線群およびデータ線群に接続されるマルチプレク
サ／デマルチプレクサを含む。

【００１４】本発明の別の態様はワークステーション
の、ローカルバスで接続された第一および第二ユニット
間の連続的データ転送の方法である。このローカルバス
上には連続的単一クロックサイクル時間スロットを定義
するタイミング信号が発生される。このローカルバスに
該第一ユニットから第二ユニットへ、連続的データ転送
を指示するバースト信号が送信される。連続データ転送
に対してこのバスをロックするためのロック信号がロー
カルバス上に発生される。該第一ユニットにより開始ア
ドレスがバス上に与えられる。この開始アドレスおよび
連続的アドレスに対応するデータが、次いで連続時間ス
ロットにおいて該ユニットの一つからローカルバスに与
えられる。さらに加えて、そのデータを受信するユニッ
ト内で連続アドレスが計算される。

【００１５】本ワークステーションは高度に統合された
自己完結型の、知能を持つ機能ブロックを含み、各ブロ
ックは一つの集積回路チップ上に配置される。各機能ブ
ロックはメモリ制御器（ＭＩＢ）、バスインターフェー
スブロックおよびマイクロチャンネル制御器（ＢＩ
Ｂ）、またはローカル周辺機器制御器（ＰＩＢ）のいず
れかとして機能するアクティブインターフェースの役目
をする。一つまたはそれ以上の機能ブロックＭＩＢ、Ｂ
ＩＢ、または一つのＰＩＢ機能ブロックがローカルバス
を介して、選択された中央処理ユニットと通信する。こ
のローカルバスは、一層の柔軟性と改良された性能が得
られるようにするため、在来のワークステーションのロ
ーカルバスと比較して特に拡張されている。特に本発明
によるローカルバスは該ローカルバスにアクセスするプ
ロセッサの形式を選択する線ＣＴ（０..１）を含んだ追
加的制御線を含んでいる。さらに、本実施例では四つの
ブロックＭＩＢまたはＢＩＢが、相応のリクエスト信号
ＦＲＥＱｂ（０..３）と相応の付与信号ＢＧＮＴｂ
（０..３）を使用するホストＰ／Ｍバス上に存在するこ
とができる。これらの信号は実際の機能ブロックを選択
する働きをする。ブロックＢＩＢのみ（中央処理ユニッ
ト以外に）がバスマスターとなりえるので、ブロックＢ
ＩＢのみがＢＲＥＱｂ線を必要とする。上述したように
ホストＰ／Ｍバスは機能ブロック（ＢＩＢ）の一つで発
生されたバースト信号を他の機能ブロック（ＭＩＢまた
はＰＩＢ）へ送る。これはマイクロチャンネルとメモリ
との間の読み取り／書き込み動作におけるストリーミン
グモードに特に適用できる有効手段である。この場合そ
の機能ブロックＢＩＢは機能ブロックユニットＭＩＢを
介してメモリへデータを送信するバスマスターの役割を
果たす。

【００１６】

【実施例】添付の図面を参照して本発明の実施例を説明
する。

【００１７】図１は本発明に基づくワークステーション
またはデータ処理システムの好ましい実施例を示す。

【００１８】基本的には中央処理ユニット１０は同期ロ
ーカルバスまたはホストＰ／Ｍバス２０を介して機能ブ
ロック３０、４０、５０と通信し、特にデータチャンネ
ル（マイクロチャンネルバス）へのアクセスのため一つ
または複数のバスインターフェースブロックＢＩＢ３０
と、メモリおよびキャッシュ制御のため一つまたは複数
のメモリブロックＭＩＢ４０と、ローカル周辺装置およ
びビデオグラフィックアレー（ＶＧＡ）インターフェー
スブロックＰＩＢ５０と通信する。

【００１９】中央処理ユニット１０には例えばインテル
８０３８６、８０３８６ＳＸ、８０４８６マイクロプロ
セッサ等の種々の型が使用できることに注意されたい。
また数学的コプロセッサであるインテル８０３８７ある
いは８０３８７ＳＸ等のコプロセッサ１２も追加でき
る。

【００２０】機能ブロック３０、４０、５０はローカル
バス２０とマイクロチャンネル３２、メモリ４２あるい
は他のいろいろの周辺ユニット等の非同期外部バスとの
間のインターフェースを与える。例えば機能ブロックＢ
ＩＢ３０はホストＰ／Ｍバス２０と、在来のアダプタボ
ード等のデバイスを装着するための複数のスロット３２
ａを備えたマイクロチャンネル３２との間のインターフ
ェースとして与えられ、当該ステーションの他の機能ブ
ロックとの通信におけるマスターユニットとして働くこ
とのできるマイクロプロセッサを備えた在来のアダプタ
ボードを含んでいる。さらに制御器３２ｂは固定ディス
クドライブを制御するマイクロチャンネルに接続されて
いる。マイクロチャンネルアーキテクチャーの特徴はデ
バイス３２ｂ等の種々の接続されたデバイスがバスマス
ターとなり得ることである。バスマスターとしてデバイ
ス３２ｂは非同期転送データを制御する。例えばストリ
ーミングモードではデバイス３２が開始アドレスをマイ
クロチャンネル３２上に与えることができる。この開始
アドレスの後に連続的データエレメントの送信または受
信が続く。

【００２１】機能ブロックＭＩＢ４０およびダイナミッ
クＲＡＭメモリ４２はメモリユニットを形成し、この場
合ＭＩＢ４０がホストＰ／Ｍバス２０とダイナミックＲ
ＡＭメモリ４２との間に接続されるインターフェース回
路を形成する。このＤラム（ＲＡＭ）は別のサイズを有
してもよい。さらにＭＩＢ４０は通常のＢＩＯＳロム
（ＲＯＭ）メモリ４２ａへのアクセスを制御する。

【００２２】周辺インターフェース機能ブロック（ＰＩ
Ｂ）５０はそれぞれの制御ブロックを介してホストＰ／
Ｍバス２０と種々の在来のシステムとの間および周辺ユ
ニットとの間のインターフェースを形成する。これらす
べてのデバイスは当業者には公知であり、それゆえこれ
以上詳述しない。

【００２３】本実施例によれば、各機能ブロックＢＩＢ
３０、ＭＩＢ４０、ＰＩＢ５０は各々がホストＰ／Ｍバ
ス２０と各機能ブロックＢＩＢ３０、ＭＩＢ４０、ＰＩ
Ｂ５０に接続される個々のデバイスとの間の通信を達成
するに必要なすべての素子、例えばレジスタおよび論理
回路等、を含むワンチップとして特に設計されている。

【００２４】図１に示すようにＭ個の機能ブロックＢＩ
Ｂ３０およびＮ個のＭＩＢ４０はすべてホストＰ／Ｍバ
ス２０に接続出来る。従って異なった中央処理ユニット
および著しく異なったメモリ容量を備えた非常に広範な
種類の構成が達成出来る。各チップはシステムの種々の
構成に合致するよう非常に多様に構成できる。

【００２５】各機能ブロック３０、４０、５０にはシス
テムのすべての機能を一般的に統制している中央処理ユ
ニットのオペレーションから比較的独立したオペレーシ
ョンを与えるある種の知能が与えられていることを理解
されたい。

【００２６】基本的には各機能ブロック３０、４０、５
０はホストＰ／Ｍバス２０と個々の内部トランザクショ
ンバス（図示してなし）との間のインターフェースユニ
ットを含む。そのタイミングは中央処理ユニットクロッ
クに基づいているが、各機能ブロック内の読み取りある
いは書き込み等のすべてのオペレーションはシステムの
一サイクル内で独立に行なわれる。他方中央処理ユニッ
トは少なくとも中央処理ユニットクロックの２サイクル
を必要とする。従ってこの形式のシステムアーキテクチ
ャは、中央処理ユニットに必要な待機状態が低減するこ
とにより著しく性能が改善され、高い全体的動作速度が
得られる。

【００２７】本発明のワークステーションの好ましい実
施例である、特に拡張されたホストＰ／Ｍバス２０の詳
細を図３および図４に示す。

【００２８】特に中央処理ユニット１０内において、イ
ンテル８０３８６等のマイクロプロセッサの在来の入／
出力ポートは、アドレスポートＡ（２、...３１）、デ
ータポートＤ（０、...３１）、バイトイネーブルポー
トＢＥｂ（０、...３）およびアドレスステータス出力
ＡＤＳｂが示されている。出力信号ＡＤＳｂは有効なバ
スサイクル定義およびアドレスが利用できることを示
し、アドレスが駆動されると同一のクロックにおいてア
クティブにされる。出力ＡＤＳｂはアクティブで低レベ
ルとなる。本システムのクロックＰＣＬＫはクロックオ
ッシレータ６０で発生されて中央処理ユニット１０の入
力ポートＰＣＬＫおよび機能ブロックＢＩＢ３０、ＭＩ
Ｂ４０、ＰＩＢ５０に印加される。これらの入／出力ポ
ートおよび中央処理ユニット１０の他のすべての入／出
力ポート、並びにそこに示されている信号は従来のもの
である。従ってこれ以上これらについては詳述しない。

【００２９】図３および図４からわかるように、機能ブ
ロックＢＩＢ３０、ＭＩＢ４０、およびＰＩＢ５０は中
央処理ユニットの入／出力ポートと同様な入出力ポート
を与えられている。しかし、機能ブロック３０、４０、
５０および中央処理ユニット１０を相互に接続するため
の追加的ポートとその付随のバス線がさらに設けられて
いる。

【００３０】表 １ ＰＣＬＫ： このクロック信号はホストＰ／Ｍバスに接
続されたすべての機能ユニットに対して基本的なタイミ
ングと動作周波数とを与える。すべての外部タイミング
パラメータはこのＰＣＬＫ信号の上昇縁を基準に特定さ
れる。そのクロック周波数は特定した本プロセッサの周
波数によれば１６ＭＨｚないし３３ＭＨｚの範囲でよ
い。 Ａ（２：３１）： これらのアドレス線はバイトイネー
ブル線ＢＥ０Ｂ-ＢＥ３Ｂと共にアクセスされたメモリ
の物理的領域または入／出力空間を定義する。アドレス
線Ａ３１-Ａ１を使用してアドレスを８０４８６マイク
ロプロセッサ中に入力し、キャッシュ線を無効化する。 Ｄ（０：３１）： これらはデータ線である。線Ｄ０-
Ｄ７はデータバスの最下位バイトを定義し、線Ｄ２４-
Ｄ３１はデータバスの最上位バイトを定義する。 ＢＥ（０：３）： これらのバイトイネーブル信号は読
み取りおよび書き込みサイクルにおけるアクティブバイ
トを示す。信号ＢＥ３ｂはＤ２４-Ｄ３１に、ＢＥ２ｂ
はＤ１６-Ｄ２３に、ＢＥ１ｂはＤ８-Ｄ１５に、そして
ＢＥ０ｂはＤ０-Ｄ７に印加される。ＢＥ０ｂ-ＢＥ３ｂ
はアクティブ状態で低レベルである。 ＡＤＳｂ： これらのアドレス状態出力は有効なバスサ
イクル定義およびアドレスがサイクル定義線およびアド
レスバス上にあることを示す。ＡＤＳｂはアドレスが駆
動されるクロックと同一のクロックにおいてアクティブ
にされる。ＡＤＳｂはアクティブ状態で低レベルであ
る。 ＣＴ（０..１）： これはホストＰ／Ｍバス内に含まれ
る二線の組み合わせであり、ホストＰ／Ｍバスへのアク
セスを持つプロセッサ（または機能ブロック）の型式を
示すものである。例えば、ＣＴ１＝１、およびＣＴ０＝
０は中央処理ユニット１０がインテル４０４８６を意味
するようにできる。これらの二線上の信号はブロックＰ
ＩＢ５０によって任意のブロックＢＩＢ３０およびブロ
ックＭＩＢ４０のそれぞれに送信されることに注意され
たい。 ＢＲＥＱｂ（０...３）： これは四個のブロックＢＩ
Ｂ３０がそれぞれ一リクエスト線でＰＩＢ５０に接続さ
れていると仮定したときのホストＰ／Ｍバスリクエスト
信号である。 ＢＧＮＴｂ（０..３）： これはＢＲＥＱｂ（０...
３）でホストＰ／Ｍバスへのアクセス要求した機能ブロ
ックＢＩＢ３０に対し、機能ブロックＰＩＢ５０から送
信されるホストＰ／Ｍバス付与の信号である。 ＳＢＵＲＳＴ（ＢＬ）ｂ： これはバーストモードでの
転送を一次的に停止するがそのバースト条件を維持する
ため当該チップの機能ブロックＢＩＢ３０の一つから発
生される信号である。このチップは中央処理ユニット１
０が現在バスマスターでないときに限り、バーストオペ
レーションを特定するために発行される信号である。こ
の信号は一次的にバーストモードでなされる転送を一次
的に停止しするもものの、バーストモードは保持するた
めに使用される。この信号によってマスターユニットは
バーストモードによる転送を一時的に停止することがで
きる。（以下の説明を参照のこと。） ＢＲＤＹｂ（Ｎ）： この信号は読み取り信号に応答し
てデータ線上に有効なデータが与えられていること、ま
たは書き込み信号に応答してデータが線上に受理されて
いることを示す。 ＢＲＤＹＢＬｂ（Ｎ）： このバースト準備完了ブロッ
クは当該チップの機能ブロックの一つにより発生された
ＢＹＲＤｂ信号である。 ＬＯＣＫｂ：このバスロック線は現在のバスサイクルが
ロックされていることを示す。プロセッサはＬＯＣＫｂ
が主張されるときはバスの保持を許さない。ＬＯＣＫｂ
は最初のロックされたバスサイクル（以下、ロックバス
サイクルという）の最小のクロックでアクティブ化さ
れ、最後のロックバスサイクルの最後のクロックの後に
非アクティブにされる。この最後のロックバスサイクル
は準備完了信号が戻されたときに終了する。ＬＯＣＫｂ
はアクティブ時に低レベルである。もしも（ブロックＰ
ＩＢ５０からの）ＣＴＯおよびＣＴ１信号が１１に設定
されると、ＬＯＣＫｂはシステムがバースト状態に留ま
るかぎりアクティブである。この信号はマイクロチャン
ネル（ＭＣＡ）ストリーミングモードに使用される。

【００３１】公知システムとは対照的に種々の多重信号
が各中央処理ユニット１０の一つのに印加される。これ
らの多重信号が多重化して与えられるべきときはＢＩＢ
３０およびブロックＭＩＢ４０によりユニット１０の対
応ポートへ発生される。この例は例としてＲＤＹＢＬｂ
（Ｎ）があり、これはチップの機能ブロックの一つによ
り発生されて中央処理ユニット１０のＲＤＹｂ入力ポー
トに印加されるＲＤＹｂ（準備完了）信号である。同様
の例にＢＲＤＹＢＬｂ信号がある。これはチップセット
の機能ブロックの一つにより発生された中央処理ユニッ
トのＢＲＤＹｂ入力ポートに印加されるバースト準備完
了信号である。

【００３２】ローカルバス２０（図３および図４）の説
明に関連して前述したように、ＳＢＵＲＳＴ信号はロー
カルバス２０へのアクセスを付与されたＢＩＢによって
発生される。この場合はホスト中央処理ユニットではな
くてＢＩＢが現在のバスマスターである。図８の実施例
においては選択されたブロックＭＩＢ４０へのバースト
モードデータ送信では、一時的中断があってもアクティ
ブなＢＩＢ信号がローカルバス２０へのバーストモード
でアクセスを維持できる。格納された唯一つのアドレス
およびデータが一回の読み取り／書き込みサイクルで送
信される通常の読み取り／書き込み動作とは対照的に、
バーストモード動作ではローカルバス２０へのアクセス
を反復的に要求することなくいくつかのアドレスについ
て連続的データまたは命令を送信できる。

【００３３】このＳＢＵＲＳＴ特性を与える理由は、Ｂ
ＩＢを介してマイクロチャンネル３２から流入するデー
タにはある不連続性がありえるが、その不連続性がアク
ティブであるＢＩＢにとってローカルバス２０へのアク
セスを失う原因となってはならないからである。

【００３４】ここで図１、図３、図４、および図８を参
照して本発明によるワークステーション実施例の重要な
特徴を説明する。図８はこれに関わる機能ブロックおよ
びユニットを示す。

【００３５】図１、図３、図４に関連して前述したよう
にローカルバス２０はインテルマイクロプロセッサ８０
４８６等の中央処理ユニット１０および一個（または数
個の）ＭＩＢ４０のそれぞれのポートに接続された複数
の線（図３、図４および表１を参照）を含む。特に、ロ
ーカルバス２０はアドレス線Ａ２ないしＡ３１、データ
線Ｄ０ないしＤ３１を含む。従って、ローカルバス２０
は３２ビットすなわち４バイトの完全幅でアドレスおよ
びデータをパラレル転送できるようになっている。

【００３６】図１、図３、図４に示すシステムの設計変
更例として、ＢＩＢ３０はローカルバス２０に直接接続
しなくてよい。前述したように、ＢＩＢ３０は図１１お
よび図１２に示すように集積回路マイクロチップとして
用意される。図から判るようにすべてのピンは確定的に
指定されている。６４ピンは６４-ビットマイクロチャ
ンネル接続でき、もしくは８バイトパラレルデータ転送
ができるように指定されている。これはローカルバス２
０への緩衝に利用できるピンの数を低下させる。従っ
て、本発明では３２ピンの群、すなわちＡ／Ｄ０ないし
Ａ／Ｄ３１がアドレスまたはデータのいずれかを交互に
転送するように指定される。

【００３７】ローカルバス２０の構成に合致するため
に、マルチプレクサ／デマルチプレクサ７０（以下ＭＵ
Ｘと言う）が用意される。これはＴＴＬ技術により造る
ことができ、例えば商業上７４５４３チップとして市販
されている。

【００３８】基本的にはＭＵＸ７０はその片側に、ロー
カルバス２０のアドレス線Ａ０ないしＡ３１群およびの
データ線Ｄ０ないしＤ３１群に接続されるポートを有す
る。これは全部で６４個のポートがあることを意味す
る。前述したようにＭＵＸ７０にはその反対側に線３７
を介してＢＩＢ３０の３２ピンであるＡ／Ｄ０ないしＡ
／Ｄ３１に接続される３２個のポートが設けられている
（図１１および図１２）。ＢＩＢ３０にはアドレス線Ａ
２ないしＡ３１のみが利用されることに注意されたい。

【００３９】ＭＵＸ７０は切り替えスイッチとして働
き、ＢＩＢ３０のアドレスポートに与えられるアドレス
をローカルバス２０のアドレス線群に導き、その後にＢ
ＩＢ３０により与えられるデータを、線３８上の制御信
号の制御の下で切り替わり、ローカルバス２０のデータ
線群に導く。

【００４０】図８はＳＢＵＲＳＴｂ線４１（表１を参照
のこと）および線ＥＡＤＳｂ４３を示す。これらの線は
ローカルバス２０の線であるが図８には別に示してあ
る。

【００４１】前に述べたように、ＢＩＢ３０により発生
されるＳＢＵＲＳＴｂ信号はブロックＭＩＢ４０に対し
て連続データ転送、すなわち複数アドレスに対する転
送、が意図されていることを示す。

【００４２】ＥＡＤＳｂ信号は中央処理ユニット１０に
ＢＩＢ３０とブロックＭＩＢ４０との間にそのようなデ
ータ転送があることを示す。従って中央処理ユニット１
０は内部キャッシュ内に含まれているすべてのアドレス
／データを無効化することができる。なぜならばそのよ
うなデータはダイナミックＲＡＭ４２内のＢＩＢ３０と
ブロックＭＩＢ４０との間のデータ転送によって変更さ
れる可能性があるからである。

【００４３】ここで表１および図１ないし図９を参照し
て本発明の好ましい実施例であるワークステーション
を、ＢＩＢ３０がバスマスターとしてＳＢＵＲＳＴ書き
込みサイクルが行なわれる場合について説明する。その
ようなサイクルではデータはＭＵＸ７０を介してＢＩＢ
３０からローカルバス２０へ送信され、そこからブロッ
クＭＩＢ４０によって受信され、ダイナミックＲＡＭ４
２内に格納される。

【００４４】図９において、線（ａ）はシステム内のす
べてのタイミングを支配している中央処理ユニットのク
ロック信号ＰＣＬＫを表す。連続的時間スロットが単一
クロックサイクルにより定義されるが、これは隣接する
縦の点線間に示されている。

【００４５】線（ｃ）から理解されることであるが、第
一アドレスＡ０はＢＩＢ３０から与えられ、ＭＵＸ７０
を介してローカルバス２０に与えられる。線（ｆ）で示
すようにローカルバス２０はこのアドレスＡ０を取り上
げて保持し、ホストＰ／Ｍバスアドレス線（ＨＰＭＡ）
に与える。信号ＡＤＳｂはアクティブとなり低レベルと
なるがこれは第一アドレスＡ０がローカルバス２０に与
えられたことを示す。次のサイクルでＭＵＸ７０はデー
タ線群に切り替えを行ない、線（ｇ）の信号ＨＰＢＤか
らわかるようにそれらデータ線のデータＤ０をローカル
バス２０に与える。

【００４６】ＳＢＵＲＳＴ書き込みサイクルの開始時に
信号ＳＢＵＲＳＴｂがアクティブ状態の低レベルになる
にともない（線（ｅ））、ローカルバス２０は全データ
転送期間中、アクティブ状態で低となる信号ＬＯＣＫｂ
（線ｈ）によりデータ転送にロックされる。

【００４７】ＭＵＸ７０を通してＢＩＢ３０からはそれ
以上のアドレスは与えられないことに注意されたい。そ
の代わりにＡ０に続いてＢＩＢ３０からの連続的アドレ
スから抽出されてＭＵＸ７０を通してデータ線群に与え
られる連続的データの流れＤ１..Ｄ６があり、これらは
ブロックＭＩＢ４０を経由してダイナミックＲＡＭ４２
中に一データづつ書き込まれる。後述するようにデータ
転送に休止または遅延がないかぎり、連続的データエレ
メント、すなわち連続的アドレスを持つデータエレメン
ト、が連続的時間スロットにおいて与えられる。

【００４８】この目的のためそれぞれのデータＤ１..Ｄ
６についてデータ線群およびローカルバス２０のアドレ
ス線群に現われた連続的アドレスＡ１..Ａ６を計算する
のは、スレーブとして働くブロックＭＩＢ４０である。
これは図のＨＰＭＤ線（ｇ）およびＨＰＭＡ線（ｆ）で
示されている。

【００４９】ＢＩＢ３０により線３８上に発生され、ア
クティブ状態で低となる信号はＭＵＸ７０のアドレスポ
ートからデータポートへの切り替えを示し、ＳＢＵＲＳ
Ｔ書き込みサイクル全体ににわたりこの状態を維持す
る。

【００５０】本発明の別の重要な特徴は図９の中段に見
られる。ここにはデータＤ２の転送に或遅延または休止
がある。これはＤＢＵＲＳＴ信号が一時的に非アクティ
ブ状態の高となったことにより示される。この遅延は例
えばもしもソースがデータを与える準備ができていない
とか、あるいは受信側がデータ受信の準備ができていな
い等のためである。それにも関わらず、データ転送は中
断されず、アクティブ状態のＬＯＣＫｂ信号（線
（ｈ））によって維持される。

【００５１】線（ｄ）によるローカルバス２０の信号Ｂ
ＲＤＹｂはブロックＭＩＢ４０により発生されアクティ
ブ状態で低となり、バス線上のデータＤ０が受理されて
いることを示す。線（ｃ）には別の状況が示されてい
る。ここではデータＤ３の後、無効データが与えられた
サイクルがあり、ＢＲＤＹｂ信号が一サイクルの間非ア
クティブ状態の高となり（線（ｄ））、ＨＰＭＤ上にデ
ータＤ４を与えるのに遅延が生じている（線（ｇ））。

【００５２】アドレスとデータとを多重化解除（demult
iplexing）し、ブロックＭＩＢ４０をスレーブにして連
続アドレスを計算させることにより、中断することなく
ＳＢＵＲＳＴ書き込みモードで高速データ転送が達成さ
れることを認識されたい。

【００５３】図１０にＢＩＢ３０とブロックＭＩＢ４０
等の任意の他の機能ブロックとの間の三種のデータ転送
形態が例示されている。これらの転送では単一書き込み
サイクルに始まり、続いて単一の読み取りサイクルがあ
る。ＳＢＵＲＳＴ読み取りサイクルは図１０の右側部分
に示されている。図９の線に対応する線には同一の文字
が記されている。

【００５４】ＳＢＵＲＳＴ書き込みサイクル（図９）に
よって、ＢＩＢ３０は単一書き込みサイクルにおいては
最初にＭＵＸ７０にアドレスＡｘを与える。ＭＵＸ７０
はこのアドレスをＨＰＭＡ線（ｆ）により直ちにローカ
ルバス２０のアドレス線群に与える体勢にある。ＭＵＸ
７０がデータポート群へ切り替えを行ない、アドレスＡ
ｘのデータＤｘが７０に与えられ、さらにＨＰＭＤ線
（ｇ）によりローカルバス２０のデータ線群に与えられ
る。このようにしてリクエストを受けたブロックＭＩＢ
４０等の機能ブロックはこのときローカルバス２０から
アドレスＡｘおよびデータＤｘの両方を支配し、ダイナ
ミックＲＡＭ４２中に書き込みできる。

【００５５】ＳＢＵＲＳＴ書き込みサイクルについて説
明した（図９）ように、アクティブ状態で低となる信号
ＡＤＳｂ（線ｂ））はローカルバス２０上に有効なアド
レスが与えられていることを示す。他方、信号ＲＤＹｂ
（線（ｄ１）はデータＤｘについてのデータ転送が有効
であることを示している。

【００５６】単一読み取りサイクルに関して言うと線
（ｃ）（ｆ）で示すように、ＢＩＢ３０がバスマスター
としてＭＵＸ７０を介してアドレスＡｙをローカルバス
２０に与える。当該データＤｙがローカルバス２０のデ
ータ線群上に利用できるようになる（線（ｇ））やいな
や、Ｄｙは今や逆向きのマルチプレクサとして働いてい
るＭＵＸ７０を介してＢＩＢ３０に与えられる。

【００５７】図１０の右側部分に示すＳＢＵＲＳＴ読み
取りサイクルに関して、ＳＢＵＲＳＴ書き込みサイクル
に関する図９関係の上記説明を最初に参考にする。

【００５８】図１０からわかるように、単一書き込みサ
イクルでは、最初にアドレスＡ０がＭＵＸ７０を介して
ローカルバス２０に与えられ、このアドレスはその関連
データＤ０がローカルバス２０のデータ線（線（ｇ））
上に与えられるまでそこに留まる。その場合ＳＢＵＲＳ
Ｔｂ信号（線（ｅ））が全ＳＢＵＲＳＴ読み取りサイク
ル期間を通してアクティブ状態の低となっている。

【００５９】線（ｆ）に示すようにＡ０に続く連続的ア
ドレスＡ１..Ａ３は、その後のデータＤ１..Ｄ３をブロ
ックＭＩＢ４０を通してダイナミックＲＡＭメモリから
取り寄せるべくスレーブとして働くブロックＭＩＢ４０
により発生される。それらデータはブロックＭＩＢ４０
がローカルバス２０のデータ線群上に与え、再びマルチ
プレクサとして働くＭＵＸ７０を通してＢＩＢ３０が受
信する。

【００６０】線（ｆ）および（ｇ）ではＢＲＤＹｂ信号
が一時的に非アクティブ状態の高に変化する時期があっ
て、この間、Ａ１またはＤ１についてサイクルの延長が
ある場合を示している。サイクルのこの停止があるにも
拘わらず、データ転送は中断されない。なぜならばＬＯ
ＣＫｂ信号（線（ｈ））がＳＢＵＲＳＴ読み取りサイク
ル全期間にわたってアクティブ状態低となるからであ
る。

【００６１】もちろん、ＳＢＵＲＳＴ書き込みサイクル
およびＳＢＵＲＳＴ読み取りサイクルの両方が中央処理
ユニット１０を関与させずに行なわれる。中央処理ユニ
ット１０はこの期間他のタスクをすることができる。

【００６２】本発明の別の重要な特徴として、ＢＩＢ３
０のリクエスト／付与手続きに関してバスマスター機能
は中央処理ユニット１０からＢＩＢ３０に移される。こ
れは信号ＣＴ（０..１）（図２）の信号「１１」への動
的変化によって示されている。信号「１１」は単一の信
号ＣＴ（０..１）としてブロックＭＩＢ４０およびＢＩ
Ｂ３０に与えられる。

【００６３】好ましい実施例のワークステーションで
は、各機能ブロックは単一のマイクロチップで構成さ
れ、好ましくはＨＣＭＯＳ技術で形成される。各マイク
ロチップはすべてレジスタ論理回路等の必要なサブユニ
ットを含む。各チップはすべてレジスタ論理回路等の必
要なサブユニットを含む。これらチップは標準化されは
するが、広範囲のシステム構成で使用できるものであ
る。なぜならばこれらは中央処理ユニットの形式、動作
周波数、ダイナミックＲＡＭメモリ空間等の構成化に必
要なデータに対応できる十分なレジスタ空間を含んでい
るからである。

【００６４】特に、本発明の一局面として、データ転送
に利用できるピンの不足はＭＵＸ７０のようなマルチプ
レクサ／デマルチプレクサを使用して克服できる。

【００６５】一例を挙げれば、チップは簡単にワークス
テーションのシステムボードに設置できる２０８ピン使
用のＡＳＩＣパッケージで与えることができる。図１１
および図１２はかかるピン指定を持つＢＩＢ ＡＳＩＣ
パッケージの平面図である。

【図面の簡単な説明】

【図１】本発明によるワークステーションの一実施例の
全体図で、ワークステーションの種々の機能ブロックお
よびそれらの相互接続を示す。

【図２】図３ないし図７の配置を示す図である。

【図３】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の一部である。

【図４】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。

【図５】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。

【図６】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。

【図７】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。

【図８】本発明に基づいてバーストモードを含むユニッ
トを例示するブロック線図である。

【図９】本発明のワークステーションに使用するバース
ト書き込みサイクルのタイミング図である。

【図１０】本発明のワークステーションに使用するバー
スト読み取りサイクルのタイミング図である。

【図１１】ＢＩＢブロックの物理的構成を示す平面図の
一部である。

【図１２】ＢＩＢブロックの物理的構成を示す平面図の
残りの一部である。

【符号の説明】

１０ 中央処理ユニット ２０ ローカルバス ４２ メモリユニット ３２、５２ 外部バス ３０、４０、５０ インターフェース回路 ３７、３８、４１、４３ 制御線群

Claims (2)

【特許請求の範囲】
1. 【請求項１】ワークステーションにおいて、 中央処理ユニットと、 メモリユニットと、 外部バスと中央処理ユニットとの間に接続された第一の
   インターフェース回路にして、該外部バスへの開始アド
   レスおよび連続的データエレメントの非同期的転送を制
   御する装置に該バスが接続されており、該インターフェ
   ース回路が該バスと該メモリユニットとの間のデータ転
   送を可能にするようにされた第一インターフェースと、 該中央処理ユニットおよび第一インターフェース回路に
   タイミング信号を与えるシステムクロックにして、該タ
   イミング信号が連続的時間スロットを定義し、各時間ス
   ロットが単一のクロックサイクルに等しいようにされた
   システムクロックと、 該インターフェース回路、中央処理ユニットおよびメモ
   リユニットを接続するローカルバスとを含み、 該ローカルバスが、該ローカルバスを介して行なわれる
   第一時間スロット内の開始アドレスおよび連続的時間ス
   ロット内の連続的データエレメントの該転送を制御する
   制御線群を含むことを特徴とするワークステーション。
2. 【請求項２】相互にローカルバスで接続されたワークス
   テーションの第一および第二ユニット間のデータ転送方
   法において、 連続的単一クロックサイクル時間スロットを定義するタ
   イミング信号を与えるステップと、該第一ユニットから
   第二ユニットへ連続データ転送を指示するバースト信号
   を該ローカルバス上に送信するステップと、 連続データ転送のため該バスをロックするためのロック
   信号を該ローカルバス上に発生するステップと、 該第一ユニットにより該バス上に開始アドレスを与える
   ステップと、 該開始アドレスおよび連続的アドレスに対応するデータ
   を、該ユニットの一方から該ローカルバスへ連続的時間
   スロットにおいて与えるステップと、 該データを受信しているユニット内で該連続的アドレス
   を計算するステップとを含むことを特徴とするデータ転
   送方法。