JPH06203149A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH06203149A JPH06203149A JP793A JP793A JPH06203149A JP H06203149 A JPH06203149 A JP H06203149A JP 793 A JP793 A JP 793A JP 793 A JP793 A JP 793A JP H06203149 A JPH06203149 A JP H06203149A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- image data
- image
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Image Processing (AREA)
Abstract
(57)【要約】
【目的】 画像データの伝送時の処理待ち時間を短縮す
ることができる画像処理装置を提供する。 【構成】 データ駆動方式により画像データを処理する
３台のＰＥ（データ駆動型情報処理装置）１ａ、１ｂ、
１ｃと画像データの入出力を制御する３台のＪＢ（Ｊｕ
ｎｃｔｉｏｎ ａｎｄ Ｂｒｕｎｃｈ）２０１ａ、２０
１ｂ、２０１ｃを接続する。この結果、各ＰＥ１ａ、１
ｂ、１ｃは処理した画像データを各ＪＢ２０１ａ、２０
１ｂ、２０１ｃへ直接伝送することができる。
ることができる画像処理装置を提供する。 【構成】 データ駆動方式により画像データを処理する
３台のＰＥ（データ駆動型情報処理装置）１ａ、１ｂ、
１ｃと画像データの入出力を制御する３台のＪＢ（Ｊｕ
ｎｃｔｉｏｎ ａｎｄ Ｂｒｕｎｃｈ）２０１ａ、２０
１ｂ、２０１ｃを接続する。この結果、各ＰＥ１ａ、１
ｂ、１ｃは処理した画像データを各ＪＢ２０１ａ、２０
１ｂ、２０１ｃへ直接伝送することができる。
Description
【０００１】
【産業上の利用分野】本発明は画像処理装置に関し、特
に、複数のデータ駆動方式の情報処理手段を備えた画像
処理装置に関するものである。
に、複数のデータ駆動方式の情報処理手段を備えた画像
処理装置に関するものである。
【０００２】
【従来の技術】従来のノイマン型計算機においては、プ
ログラムとして種々の命令が予めプログラムメモリに記
憶され、プログラムカウンタによってプログラムメモリ
のアドレスが逐次指定されることにより順次命令が読出
され、この命令が実行される。
ログラムとして種々の命令が予めプログラムメモリに記
憶され、プログラムカウンタによってプログラムメモリ
のアドレスが逐次指定されることにより順次命令が読出
され、この命令が実行される。
【０００３】一方、データ駆動型情報処理装置は、プロ
グラムカウンタに逐次的な命令の実行という概念を持た
ない非ノイマン型計算機の一種である。このようなデー
タ駆動型情報処理装置には、命令の複数処理を基本とし
たアーキテクチャが採用される。データ駆動型情報処理
装置においては、演算の対象となるデータがそろい次
第、命令の実行が可能となり、データによって複数の命
令が同時に実行されるため、データの自然な流れに従っ
て並列的にプログラムが実行される。この結果、演算の
所要時間が大幅に短縮され、特に、大量の情報量を有す
る画像情報の処理に適している。
グラムカウンタに逐次的な命令の実行という概念を持た
ない非ノイマン型計算機の一種である。このようなデー
タ駆動型情報処理装置には、命令の複数処理を基本とし
たアーキテクチャが採用される。データ駆動型情報処理
装置においては、演算の対象となるデータがそろい次
第、命令の実行が可能となり、データによって複数の命
令が同時に実行されるため、データの自然な流れに従っ
て並列的にプログラムが実行される。この結果、演算の
所要時間が大幅に短縮され、特に、大量の情報量を有す
る画像情報の処理に適している。
【０００４】以下、図２を参照して、データ駆動型情報
処理装置の一例を説明する。図２はデータ駆動型情報処
理装置のブロック図である。
処理装置の一例を説明する。図２はデータ駆動型情報処
理装置のブロック図である。
【０００５】図２に示されるデータ駆動型情報処理装置
（Ｐｒｏｃｅｓｓｉｎｇ Ｅｌｅｍｅｎｔ 以下ＰＥと
略す）１は、入出力制御部１１、プログラム記憶部１
２、対データ検出部１３、演算処理部１４を含む。ま
た、ＰＥ１は外部的に設けられるメモリ部５を備えてい
る。
（Ｐｒｏｃｅｓｓｉｎｇ Ｅｌｅｍｅｎｔ 以下ＰＥと
略す）１は、入出力制御部１１、プログラム記憶部１
２、対データ検出部１３、演算処理部１４を含む。ま
た、ＰＥ１は外部的に設けられるメモリ部５を備えてい
る。
【０００６】入出力制御部１１は、入力されたデータを
一時的に記憶し、データを順序よく合流させて次々に送
り出す入出力制御機構と、演算処理部１４により出力さ
れたデータに付された行先情報に応答してデータの行先
を決定する出力制御機能とを備える。
一時的に記憶し、データを順序よく合流させて次々に送
り出す入出力制御機構と、演算処理部１４により出力さ
れたデータに付された行先情報に応答してデータの行先
を決定する出力制御機能とを備える。
【０００７】プログラム記憶部１２には、データフロー
プログラムが記憶されている。データフロープログラム
には、行先情報、命令情報、定数情報等が含まれてい
る。プログラム記憶部１２は、入力されたデータの行先
情報に基づいたアドレス指定によって、データフロープ
ログラムの行先情報、命令情報、定数情報等を読出し、
その行先情報および命令情報をデータの行先フィールド
および命令フィールドにそれぞれ格納し、そのデータを
出力する。上記命令情報には、演算処理部１４に対する
ものと、メモリ部５に対するものがある。
プログラムが記憶されている。データフロープログラム
には、行先情報、命令情報、定数情報等が含まれてい
る。プログラム記憶部１２は、入力されたデータの行先
情報に基づいたアドレス指定によって、データフロープ
ログラムの行先情報、命令情報、定数情報等を読出し、
その行先情報および命令情報をデータの行先フィールド
および命令フィールドにそれぞれ格納し、そのデータを
出力する。上記命令情報には、演算処理部１４に対する
ものと、メモリ部５に対するものがある。
【０００８】対データ検出部１３は、プログラム記憶部
１２から出力されるデータの待ち合わせを行なう。すな
わち、命令情報が２入力命令を示している場合には、同
じ行先情報を有する異なる２つのデータを読出し、それ
らのデータのうち一方のデータのオペランドデータを他
方のデータのデータフィールドに格納し、その他方のデ
ータを出力する。命令情報が１入力命令の場合には入力
されたデータをそのまま出力する。
１２から出力されるデータの待ち合わせを行なう。すな
わち、命令情報が２入力命令を示している場合には、同
じ行先情報を有する異なる２つのデータを読出し、それ
らのデータのうち一方のデータのオペランドデータを他
方のデータのデータフィールドに格納し、その他方のデ
ータを出力する。命令情報が１入力命令の場合には入力
されたデータをそのまま出力する。
【０００９】演算処理部１４は、対データ検出部１３か
ら出力されるデータに対して、命令情報に基づく演算命
令を行ない、その結果をデータのデータフィールドに格
納してそのデータを入出力制御部１１に出力する。
ら出力されるデータに対して、命令情報に基づく演算命
令を行ない、その結果をデータのデータフィールドに格
納してそのデータを入出力制御部１１に出力する。
【００１０】以上の構成により、データがプログラム記
憶部１２、対データ検出部１３、演算処理部１４、入出
力制御部１１を順に回り続けることにより、プログラム
記憶部１２に記憶されたデータプログラムに基づく演算
処理が進行する。
憶部１２、対データ検出部１３、演算処理部１４、入出
力制御部１１を順に回り続けることにより、プログラム
記憶部１２に記憶されたデータプログラムに基づく演算
処理が進行する。
【００１１】次に、メモリ部５はＰＥ１により処理され
るデータを記憶しておくデータメモリ部５２と、入出力
制御部１１を介して入力されるデータに含まれる命令情
報およびそのデータに応答してデータメモリ部５２にア
クセスするインタフェース部５１とを含む。メモリ部５
は、プログラム記憶部１２から対データ検出部１３、演
算処理部１４、入出力制御部１１を介して与えられるデ
ータのアドレスによりアドレスが指定され、指定された
アドレスからデータを読出す。この読出したデータはデ
ータのデータフィールドに格納されて入出力制御部１１
に出力される。また、データに含まれる書込命令に応答
して、データメモリ部５２にアクセスし、データに含ま
れる書込データを指定されたアドレスに書込む。
るデータを記憶しておくデータメモリ部５２と、入出力
制御部１１を介して入力されるデータに含まれる命令情
報およびそのデータに応答してデータメモリ部５２にア
クセスするインタフェース部５１とを含む。メモリ部５
は、プログラム記憶部１２から対データ検出部１３、演
算処理部１４、入出力制御部１１を介して与えられるデ
ータのアドレスによりアドレスが指定され、指定された
アドレスからデータを読出す。この読出したデータはデ
ータのデータフィールドに格納されて入出力制御部１１
に出力される。また、データに含まれる書込命令に応答
して、データメモリ部５２にアクセスし、データに含ま
れる書込データを指定されたアドレスに書込む。
【００１２】以上の構成により、ＰＥ１は種々の情報を
高速に処理していくことができる。次に、上記のＰＥ１
を複数台使用した従来の画像処理装置について図３を用
いて説明する。
高速に処理していくことができる。次に、上記のＰＥ１
を複数台使用した従来の画像処理装置について図３を用
いて説明する。
【００１３】図３において、画像処理装置は３台のＰＥ
１ａ、１ｂ、１ｃ、制御部６、ＶＲＡＭ（ビデオランダ
ムアクセスメモリ）３、表示装置４、２台のメモリ部５
ａ、５ｂを含んでいる。
１ａ、１ｂ、１ｃ、制御部６、ＶＲＡＭ（ビデオランダ
ムアクセスメモリ）３、表示装置４、２台のメモリ部５
ａ、５ｂを含んでいる。
【００１４】通常、ＰＥ１は複数台の接続が可能であ
り、入出力ポートを介して他のＰＥ１とデータの転送を
行なうことができ、さらに高速な処理を行なうことがで
きる。図３では、３台のＰＥ１ａ、１ｂ、１ｃが各々接
続され、相互にデータの転送を行なうことが可能となっ
ている。ＰＥ１ａには制御部６が接続され、制御部６に
はＶＲＡＭ３、表示装置４が接続されている。また、Ｐ
Ｅ１ｂ、ＰＥ１ｃには一般のデータを記憶するメモリ部
５ｃ、５ｂが接続されている。本装置において、データ
の処理はＰＥ１ａ、ＰＥ１ｂ、ＰＥ１ｃの３台が並列に
実行し、データが画像データの場合には、ＰＥ１ｂ、Ｐ
Ｅ１ｃはＰＥ１ａを介して制御部６に出力する。制御部
６は入力されたデータがＶＲＡＭ３に記憶すべきもので
ある場合、バンク切換方式によりＶＲＡＭ３の所定のア
ドレスに画像データを記憶する。また、制御部６はＶＲ
ＡＭ３に記憶されている画像データをバンク切換方式に
より読出してグラフィックディスプレイ等からなる表示
装置４に出力する。表示装置４は制御部６から出力され
た画像データを表示画面に表示する。また、ＰＥ１ｂ、
ＰＥ１ｃは各々メモリ部５ｂ、メモリ部５ｃに画像デー
タ以外のデータの記録を行なう。
り、入出力ポートを介して他のＰＥ１とデータの転送を
行なうことができ、さらに高速な処理を行なうことがで
きる。図３では、３台のＰＥ１ａ、１ｂ、１ｃが各々接
続され、相互にデータの転送を行なうことが可能となっ
ている。ＰＥ１ａには制御部６が接続され、制御部６に
はＶＲＡＭ３、表示装置４が接続されている。また、Ｐ
Ｅ１ｂ、ＰＥ１ｃには一般のデータを記憶するメモリ部
５ｃ、５ｂが接続されている。本装置において、データ
の処理はＰＥ１ａ、ＰＥ１ｂ、ＰＥ１ｃの３台が並列に
実行し、データが画像データの場合には、ＰＥ１ｂ、Ｐ
Ｅ１ｃはＰＥ１ａを介して制御部６に出力する。制御部
６は入力されたデータがＶＲＡＭ３に記憶すべきもので
ある場合、バンク切換方式によりＶＲＡＭ３の所定のア
ドレスに画像データを記憶する。また、制御部６はＶＲ
ＡＭ３に記憶されている画像データをバンク切換方式に
より読出してグラフィックディスプレイ等からなる表示
装置４に出力する。表示装置４は制御部６から出力され
た画像データを表示画面に表示する。また、ＰＥ１ｂ、
ＰＥ１ｃは各々メモリ部５ｂ、メモリ部５ｃに画像デー
タ以外のデータの記録を行なう。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
画像処理装置は上記のように構成されているので、ＰＥ
１ａ、１ｂ、１ｃで画像データを高速に処理しても、処
理された画像データをＶＲＡＭ３および表示装置４へ伝
送するためには、必ずＰＥ１ａを介して制御部６へ転送
する必要がある。したがって、ＰＥ１ａ、１ｂ、１ｃが
一斉に画像データを転送しようとすると、ＰＥ１ａにす
べての画像データが集中し、ＰＥ１ａはこれらすべての
画像データを制御部６へ転送するまで待ち状態となり、
次の処理を行なうことができないという問題があった。
また、画像データは一般のデータに比べ特に情報量が多
く、この処理待ち時間が非常に大きな問題となってい
た。
画像処理装置は上記のように構成されているので、ＰＥ
１ａ、１ｂ、１ｃで画像データを高速に処理しても、処
理された画像データをＶＲＡＭ３および表示装置４へ伝
送するためには、必ずＰＥ１ａを介して制御部６へ転送
する必要がある。したがって、ＰＥ１ａ、１ｂ、１ｃが
一斉に画像データを転送しようとすると、ＰＥ１ａにす
べての画像データが集中し、ＰＥ１ａはこれらすべての
画像データを制御部６へ転送するまで待ち状態となり、
次の処理を行なうことができないという問題があった。
また、画像データは一般のデータに比べ特に情報量が多
く、この処理待ち時間が非常に大きな問題となってい
た。
【００１６】本発明は上記課題を解決するためのもので
あって、画像データ伝送時の処理待ち時間を短縮するこ
とができる画像処理装置を提供することを目的とする。
あって、画像データ伝送時の処理待ち時間を短縮するこ
とができる画像処理装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明の画像処理装置
は、データ駆動方式により画像データを処理する複数の
情報処理手段と、複数の情報処理手段と接続され、各情
報処理手段から出力される画像データの入出力を制御す
る複数の制御手段とを含んでいる。
は、データ駆動方式により画像データを処理する複数の
情報処理手段と、複数の情報処理手段と接続され、各情
報処理手段から出力される画像データの入出力を制御す
る複数の制御手段とを含んでいる。
【００１８】
【作用】本発明の画像処理装置においては、各情報処理
手段は画像データの入出力を制御する各制御手段と直接
接続されており、データ駆動方式により画像データを並
列的に処理し、かつ、複数台で高速に並列処理する。
手段は画像データの入出力を制御する各制御手段と直接
接続されており、データ駆動方式により画像データを並
列的に処理し、かつ、複数台で高速に並列処理する。
【００１９】
【実施例】以下、本発明の一実施例の画像処理装置につ
いて図１を参照しながら説明する。
いて図１を参照しながら説明する。
【００２０】図１は本発明による画像処理装置のブロッ
ク図である。図１において、画像処理装置は３台のＰＥ
１ａ、１ｂ、１ｃ、各ＰＥ１ａ、１ｂ、１ｃから出力さ
れる画像データの入出力を制御する制御部２、バンク切
換方式により所定の画像データを記憶するＶＲＡＭ３、
画像データを画面に表示する表示装置４を含んでいる。
各ＰＥ１ａ、１ｂ、１ｃ内での動作は図２で説明したデ
ータ駆動型情報処理装置と同様であるので説明を省略す
る。また、各ＰＥ１ａ、１ｂ、１ｃは制御部２と直接接
続され、各ＰＥ１ａ、１ｂ、１ｃで処理された画像デー
タを含むデータは直接制御部２へ伝送することが可能と
なっている。
ク図である。図１において、画像処理装置は３台のＰＥ
１ａ、１ｂ、１ｃ、各ＰＥ１ａ、１ｂ、１ｃから出力さ
れる画像データの入出力を制御する制御部２、バンク切
換方式により所定の画像データを記憶するＶＲＡＭ３、
画像データを画面に表示する表示装置４を含んでいる。
各ＰＥ１ａ、１ｂ、１ｃ内での動作は図２で説明したデ
ータ駆動型情報処理装置と同様であるので説明を省略す
る。また、各ＰＥ１ａ、１ｂ、１ｃは制御部２と直接接
続され、各ＰＥ１ａ、１ｂ、１ｃで処理された画像デー
タを含むデータは直接制御部２へ伝送することが可能と
なっている。
【００２１】以下、本装置を用いた画像データの処理に
ついて説明する。各ＰＥ１ａ、１ｂ、１ｃは各種演算を
行ない所望の画像データを含むデータを生成し、制御部
２へデータを転送する。制御部２は、画像データの入出
力を制御する３台のＪＢ（Ｊｕｎｃｔｉｏｎ ａｎｄ
Ｂｒｕｎｃｈ）２０１ａ、２０１ｂ、２０１ｃ、ラッチ
２０２、ＦＩＦＯ（Ｆｉｒｓｔ−ｉｎ Ｆｉｒｆｔ−ｏ
ｕｔ）２０３、ラッチ２０４、ラッチ２０５、メモリＩ
／Ｆ（インタフェース）２０６、ＯＰ（オペレーショ
ン）コードデコーダ２０７、双方向バッファ２０８、Ｖ
ＲＡＭコマンドコントロール２０９、ラッチ２１０、Ａ
ＤＲ（アドレス）セレクタ２１１、メモリクリアアドレ
スカウンタ２１２、転送アドレスカウンタ２１３、ラッ
チ２１４、ＳＣＥ（シリアルクロックイネーブル）カウ
ンタタイミングコントロール２１５、ＯＳＣ（オシレー
タ）サイクルコントロール２１６、ＤＡＣコントロール
２１７、ＶＢＬＡＮＫ（水平帰線期間）カウンタ２１８
を含んでいる。ＰＥ１ａから出力された画像データはＪ
Ｂ１ａに、ＰＥ１ｂはＪＢ１ｂに、ＰＥ１ｃはＪＢ１ｃ
に、それぞれ直接伝送される。すなわち、各ＰＥ１ａ、
１ｂ、１ｃの画像データは制御部２へ並列に伝送され
る。この結果、各ＰＥ１ａ、１ｂ、１ｃは各自が処理し
た画像データだけを伝送するのでデータ伝送時間が短縮
され、データの伝送による処理待ち時間を短縮すること
ができる。次に、ＪＢ２０１ｃはＰＥ１ｃから出力され
たデータをＪＢ２０１ｂ、ＪＢ２０１ａを介してラッチ
２０２へ伝送し、ＪＢ２０１ｂはＪＢ２０１ａを介し
て、ＪＢ２０１ａは直接ラッチ２０２へ伝送する。この
とき、ＪＢ２０１ｃはＪＢ２０１ｂがデータを受取れる
状態のときにデータを伝送し、そうでなければＪＢ２０
１ｂがデータを受取れる状態になるまでデータを保持し
ておき、ＪＢ２０１ｂもＪＢ２０１ａの状態を判別し、
同様の処理を行なう。ラッチ２０２はこのデータを取込
み、ＦＩＦＯ２０３がこのデータを受取れる状態であれ
ば、ＦＩＦＯ２０３に書込み、受取れる状態でなければ
ＦＩＦＯ２０３か受取れる状態になるまで待機する。Ｆ
ＩＦＯ２０３はラッチ２０２から与えられたデータを取
込み、ＦＩＦＯ２０３が満杯になれば取込みを禁止す
る。ラッチ２０４はＦＩＦＯ２０３にデータが存在する
場合は読出を行ない、ラッチ２０５およびＯＰコードデ
コーダ２０７に転送する。ＯＰコードデコーダ２０７は
ラッチ２０４から送られてきたデータから画面出力オン
またはオフおよびＶＲＡＭ３の制御を行ない、ＶＲＡＭ
３をクリアしているときはチッチ２０４からデータが出
力されないようにする。ラッチ２０５はラッチ２０４か
ら送られてきたデータをメモリＩ／Ｆ２０６が受取れる
状態であればデータを転送する。メモリＩ／Ｆ２０６は
ＶＲＡＭ３に対する書込アドレスおよびデータを生成す
る。ラッチ２１０はメモリＩ／Ｆ２０６から出力される
ＶＲＡＭ３に対するＲＡＳアドレス、ＣＡＳアドレスを
ラッチする。ＶＲＡＭ３はメモリブロックＲＡＭ３１、
ＳＡＭ（シリアルアクセスメモリ）３２を含む。ＶＲＭ
３はメモリブロックＲＡＭ３１とＳＡＭ３２とを独立か
つ非同期に動作可能であり、たとえば日立製作所製ＨＭ
５３４２５１などが用いられる。転送アドレスカウンタ
２１３はメモリブロックＲＡＭ３１からＳＡＭ３２へ転
送するアドレスを出力する。メモリクリアアドレスカウ
ンタ２１２はメモリをクリアする場合のアドレスを出力
する。ＡＤＲセレクタ２１１は転送アドレスカウンタ２
１３から出力される転送アドレスとメモリクリアアドレ
スカウンタ２１２から出力されるメモリクリアアドレス
およびラッチ２１０から出力される書込アドレスのいず
れか１つを選択的に出力する。ＶＲＡＭコマンドコント
ロール２０９はメモリブロックＲＡＭ３１のＲＡＳ、Ｃ
ＡＳ、ＷＥ、ＤＴ信号およびアドレスを切換え、メモリ
Ｉ／Ｆ２０６へのリフレッシュ要求の制御などを行な
う。ＯＳＣサイクルコントロール２１６は転送アドレス
カウンタ２１３、メモリクリアアドレスカウンタ２１
２、ＳＣＥカウンタタイミングコントロール２１５、Ａ
ＤＲセレクタ２１１、ＤＡＣコントロール２１７の各部
に適したクロック信号を出力する。ＳＣＥカウンタタイ
ミングコントロール２１５はＳＡＭ３２からの読出タイ
ミングを出力し、水平同期信号を出力する。
ついて説明する。各ＰＥ１ａ、１ｂ、１ｃは各種演算を
行ない所望の画像データを含むデータを生成し、制御部
２へデータを転送する。制御部２は、画像データの入出
力を制御する３台のＪＢ（Ｊｕｎｃｔｉｏｎ ａｎｄ
Ｂｒｕｎｃｈ）２０１ａ、２０１ｂ、２０１ｃ、ラッチ
２０２、ＦＩＦＯ（Ｆｉｒｓｔ−ｉｎ Ｆｉｒｆｔ−ｏ
ｕｔ）２０３、ラッチ２０４、ラッチ２０５、メモリＩ
／Ｆ（インタフェース）２０６、ＯＰ（オペレーショ
ン）コードデコーダ２０７、双方向バッファ２０８、Ｖ
ＲＡＭコマンドコントロール２０９、ラッチ２１０、Ａ
ＤＲ（アドレス）セレクタ２１１、メモリクリアアドレ
スカウンタ２１２、転送アドレスカウンタ２１３、ラッ
チ２１４、ＳＣＥ（シリアルクロックイネーブル）カウ
ンタタイミングコントロール２１５、ＯＳＣ（オシレー
タ）サイクルコントロール２１６、ＤＡＣコントロール
２１７、ＶＢＬＡＮＫ（水平帰線期間）カウンタ２１８
を含んでいる。ＰＥ１ａから出力された画像データはＪ
Ｂ１ａに、ＰＥ１ｂはＪＢ１ｂに、ＰＥ１ｃはＪＢ１ｃ
に、それぞれ直接伝送される。すなわち、各ＰＥ１ａ、
１ｂ、１ｃの画像データは制御部２へ並列に伝送され
る。この結果、各ＰＥ１ａ、１ｂ、１ｃは各自が処理し
た画像データだけを伝送するのでデータ伝送時間が短縮
され、データの伝送による処理待ち時間を短縮すること
ができる。次に、ＪＢ２０１ｃはＰＥ１ｃから出力され
たデータをＪＢ２０１ｂ、ＪＢ２０１ａを介してラッチ
２０２へ伝送し、ＪＢ２０１ｂはＪＢ２０１ａを介し
て、ＪＢ２０１ａは直接ラッチ２０２へ伝送する。この
とき、ＪＢ２０１ｃはＪＢ２０１ｂがデータを受取れる
状態のときにデータを伝送し、そうでなければＪＢ２０
１ｂがデータを受取れる状態になるまでデータを保持し
ておき、ＪＢ２０１ｂもＪＢ２０１ａの状態を判別し、
同様の処理を行なう。ラッチ２０２はこのデータを取込
み、ＦＩＦＯ２０３がこのデータを受取れる状態であれ
ば、ＦＩＦＯ２０３に書込み、受取れる状態でなければ
ＦＩＦＯ２０３か受取れる状態になるまで待機する。Ｆ
ＩＦＯ２０３はラッチ２０２から与えられたデータを取
込み、ＦＩＦＯ２０３が満杯になれば取込みを禁止す
る。ラッチ２０４はＦＩＦＯ２０３にデータが存在する
場合は読出を行ない、ラッチ２０５およびＯＰコードデ
コーダ２０７に転送する。ＯＰコードデコーダ２０７は
ラッチ２０４から送られてきたデータから画面出力オン
またはオフおよびＶＲＡＭ３の制御を行ない、ＶＲＡＭ
３をクリアしているときはチッチ２０４からデータが出
力されないようにする。ラッチ２０５はラッチ２０４か
ら送られてきたデータをメモリＩ／Ｆ２０６が受取れる
状態であればデータを転送する。メモリＩ／Ｆ２０６は
ＶＲＡＭ３に対する書込アドレスおよびデータを生成す
る。ラッチ２１０はメモリＩ／Ｆ２０６から出力される
ＶＲＡＭ３に対するＲＡＳアドレス、ＣＡＳアドレスを
ラッチする。ＶＲＡＭ３はメモリブロックＲＡＭ３１、
ＳＡＭ（シリアルアクセスメモリ）３２を含む。ＶＲＭ
３はメモリブロックＲＡＭ３１とＳＡＭ３２とを独立か
つ非同期に動作可能であり、たとえば日立製作所製ＨＭ
５３４２５１などが用いられる。転送アドレスカウンタ
２１３はメモリブロックＲＡＭ３１からＳＡＭ３２へ転
送するアドレスを出力する。メモリクリアアドレスカウ
ンタ２１２はメモリをクリアする場合のアドレスを出力
する。ＡＤＲセレクタ２１１は転送アドレスカウンタ２
１３から出力される転送アドレスとメモリクリアアドレ
スカウンタ２１２から出力されるメモリクリアアドレス
およびラッチ２１０から出力される書込アドレスのいず
れか１つを選択的に出力する。ＶＲＡＭコマンドコント
ロール２０９はメモリブロックＲＡＭ３１のＲＡＳ、Ｃ
ＡＳ、ＷＥ、ＤＴ信号およびアドレスを切換え、メモリ
Ｉ／Ｆ２０６へのリフレッシュ要求の制御などを行な
う。ＯＳＣサイクルコントロール２１６は転送アドレス
カウンタ２１３、メモリクリアアドレスカウンタ２１
２、ＳＣＥカウンタタイミングコントロール２１５、Ａ
ＤＲセレクタ２１１、ＤＡＣコントロール２１７の各部
に適したクロック信号を出力する。ＳＣＥカウンタタイ
ミングコントロール２１５はＳＡＭ３２からの読出タイ
ミングを出力し、水平同期信号を出力する。
【００２２】ＶＢＬＡＮＫカウンタ２１８は、ブランキ
ング信号と垂直同期信号とを出力する。ラッチ２１４は
ＳＡＭ３２の出力データをラッチする。ＤＡＣコントロ
ール２１７は、ラッチ２１４から出力されるＲＧＢデー
タをビデオ信号に変換し、表示装置４に出力する。表示
装置４はＤＡＣコントロール２１７から出力されたビデ
オ信号によってグラフィック表示する。
ング信号と垂直同期信号とを出力する。ラッチ２１４は
ＳＡＭ３２の出力データをラッチする。ＤＡＣコントロ
ール２１７は、ラッチ２１４から出力されるＲＧＢデー
タをビデオ信号に変換し、表示装置４に出力する。表示
装置４はＤＡＣコントロール２１７から出力されたビデ
オ信号によってグラフィック表示する。
【００２３】以上の動作により、各ＰＥ１ａ、１ｂ、１
ｃは処理した画像データを各ＪＢ２０１ａ、２０１ｂ、
２０１ｃへ直接伝送することができるので、伝送時の処
理待ち時間を短縮することができ、すぐ次の処理を実行
することが可能となる。また、各ＰＥ１ａ、１ｂ、１ｃ
が相互に接続されている伝送路には画像データを伝送す
る必要がないので、その他のデータを高速に伝送するこ
とができ、各ＰＥ１ａ、１ｂ、１ｃの処理速度を向上さ
せることができる。
ｃは処理した画像データを各ＪＢ２０１ａ、２０１ｂ、
２０１ｃへ直接伝送することができるので、伝送時の処
理待ち時間を短縮することができ、すぐ次の処理を実行
することが可能となる。また、各ＰＥ１ａ、１ｂ、１ｃ
が相互に接続されている伝送路には画像データを伝送す
る必要がないので、その他のデータを高速に伝送するこ
とができ、各ＰＥ１ａ、１ｂ、１ｃの処理速度を向上さ
せることができる。
【００２４】上記実施例では各ＰＥ１ａ、１ｂ、１ｃに
対して制御部２のＪＢ２０１ａ、２０１ｂ、２０１ｃだ
けを対応させているが、それ以降の処理回路すべてを各
ＰＥ１ａ、１ｂ、１ｃに対して備えれば、さらに高速に
画像データを処理することが可能となる。また、上記実
施例では３台のＰＥ１ａ、１ｂ、１ｃについて述べたが
それ以外の台数でも同様の構成を実現すれば同様の効果
を得ることができる。
対して制御部２のＪＢ２０１ａ、２０１ｂ、２０１ｃだ
けを対応させているが、それ以降の処理回路すべてを各
ＰＥ１ａ、１ｂ、１ｃに対して備えれば、さらに高速に
画像データを処理することが可能となる。また、上記実
施例では３台のＰＥ１ａ、１ｂ、１ｃについて述べたが
それ以外の台数でも同様の構成を実現すれば同様の効果
を得ることができる。
【００２５】
【発明の効果】本発明による画像処理装置においては、
各情報処理手段と画像データの入出力を制御する各制御
手段とが直接接続され、画像データを直接伝送すること
ができるので、画像データの転送時の処理待ち時間を短
縮することができる。
各情報処理手段と画像データの入出力を制御する各制御
手段とが直接接続され、画像データを直接伝送すること
ができるので、画像データの転送時の処理待ち時間を短
縮することができる。
【図１】本発明の一実施例の画像処理装置のブロック図
である。
である。
【図２】データ駆動型情報処理装置のブロック図であ
る。
る。
【図３】従来の画像処理装置のブロック図である。
１ａ ＰＥ（データ駆動型情報処理装置） １ｂ ＰＥ（データ駆動型情報処理装置） １ｃ ＰＥ（データ駆動型情報処理装置） ２ 制御部 ３ ＶＲＡＭ ４ 表示装置
Claims (1)
- 【請求項１】 データ駆動方式により画像データを処理
する複数の情報処理手段と、 前記複数の情報処理手段と接続され、各情報処理手段か
ら出力される画像データの入出力を制御する複数の制御
手段とを含む画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP793A JPH06203149A (ja) | 1993-01-04 | 1993-01-04 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP793A JPH06203149A (ja) | 1993-01-04 | 1993-01-04 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06203149A true JPH06203149A (ja) | 1994-07-22 |
Family
ID=11462411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP793A Withdrawn JPH06203149A (ja) | 1993-01-04 | 1993-01-04 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06203149A (ja) |
-
1993
- 1993-01-04 JP JP793A patent/JPH06203149A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5392391A (en) | High performance graphics applications controller | |
| US5420980A (en) | Methods and apparatus for graphics pipeline relative addressing in a multi-tasking windows system | |
| CA1297214C (en) | High resolution graphics display adapter | |
| US6819334B1 (en) | Information processing apparatus and its display controller | |
| US5530797A (en) | Workstation for simultaneously displaying overlapped windows using a priority control register | |
| JPH0468655B2 (ja) | ||
| JPH08129647A (ja) | グラフィック装置 | |
| US5471672A (en) | Method for implementing a high speed computer graphics bus | |
| US5513365A (en) | Display adapter interface layer | |
| JPH06203149A (ja) | 画像処理装置 | |
| EP0228745A2 (en) | Raster scan video controller provided with an update cache, update cache for use in such video controller, and CRT display station comprising such controller | |
| WO1999040518A1 (en) | Method and apparatus to synchronize graphics rendering and display | |
| KR100472478B1 (ko) | 메모리 억세스 제어방법 및 장치 | |
| EP0410783B1 (en) | Methods and apparatus for accelerating windows in graphics systems | |
| GB2223335A (en) | Improved data processing | |
| JP3212634B2 (ja) | 機能メモリ | |
| JPH0399317A (ja) | 画像処理装置 | |
| JPH0612368A (ja) | 高精細画像処理装置 | |
| GB2202718A (en) | Display adapter | |
| JPH04114238A (ja) | 情報処理装置 | |
| JP2776125B2 (ja) | 画像再生装置 | |
| JPH0772837A (ja) | 表示システム | |
| WO1990004236A1 (en) | Improved data processing | |
| GB2215098A (en) | Memory mapping device | |
| JPH04313795A (ja) | 画像表示制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |