JPH06203554A - 半導体集積回路のワード線昇圧回路及びその制御回路 - Google Patents
半導体集積回路のワード線昇圧回路及びその制御回路Info
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- JPH06203554A JPH06203554A JP5305160A JP30516093A JPH06203554A JP H06203554 A JPH06203554 A JP H06203554A JP 5305160 A JP5305160 A JP 5305160A JP 30516093 A JP30516093 A JP 30516093A JP H06203554 A JPH06203554 A JP H06203554A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【目的】ワード線の負荷に関係なく一定のワード線電圧
を供給できるようにワード線昇圧回路を制御する昇圧制
御回路を提供する。 【構成】メモリセルアレイ１３Ａだけがアクセスされる
場合とメモリセルアレイ１３Ａ及び１３Ｂの両方がアク
セスされる場合とでワード線の負荷は異なる。したがっ
てワード線昇圧回路１０の出力電圧が常に一定であれば
ワード線の電圧は異なってくる。そこで、ワード線昇圧
制御回路１１を設けて調節する。昇圧制御回路１１は、
例えば、ブロック選択情報により制御され、ワード線昇
圧回路１０の出力端に接続されるプルダウントランジス
タ、このプルダウントランジスタと接地電圧端との間に
設けられるキャパシタから構成し、メモリセルアレイ１
３Ｂがアクセスされる場合はワード線昇圧回路１０の出
力をそのまま伝送させ、アクセスされない場合はメモリ
セルアレイ１３Ｂのワード線負荷分をキャパシタにより
肩代わりする。
を供給できるようにワード線昇圧回路を制御する昇圧制
御回路を提供する。 【構成】メモリセルアレイ１３Ａだけがアクセスされる
場合とメモリセルアレイ１３Ａ及び１３Ｂの両方がアク
セスされる場合とでワード線の負荷は異なる。したがっ
てワード線昇圧回路１０の出力電圧が常に一定であれば
ワード線の電圧は異なってくる。そこで、ワード線昇圧
制御回路１１を設けて調節する。昇圧制御回路１１は、
例えば、ブロック選択情報により制御され、ワード線昇
圧回路１０の出力端に接続されるプルダウントランジス
タ、このプルダウントランジスタと接地電圧端との間に
設けられるキャパシタから構成し、メモリセルアレイ１
３Ｂがアクセスされる場合はワード線昇圧回路１０の出
力をそのまま伝送させ、アクセスされない場合はメモリ
セルアレイ１３Ｂのワード線負荷分をキャパシタにより
肩代わりする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、一定の電圧レベルのワード線信号を供給するため
のワード線昇圧回路（word-line boosting circuit）及
びその制御回路に関するものである。
特に、一定の電圧レベルのワード線信号を供給するため
のワード線昇圧回路（word-line boosting circuit）及
びその制御回路に関するものである。
【０００２】
【従来の技術】通常、ダイナミックＲＡＭのような半導
体集積回路の場合には、一つのアクセストランジスタと
一つのストレージキャパシタとからメモリセルが構成さ
れ、このストレージキャパシタに‘１’又は‘０’のデ
ータを貯蔵するようになっている。そして、ストレージ
キャパシタに貯蔵されたデータは、アクセストランジス
タのチャネルを通じてビット線に伝達される。このと
き、データがビット線に伝達される速度及び電圧レベル
の状態は、アクセストランジスタのゲートに印加される
ワード線の電圧レベルにより変わってくる。
体集積回路の場合には、一つのアクセストランジスタと
一つのストレージキャパシタとからメモリセルが構成さ
れ、このストレージキャパシタに‘１’又は‘０’のデ
ータを貯蔵するようになっている。そして、ストレージ
キャパシタに貯蔵されたデータは、アクセストランジス
タのチャネルを通じてビット線に伝達される。このと
き、データがビット線に伝達される速度及び電圧レベル
の状態は、アクセストランジスタのゲートに印加される
ワード線の電圧レベルにより変わってくる。
【０００３】一方、半導体集積回路の高集積化、大容量
化に伴うトランジスタの小型化で、チップの高速動作の
要求に相反するように、チップの動作電源電圧は低電圧
化されている。つまり、高集積半導体集積回路のように
低い電源電圧を使用する場合、メモリセル内のアクセス
トランジスタのゲートに印加されるワード線の電圧レベ
ルが、ストレージキャパシタに貯蔵されているデータの
ビット線伝達にとって十分なレベルとならないため、動
作速度の低下等の問題が生じる。
化に伴うトランジスタの小型化で、チップの高速動作の
要求に相反するように、チップの動作電源電圧は低電圧
化されている。つまり、高集積半導体集積回路のように
低い電源電圧を使用する場合、メモリセル内のアクセス
トランジスタのゲートに印加されるワード線の電圧レベ
ルが、ストレージキャパシタに貯蔵されているデータの
ビット線伝達にとって十分なレベルとならないため、動
作速度の低下等の問題が生じる。
【０００４】このような問題を解決するために、この分
野では、チップ内に電源電圧以上の昇圧電圧を出力する
電圧昇圧回路を備える技術が提示され、チップの動作速
度の高速化に対応できるようになった。この電圧昇圧回
路は、この分野で「ブースティング回路」、あるいは、
「ワード線昇圧回路」とも呼ばれている。
野では、チップ内に電源電圧以上の昇圧電圧を出力する
電圧昇圧回路を備える技術が提示され、チップの動作速
度の高速化に対応できるようになった。この電圧昇圧回
路は、この分野で「ブースティング回路」、あるいは、
「ワード線昇圧回路」とも呼ばれている。
【０００５】図９Ａ、Ｂに、電圧昇圧回路を備えるワー
ド線昇圧方式の従来例をブロック図で示す。図９Ａに示
すように、従来では、別途の電源を用いずにワード線電
圧を供給電源電圧レベルである電源電圧ＶCCより高い電
圧にするため、チャージポンピングを利用したワード線
昇圧回路１を内蔵している。ワード線の昇圧レベルは、
ポンピングキャパシタ（図示せず）とエネーブルされる
ワード線が有する寄生キャパシタとの間の電荷分配比
（charge sharing ratio）によって決定される。すなわ
ち、ポンピングキャパシタのサイズがワード線寄生キャ
パシタより大きければ大きい程、昇圧されるレベルは上
昇する。したがって、ワード線昇圧回路１のポンピング
キャパシタのサイズは、ワード線の負荷を考慮して、エ
ネーブル時にワード線の電圧レベルがＶCC＋ＶTN以上に
なるように決定しなければならない。尚、ＶTNは、メモ
リセルのアクセストランジスタのしきい電圧である。
ド線昇圧方式の従来例をブロック図で示す。図９Ａに示
すように、従来では、別途の電源を用いずにワード線電
圧を供給電源電圧レベルである電源電圧ＶCCより高い電
圧にするため、チャージポンピングを利用したワード線
昇圧回路１を内蔵している。ワード線の昇圧レベルは、
ポンピングキャパシタ（図示せず）とエネーブルされる
ワード線が有する寄生キャパシタとの間の電荷分配比
（charge sharing ratio）によって決定される。すなわ
ち、ポンピングキャパシタのサイズがワード線寄生キャ
パシタより大きければ大きい程、昇圧されるレベルは上
昇する。したがって、ワード線昇圧回路１のポンピング
キャパシタのサイズは、ワード線の負荷を考慮して、エ
ネーブル時にワード線の電圧レベルがＶCC＋ＶTN以上に
なるように決定しなければならない。尚、ＶTNは、メモ
リセルのアクセストランジスタのしきい電圧である。
【０００６】もし、ポンピングキャパシタのサイズがワ
ード線の負荷に比べてあまりに大きいと、ワード線電圧
が非常に高くなり、それによって過度なストレスが加え
られてしまい、チップの寿命が短くなる。反対に、ポン
ピングキャパシタのサイズがワード線の負荷に比べてあ
まりに小さいと、データ線の電圧がメモリセルのストレ
ージキャパシタに十分に伝達されなくなる。結局、従来
のワード線昇圧回路では、ワード線昇圧回路に連結され
るワード線の負荷が常に一定でなければ、一定のワード
線の電圧レベルを維持することができないということで
ある。
ード線の負荷に比べてあまりに大きいと、ワード線電圧
が非常に高くなり、それによって過度なストレスが加え
られてしまい、チップの寿命が短くなる。反対に、ポン
ピングキャパシタのサイズがワード線の負荷に比べてあ
まりに小さいと、データ線の電圧がメモリセルのストレ
ージキャパシタに十分に伝達されなくなる。結局、従来
のワード線昇圧回路では、ワード線昇圧回路に連結され
るワード線の負荷が常に一定でなければ、一定のワード
線の電圧レベルを維持することができないということで
ある。
【０００７】一方、図９Ｂは、高集積半導体集積回路で
用いられるようになったワード線昇圧方式を示してい
る。一つのワード線昇圧回路１に、二つのメモリセルア
レイブロック３Ａ、３Ｂが接続されており、回路動作時
にエネーブルされるワード線を選択する行デコーダ２
Ａ、２Ｂのコーディング（coding）方式が相互に異なる
ようにされている。そして、いずれかのメモリセルアレ
イブロック３Ａ（３Ｂ）で、アクティブ時に常に一定数
のワード線がエネーブルされ、ワード線昇圧回路１と連
結される。これに対して他方のメモリセルアレイブロッ
ク３Ｂ（３Ａ）は、アクティブ時に行アドレスにより一
定数のワード線がエネーブルされる場合もあれば、全く
動作しない場合もある。したがって、ワード線昇圧回路
１に連結されるワード線の負荷については、一つのメモ
リセルアレイブロックがエネーブルされる場合と、二つ
のメモリセルアレイブロックがエネーブルされる場合と
で異なってくることになる。
用いられるようになったワード線昇圧方式を示してい
る。一つのワード線昇圧回路１に、二つのメモリセルア
レイブロック３Ａ、３Ｂが接続されており、回路動作時
にエネーブルされるワード線を選択する行デコーダ２
Ａ、２Ｂのコーディング（coding）方式が相互に異なる
ようにされている。そして、いずれかのメモリセルアレ
イブロック３Ａ（３Ｂ）で、アクティブ時に常に一定数
のワード線がエネーブルされ、ワード線昇圧回路１と連
結される。これに対して他方のメモリセルアレイブロッ
ク３Ｂ（３Ａ）は、アクティブ時に行アドレスにより一
定数のワード線がエネーブルされる場合もあれば、全く
動作しない場合もある。したがって、ワード線昇圧回路
１に連結されるワード線の負荷については、一つのメモ
リセルアレイブロックがエネーブルされる場合と、二つ
のメモリセルアレイブロックがエネーブルされる場合と
で異なってくることになる。
【０００８】もし、二つのメモリセルアレイブロック３
Ａ、３Ｂがすべてエネーブルされる場合のワード線負荷
を考慮してワード線昇圧回路を設計すると、一つのメモ
リセルアレイブロックのみがエネーブルされる場合、ワ
ード線電圧があまりに高くなり、過度なストレスが加え
られてメモリ素子の寿命を短くする。反対に、メモリセ
ルアレイブロック３Ａ、３Ｂのうちの一方がエネーブル
される場合を考慮してワード線昇圧回路を設計すると、
二つのメモリセルアレイブロックがエネーブルされる場
合、ワード線の負荷が、ワード線昇圧回路のポンピング
キャパシタのサイズに比べて非常に大きくなるので、ワ
ード線電圧が極端に低くなる。すなわち、このようなワ
ード線昇圧方式では、安定したワード線電圧を供給し難
く、その結果、半導体集積回路の信頼性を低下させるこ
とになっている。
Ａ、３Ｂがすべてエネーブルされる場合のワード線負荷
を考慮してワード線昇圧回路を設計すると、一つのメモ
リセルアレイブロックのみがエネーブルされる場合、ワ
ード線電圧があまりに高くなり、過度なストレスが加え
られてメモリ素子の寿命を短くする。反対に、メモリセ
ルアレイブロック３Ａ、３Ｂのうちの一方がエネーブル
される場合を考慮してワード線昇圧回路を設計すると、
二つのメモリセルアレイブロックがエネーブルされる場
合、ワード線の負荷が、ワード線昇圧回路のポンピング
キャパシタのサイズに比べて非常に大きくなるので、ワ
ード線電圧が極端に低くなる。すなわち、このようなワ
ード線昇圧方式では、安定したワード線電圧を供給し難
く、その結果、半導体集積回路の信頼性を低下させるこ
とになっている。
【０００９】
【発明が解決しようとする課題】したがって本発明の目
的は、第一に、半導体集積回路の信頼性を向上させられ
るワード線昇圧回路を提供することにある。第二に、ワ
ード線の負荷に関係なく一定のワード線電圧を供給でき
るワード線昇圧回路を提供することにある。第三に、ワ
ード線の負荷に関係なく一定のワード線電圧を供給でき
るような制御を行う昇圧制御回路を備えるワード線昇圧
回路を提供することにある。第四に、ワード線昇圧回路
がワード線の負荷に関係なく一定のワード線電圧レベル
を供給できるように制御するワード線昇圧制御回路を提
供することにある。第五に、所定のブロック選択情報を
入力として、ワード線の負荷に関係なく一定のワード線
電圧を供給させることのできるワード線昇圧制御回路を
提供することにある。第六に、ノーマルメモリセルアレ
イ及びスペアメモリセルアレイに対してそれぞれ別に備
えられるようなワード線昇圧回路を提供することにあ
る。第七に、ノーマルメモリセルアレイ及びスペアメモ
リセルアレイにそれぞれ備えられ、ワード線昇圧レベル
を調節するための昇圧制御回路を含んでなるワード線昇
圧回路を提供することにある。
的は、第一に、半導体集積回路の信頼性を向上させられ
るワード線昇圧回路を提供することにある。第二に、ワ
ード線の負荷に関係なく一定のワード線電圧を供給でき
るワード線昇圧回路を提供することにある。第三に、ワ
ード線の負荷に関係なく一定のワード線電圧を供給でき
るような制御を行う昇圧制御回路を備えるワード線昇圧
回路を提供することにある。第四に、ワード線昇圧回路
がワード線の負荷に関係なく一定のワード線電圧レベル
を供給できるように制御するワード線昇圧制御回路を提
供することにある。第五に、所定のブロック選択情報を
入力として、ワード線の負荷に関係なく一定のワード線
電圧を供給させることのできるワード線昇圧制御回路を
提供することにある。第六に、ノーマルメモリセルアレ
イ及びスペアメモリセルアレイに対してそれぞれ別に備
えられるようなワード線昇圧回路を提供することにあ
る。第七に、ノーマルメモリセルアレイ及びスペアメモ
リセルアレイにそれぞれ備えられ、ワード線昇圧レベル
を調節するための昇圧制御回路を含んでなるワード線昇
圧回路を提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、それぞれ多数のメモリセルを有する
第１及び第２メモリセルアレイと、第１メモリセルアレ
イのメモリセルを選択する第１行デコーダと、第２メモ
リセルアレイのメモリセルを選択する第２行デコーダ
と、を少なくとも備えた半導体集積回路について、第
１、第２行デコーダによるメモリセルのアクセスに際し
て、データの円滑なアクセスのために電源電圧以上に昇
圧された昇圧電圧をワード線に対し出力するワード線昇
圧回路と、第１、第２メモリセルアレイの選択に対応し
て入力されるブロック選択情報に応じ、第１、第２メモ
リセルアレイが同時に選択される場合と、第１、第２メ
モリセルアレイが相互に独立的に選択される場合とにそ
れぞれ対応させて、ワード線昇圧回路の出力電圧レベル
を調節するワード線昇圧制御回路と、を備えることを一
つの特徴としている。
るために本発明は、それぞれ多数のメモリセルを有する
第１及び第２メモリセルアレイと、第１メモリセルアレ
イのメモリセルを選択する第１行デコーダと、第２メモ
リセルアレイのメモリセルを選択する第２行デコーダ
と、を少なくとも備えた半導体集積回路について、第
１、第２行デコーダによるメモリセルのアクセスに際し
て、データの円滑なアクセスのために電源電圧以上に昇
圧された昇圧電圧をワード線に対し出力するワード線昇
圧回路と、第１、第２メモリセルアレイの選択に対応し
て入力されるブロック選択情報に応じ、第１、第２メモ
リセルアレイが同時に選択される場合と、第１、第２メ
モリセルアレイが相互に独立的に選択される場合とにそ
れぞれ対応させて、ワード線昇圧回路の出力電圧レベル
を調節するワード線昇圧制御回路と、を備えることを一
つの特徴としている。
【００１１】このような半導体集積回路に備えられるワ
ード線昇圧制御回路については、第１、第２メモリセル
アレイのうちの一方のみが選択される場合にはワード線
昇圧回路の出力電圧レベルを低下させ、第１及び第２メ
モリセルアレイの両方が選択される場合にはワード線昇
圧回路の出力電圧レベルをそのまま出力させるような回
路構成とすると、比較的簡単な構成とできるので、好ま
しい。
ード線昇圧制御回路については、第１、第２メモリセル
アレイのうちの一方のみが選択される場合にはワード線
昇圧回路の出力電圧レベルを低下させ、第１及び第２メ
モリセルアレイの両方が選択される場合にはワード線昇
圧回路の出力電圧レベルをそのまま出力させるような回
路構成とすると、比較的簡単な構成とできるので、好ま
しい。
【００１２】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。以下において、ワード線の負
荷問題を解決するための本発明によるワード線昇圧制御
回路が備えられるワード線昇圧回路、及び、このワード
線昇圧回路とメモリセルアレイとの連結関係の各種実施
例が発明の理解のために説明される。
参照して詳細に説明する。以下において、ワード線の負
荷問題を解決するための本発明によるワード線昇圧制御
回路が備えられるワード線昇圧回路、及び、このワード
線昇圧回路とメモリセルアレイとの連結関係の各種実施
例が発明の理解のために説明される。
【００１３】図１は、この分野で一般的なダイナミック
ＲＡＭにおけるワード線昇圧回路とメモリセルアレイと
を用いると共に、本発明によるワード線昇圧制御回路を
設けた実施例を示すブロック図である。それぞれ多数の
メモリセルを備えたメモリセルアレイ１３Ａ、１３Ｂ
と、メモリセルアレイ１３Ａのメモリセルを選択する行
デコーダ１２Ａと、メモリセルアレイ１３Ｂのメモリセ
ルを選択する行デコーダ１２Ｂと、この行デコーダ１２
Ａ、１２Ｂにそれぞれ接続され、所定のメモリセルのア
クセス時に、メモリセルデータの円滑なアクセスのため
に電源電圧以上の昇圧された電圧を出力するワード線昇
圧回路１０と、ワード線昇圧回路１０に接続され、メモ
リセルアレイ１３Ａ又は１３Ｂを選択するブロック選択
情報を入力とするワード線昇圧制御回路１１と、を有す
る構成とされている。
ＲＡＭにおけるワード線昇圧回路とメモリセルアレイと
を用いると共に、本発明によるワード線昇圧制御回路を
設けた実施例を示すブロック図である。それぞれ多数の
メモリセルを備えたメモリセルアレイ１３Ａ、１３Ｂ
と、メモリセルアレイ１３Ａのメモリセルを選択する行
デコーダ１２Ａと、メモリセルアレイ１３Ｂのメモリセ
ルを選択する行デコーダ１２Ｂと、この行デコーダ１２
Ａ、１２Ｂにそれぞれ接続され、所定のメモリセルのア
クセス時に、メモリセルデータの円滑なアクセスのため
に電源電圧以上の昇圧された電圧を出力するワード線昇
圧回路１０と、ワード線昇圧回路１０に接続され、メモ
リセルアレイ１３Ａ又は１３Ｂを選択するブロック選択
情報を入力とするワード線昇圧制御回路１１と、を有す
る構成とされている。
【００１４】ワード線昇圧制御回路１１は、ブロック選
択情報によりメモリセルアレイ１３Ａ、１３Ｂが同時に
選択される場合と、メモリセルアレイ１３Ａ、１３Ｂが
相互に独立的に選択される場合とに応じて、ワード線昇
圧回路１０の出力レベルを調節するようになっている。
メモリセルアレイ１３Ａは、動作時、常に一定数のワー
ド線が行デコータ１２Ａにより選択されてワード線昇圧
回路１０に連結される。一方、メモリセルアレイ１３Ｂ
は、行デコーダ１２Ｂにより特定アドレスが入力される
ときにのみ、メモリセルアレイ１３Ｂにある一定数のワ
ード線がエネーブルされてワード線昇圧回路１０に連結
される。
択情報によりメモリセルアレイ１３Ａ、１３Ｂが同時に
選択される場合と、メモリセルアレイ１３Ａ、１３Ｂが
相互に独立的に選択される場合とに応じて、ワード線昇
圧回路１０の出力レベルを調節するようになっている。
メモリセルアレイ１３Ａは、動作時、常に一定数のワー
ド線が行デコータ１２Ａにより選択されてワード線昇圧
回路１０に連結される。一方、メモリセルアレイ１３Ｂ
は、行デコーダ１２Ｂにより特定アドレスが入力される
ときにのみ、メモリセルアレイ１３Ｂにある一定数のワ
ード線がエネーブルされてワード線昇圧回路１０に連結
される。
【００１５】メモリセルアレイ１３Ａのみがエネーブル
される場合、ワード線昇圧回路１０における負荷は、メ
モリセルアレイ１３Ａでエネーブルされるワード線の数
と相応する。一方、メモリセルアレイ１３Ａ、１３Ｂの
両方がエネーブルされる場合、メモリセルアレイ１３Ａ
でエネーブルされるワード線の負荷に、メモリセルアレ
イ１３Ｂでエネーブルされるワード線の負荷が追加され
る。そこで、ワード線昇圧制御回路１１が、メモリセル
アレイ１３Ｂの選択信号についての情報（ブロック選択
情報）を受けてワード線昇圧回路１０の出力を制御し、
メモリセルアレイ１３Ｂの動作状態に応じるワード線負
荷の変化に対応して補償を行う。それによって、メモリ
セルアレイ１３Ａ、１３Ｂに供給されるワード線の電圧
レベルが一定に維持される。
される場合、ワード線昇圧回路１０における負荷は、メ
モリセルアレイ１３Ａでエネーブルされるワード線の数
と相応する。一方、メモリセルアレイ１３Ａ、１３Ｂの
両方がエネーブルされる場合、メモリセルアレイ１３Ａ
でエネーブルされるワード線の負荷に、メモリセルアレ
イ１３Ｂでエネーブルされるワード線の負荷が追加され
る。そこで、ワード線昇圧制御回路１１が、メモリセル
アレイ１３Ｂの選択信号についての情報（ブロック選択
情報）を受けてワード線昇圧回路１０の出力を制御し、
メモリセルアレイ１３Ｂの動作状態に応じるワード線負
荷の変化に対応して補償を行う。それによって、メモリ
セルアレイ１３Ａ、１３Ｂに供給されるワード線の電圧
レベルが一定に維持される。
【００１６】図２は、本発明によるワード線昇圧回路と
その制御回路を、エキストラ（EXTRA ）メモリセルアレ
イを有するメモリセルアレイに適用した例を示すブロッ
ク図である。このエキストラメモリセルアレイとは、欠
陥セル救済のために備えられるスペア又は冗長メモリセ
ルアレイとは異なるもので、通常のノーマル（NORMAL）
メモリセルアレイの一部分として、一つのチップ内でノ
ーマルメモリセルアレイと隣接させてレイアウトされ、
パリティ（parity）ビットを貯蔵するセルアレイであ
る。そして、バイトワイドメモリの中でも、×８、×１
６系列よりは×９、×１８のようなメモリに主に適用さ
れ、データ出力動作時にパリティビットを同時に出力す
る。
その制御回路を、エキストラ（EXTRA ）メモリセルアレ
イを有するメモリセルアレイに適用した例を示すブロッ
ク図である。このエキストラメモリセルアレイとは、欠
陥セル救済のために備えられるスペア又は冗長メモリセ
ルアレイとは異なるもので、通常のノーマル（NORMAL）
メモリセルアレイの一部分として、一つのチップ内でノ
ーマルメモリセルアレイと隣接させてレイアウトされ、
パリティ（parity）ビットを貯蔵するセルアレイであ
る。そして、バイトワイドメモリの中でも、×８、×１
６系列よりは×９、×１８のようなメモリに主に適用さ
れ、データ出力動作時にパリティビットを同時に出力す
る。
【００１７】図２に示す例は、メモリセルアレイがエキ
ストラメモリセルアレイを備える場合に可能な構成例で
あって、行デコーダと本発明によるワード線昇圧回路及
びその制御回路の配置関係が示されている。レイアウト
の効率性及び容易性を考慮し、アクティブ時に電流が一
方に過重されることを防止するために、ノーマルメモリ
セルアレイを対称に分割して各ブロックで一定数のワー
ド線を動作させ、さらに、同数の入／出力データを接続
している。そして、このようにメモリセルアレイが対称
に分割配列された状態で、図２に示すようにエキストラ
メモリセルアレイを追加配置するものである。図示のよ
うに、エキストラメモリセルアレイは、ノーマルメモリ
セルアレイの配置と同様に対称に分割配置される。しか
しながら、エキストラメモリセルアレイにおいてエネー
ブルされるワード線が一つのみ必要とされるのであれ
ば、二つに分割されたエキストラメモリセルアレイ
（Ａ）、（Ｂ）のうちの常に一つのみがエネーブルされ
る。一方、ワード線昇圧回路は、ポンピングキャパシタ
のサイズの限界、レイアウトの簡潔性、信号線バッシン
グ（bussing ）処理の容易性等の理由により、左右対称
の中の一方を担当可能として二つ設けられる。
ストラメモリセルアレイを備える場合に可能な構成例で
あって、行デコーダと本発明によるワード線昇圧回路及
びその制御回路の配置関係が示されている。レイアウト
の効率性及び容易性を考慮し、アクティブ時に電流が一
方に過重されることを防止するために、ノーマルメモリ
セルアレイを対称に分割して各ブロックで一定数のワー
ド線を動作させ、さらに、同数の入／出力データを接続
している。そして、このようにメモリセルアレイが対称
に分割配列された状態で、図２に示すようにエキストラ
メモリセルアレイを追加配置するものである。図示のよ
うに、エキストラメモリセルアレイは、ノーマルメモリ
セルアレイの配置と同様に対称に分割配置される。しか
しながら、エキストラメモリセルアレイにおいてエネー
ブルされるワード線が一つのみ必要とされるのであれ
ば、二つに分割されたエキストラメモリセルアレイ
（Ａ）、（Ｂ）のうちの常に一つのみがエネーブルされ
る。一方、ワード線昇圧回路は、ポンピングキャパシタ
のサイズの限界、レイアウトの簡潔性、信号線バッシン
グ（bussing ）処理の容易性等の理由により、左右対称
の中の一方を担当可能として二つ設けられる。
【００１８】エキストラメモリセルアレイは、一つのメ
モリセルアレイブロックにおいてノーマルメモリセルア
レイに伴って非対称的に動作するので、ワード線昇圧回
路に連結されるワード線の負荷も非対称的となる。した
がって、ワード線の電圧レベルをエキストラメモリセル
アレイの動作状態に関係なく一定にするためには、図２
に示すように、エキストラメモリセルアレイ選択情報を
受けるワード線昇圧制御回路を、ワード線昇圧回路に接
続する必要がある。
モリセルアレイブロックにおいてノーマルメモリセルア
レイに伴って非対称的に動作するので、ワード線昇圧回
路に連結されるワード線の負荷も非対称的となる。した
がって、ワード線の電圧レベルをエキストラメモリセル
アレイの動作状態に関係なく一定にするためには、図２
に示すように、エキストラメモリセルアレイ選択情報を
受けるワード線昇圧制御回路を、ワード線昇圧回路に接
続する必要がある。
【００１９】図３に、図１及び図２に示すワード線昇圧
制御回路の回路例を示す。この例のワード線昇圧制御回
路は、所定のブロック選択情報バーφＢＬＳを入力とす
るパストランジスタ２１と、パストランジスタ２１のチ
ャネルにゲートが接続され、ワード線昇圧回路２０の出
力端にチャネルの一端が接続されるプルダウントランジ
スタ２２と、プルダウントランジスタ２２のチャネルの
他端と接地電圧端との間に接続され、プルダウントラン
ジスタ２２のチャネルに流れる電流を放電させるための
キャパシタ２３と、から構成される。
制御回路の回路例を示す。この例のワード線昇圧制御回
路は、所定のブロック選択情報バーφＢＬＳを入力とす
るパストランジスタ２１と、パストランジスタ２１のチ
ャネルにゲートが接続され、ワード線昇圧回路２０の出
力端にチャネルの一端が接続されるプルダウントランジ
スタ２２と、プルダウントランジスタ２２のチャネルの
他端と接地電圧端との間に接続され、プルダウントラン
ジスタ２２のチャネルに流れる電流を放電させるための
キャパシタ２３と、から構成される。
【００２０】ブロック選択情報φＢＬＳは、例えば図２
に示す例ではエキストラメモリセルアレイをエネーブル
させる信号であり、ブロック選択情報バーφＢＬＳは、
そのブロック選択情報φＢＬＳを反転させた信号であ
る。そして、エキストラメモリセルアレイにあるエキス
トラメモリセルが選択されると、ブロック選択情報バー
φＢＬＳが論理“ロウ”のレベルになり、プルダウント
ランジスタ２２がＯＦＦとされ、それにより、ワード線
昇圧回路２０によって生成される電圧レベルがそのまま
ワード線に伝達される。一方、エキストラメモリセルア
レイが選択されない場合は、ブロック選択情報バーφＢ
ＬＳが論理“ハイ”のレベルになり、プルダウントラン
ジスタ２２がＯＮとされ、それにより、エキストラメモ
リセルアレイのワード線負荷を駆動できる電荷（charg
e）がキャパシタ２３に抜け出す。すなわち、エネーブ
ルされる場合のエキストラメモリセルアレイのワード線
の負荷を、キャパシタ２３によって肩代わりさせるもの
である。その結果、ワード線の電圧レベルを、エキスト
ラメモリセルアレイがエネーブルされる場合と同じにで
きる。したがって、キャパシタ２３のサイズは、エキス
トラメモリセルアレイのワード線負荷に応じて決定され
る。
に示す例ではエキストラメモリセルアレイをエネーブル
させる信号であり、ブロック選択情報バーφＢＬＳは、
そのブロック選択情報φＢＬＳを反転させた信号であ
る。そして、エキストラメモリセルアレイにあるエキス
トラメモリセルが選択されると、ブロック選択情報バー
φＢＬＳが論理“ロウ”のレベルになり、プルダウント
ランジスタ２２がＯＦＦとされ、それにより、ワード線
昇圧回路２０によって生成される電圧レベルがそのまま
ワード線に伝達される。一方、エキストラメモリセルア
レイが選択されない場合は、ブロック選択情報バーφＢ
ＬＳが論理“ハイ”のレベルになり、プルダウントラン
ジスタ２２がＯＮとされ、それにより、エキストラメモ
リセルアレイのワード線負荷を駆動できる電荷（charg
e）がキャパシタ２３に抜け出す。すなわち、エネーブ
ルされる場合のエキストラメモリセルアレイのワード線
の負荷を、キャパシタ２３によって肩代わりさせるもの
である。その結果、ワード線の電圧レベルを、エキスト
ラメモリセルアレイがエネーブルされる場合と同じにで
きる。したがって、キャパシタ２３のサイズは、エキス
トラメモリセルアレイのワード線負荷に応じて決定され
る。
【００２１】このようなワード線昇圧制御回路の他の回
路例について、図４Ａに示す。第１入力端子にワード線
昇圧回路２０の出力信号を直接的に受け、第２入力端子
にワード線昇圧回路２０の出力信号を遅延手段３１を介
して受け、そして第３入力端子にブロック選択情報バー
φＢＬＳを受けるＮＡＮＤゲート３２と、このＮＡＮＤ
ゲート３２の出力端に直列接続されるインバータ３３
と、インバータ３３にゲートが接続されると共に、ワー
ド線昇圧回路２０の出力端と接地電圧端との間にチャネ
ルが設けられ、ＮＡＮＤゲート３２の出力信号に従っ
て、ワード線昇圧回路２０の出力信号の電圧レベルを選
択的に放電させるためのトランジスタ（プルダウン手
段）３４と、から構成されたワード線昇圧制御回路が示
されている。
路例について、図４Ａに示す。第１入力端子にワード線
昇圧回路２０の出力信号を直接的に受け、第２入力端子
にワード線昇圧回路２０の出力信号を遅延手段３１を介
して受け、そして第３入力端子にブロック選択情報バー
φＢＬＳを受けるＮＡＮＤゲート３２と、このＮＡＮＤ
ゲート３２の出力端に直列接続されるインバータ３３
と、インバータ３３にゲートが接続されると共に、ワー
ド線昇圧回路２０の出力端と接地電圧端との間にチャネ
ルが設けられ、ＮＡＮＤゲート３２の出力信号に従っ
て、ワード線昇圧回路２０の出力信号の電圧レベルを選
択的に放電させるためのトランジスタ（プルダウン手
段）３４と、から構成されたワード線昇圧制御回路が示
されている。
【００２２】その動作について説明すると、例えば図２
に示す例の場合、エキストラメモリセルアレイがエネー
ブルされると、ブロック選択情報バーφＢＬＳが論理
“ロウ”のレベルとなり、トランジスタ３４のノードｎ
１の電圧が０Ｖとなってトランジスタ３４がＯＦＦとさ
れる。したがって、ワード線昇圧回路２０の出力は、レ
ベルの変化なしにそのままワード線に伝達される。一
方、エキストラメモリセルアレイがエネーブルされない
場合、ブロック選択情報バーφＢＬＳが論理“ハイ”レ
ベルの信号としてＮＡＮＤゲート３２に入力される。そ
して、ワード線昇圧回路２０の出力が論理“ハイ”のレ
ベルになると同時に、信号線３５も論理“ハイ”のレベ
ルとなってＮＡＮＤゲート３２に入力される。遅延手段
３１は、奇数個のインバータで構成されており、論理
“ハイ”になる以前のワード線昇圧回路２０の出力（す
なわち論理“ロウ”レベル）により、その出力は論理
“ハイ”のレベルとなっている。それによって、ＮＡＮ
Ｄゲート３２が論理“ロウ”レベルの信号を出力し、ノ
ードｎ１が論理“ハイ”のレベルに遷移する。したがっ
て、トランジスタ３４がＯＮとされる。さらに、遅延手
段３１の出力信号が所定の遅延時間の後に論理“ロウ”
のレベルに変わると、ＮＡＮＤゲート３２が論理“ハ
イ”レベルの信号を出力し、トランジスタ３４は再びＯ
ＦＦとされる。このトランジスタ３４がＯＮしている間
に、エキストラメモリセルアレイのワード線の負荷を駆
動する程度の電荷だけがトランジスタ３４を通して抜け
出す。すなわち、エネーブルされた場合のエキストラメ
モリセルアレイのワード線負荷分を、肩代わりするよう
になっている。
に示す例の場合、エキストラメモリセルアレイがエネー
ブルされると、ブロック選択情報バーφＢＬＳが論理
“ロウ”のレベルとなり、トランジスタ３４のノードｎ
１の電圧が０Ｖとなってトランジスタ３４がＯＦＦとさ
れる。したがって、ワード線昇圧回路２０の出力は、レ
ベルの変化なしにそのままワード線に伝達される。一
方、エキストラメモリセルアレイがエネーブルされない
場合、ブロック選択情報バーφＢＬＳが論理“ハイ”レ
ベルの信号としてＮＡＮＤゲート３２に入力される。そ
して、ワード線昇圧回路２０の出力が論理“ハイ”のレ
ベルになると同時に、信号線３５も論理“ハイ”のレベ
ルとなってＮＡＮＤゲート３２に入力される。遅延手段
３１は、奇数個のインバータで構成されており、論理
“ハイ”になる以前のワード線昇圧回路２０の出力（す
なわち論理“ロウ”レベル）により、その出力は論理
“ハイ”のレベルとなっている。それによって、ＮＡＮ
Ｄゲート３２が論理“ロウ”レベルの信号を出力し、ノ
ードｎ１が論理“ハイ”のレベルに遷移する。したがっ
て、トランジスタ３４がＯＮとされる。さらに、遅延手
段３１の出力信号が所定の遅延時間の後に論理“ロウ”
のレベルに変わると、ＮＡＮＤゲート３２が論理“ハ
イ”レベルの信号を出力し、トランジスタ３４は再びＯ
ＦＦとされる。このトランジスタ３４がＯＮしている間
に、エキストラメモリセルアレイのワード線の負荷を駆
動する程度の電荷だけがトランジスタ３４を通して抜け
出す。すなわち、エネーブルされた場合のエキストラメ
モリセルアレイのワード線負荷分を、肩代わりするよう
になっている。
【００２３】遅延手段３１は、図４Ｂに示すように、普
通のインバータ４１、４３、…、４５及び抵抗と、キャ
パシタ４２、４４、…、４６を利用して構成すればよ
い。その遅延時間は、インバータの個数とこれに付加さ
れた抵抗、及びキャパシタの個数とサイズによって決定
される。その際、遅延時間により、図４Ｃに示すような
トランジスタ３４のゲートに伝達されるノードｎ１での
パルス幅が決定されるので、エキストラメモリセルアレ
イのワード線負荷を考慮して設定する必要がある。そし
て、パルスを発生させるためには、図４Ａに示す回路の
論理構成において、必ずワード線昇圧回路の出力と反対
の論理状態を形成しなければならないので、インバータ
の個数は奇数とされる。
通のインバータ４１、４３、…、４５及び抵抗と、キャ
パシタ４２、４４、…、４６を利用して構成すればよ
い。その遅延時間は、インバータの個数とこれに付加さ
れた抵抗、及びキャパシタの個数とサイズによって決定
される。その際、遅延時間により、図４Ｃに示すような
トランジスタ３４のゲートに伝達されるノードｎ１での
パルス幅が決定されるので、エキストラメモリセルアレ
イのワード線負荷を考慮して設定する必要がある。そし
て、パルスを発生させるためには、図４Ａに示す回路の
論理構成において、必ずワード線昇圧回路の出力と反対
の論理状態を形成しなければならないので、インバータ
の個数は奇数とされる。
【００２４】図５は、本発明の理解のために示すもの
で、ワード線の負荷が変化するときについて、ワード線
昇圧回路に昇圧制御回路が備えられる場合と備えられな
い場合とで、ワード線昇圧回路の出力特性を比較して示
す波形図である。このシミュレーション結果は、電源電
圧ＶCCが４Ｖの場合のもので、ノーマルメモリセルアレ
イとエキストラメモリセルアレイのキャパシタンス負荷
は、３０ｐＦ（pico Farad＝１０-12 farad）程度であ
る。図５から分かるように、ノーマルメモリセルアレイ
が一つのみエネーブルされるときに、従来のワード線昇
圧方式を使用すると、ノーマルメモリセルアレイとエキ
ストラメモリセルアレイがすべてエネーブルされる場合
に比べて約０．８Ｖ程度高くなる。ところが、本発明に
よるワード線昇圧制御回路を使用すると、ノーマルメモ
リセルアレイの一つのみがエネーブルされる場合でも、
ノーマルメモリセルアレイとエキストラメモリセルアレ
イがすべてエネーブルされる場合と同程度で、ワード線
昇圧レベルは５Ｖとなる。尚、このとき、図３に示すワ
ード線昇圧制御回路におけるキャパシタ２３は、エキス
トラメモリセルアレイのワード線負荷に合わせて３０ｐ
Ｆとした。また、図４Ａに示すワード線昇圧制御回路の
プルダウントランジスタ３４のサイズはＷ／Ｌ＝１００
／１．１、遅延時間によるパルス幅は約５ｎｓとした。
で、ワード線の負荷が変化するときについて、ワード線
昇圧回路に昇圧制御回路が備えられる場合と備えられな
い場合とで、ワード線昇圧回路の出力特性を比較して示
す波形図である。このシミュレーション結果は、電源電
圧ＶCCが４Ｖの場合のもので、ノーマルメモリセルアレ
イとエキストラメモリセルアレイのキャパシタンス負荷
は、３０ｐＦ（pico Farad＝１０-12 farad）程度であ
る。図５から分かるように、ノーマルメモリセルアレイ
が一つのみエネーブルされるときに、従来のワード線昇
圧方式を使用すると、ノーマルメモリセルアレイとエキ
ストラメモリセルアレイがすべてエネーブルされる場合
に比べて約０．８Ｖ程度高くなる。ところが、本発明に
よるワード線昇圧制御回路を使用すると、ノーマルメモ
リセルアレイの一つのみがエネーブルされる場合でも、
ノーマルメモリセルアレイとエキストラメモリセルアレ
イがすべてエネーブルされる場合と同程度で、ワード線
昇圧レベルは５Ｖとなる。尚、このとき、図３に示すワ
ード線昇圧制御回路におけるキャパシタ２３は、エキス
トラメモリセルアレイのワード線負荷に合わせて３０ｐ
Ｆとした。また、図４Ａに示すワード線昇圧制御回路の
プルダウントランジスタ３４のサイズはＷ／Ｌ＝１００
／１．１、遅延時間によるパルス幅は約５ｎｓとした。
【００２５】次に、本発明によるワード線昇圧回路及び
その制御回路を、スペアワード線昇圧回路に適用した構
成例を図６にブロック図で示す。この例の構成上の特徴
は、本発明によるワード線昇圧制御回路を備えたワード
線昇圧回路の概念を、欠陥セルの救済を行うためのスペ
アメモリセルアレイに適用したことである。これは、通
常のダイナミックＲＡＭに備えられるスペアメモリセル
アレイに対し供給されるワード線の電圧レベルが、ノー
マルワード線に供給される電圧レベルと同程度の電圧レ
ベルとされるために、過度なストレスが加わるという問
題を解決するためのものである。そのために、ノーマル
ワード線ＷＬに対してワード線昇圧回路５０Ａ、スペア
ワード線ＳＷＬに対してワード線昇圧回路５０Ｂをそれ
ぞれ設け、昇圧電圧の伝送路を相互に分離すると共に、
ワード線昇圧回路５０Ａとスペアワード線昇圧回路５０
Ｂとにそれぞれ連結されたノーマルワード線ＷＬとスペ
アワード線ＳＷＬとの負荷の差を、昇圧制御回路５３を
用いて補償することを特徴としている。
その制御回路を、スペアワード線昇圧回路に適用した構
成例を図６にブロック図で示す。この例の構成上の特徴
は、本発明によるワード線昇圧制御回路を備えたワード
線昇圧回路の概念を、欠陥セルの救済を行うためのスペ
アメモリセルアレイに適用したことである。これは、通
常のダイナミックＲＡＭに備えられるスペアメモリセル
アレイに対し供給されるワード線の電圧レベルが、ノー
マルワード線に供給される電圧レベルと同程度の電圧レ
ベルとされるために、過度なストレスが加わるという問
題を解決するためのものである。そのために、ノーマル
ワード線ＷＬに対してワード線昇圧回路５０Ａ、スペア
ワード線ＳＷＬに対してワード線昇圧回路５０Ｂをそれ
ぞれ設け、昇圧電圧の伝送路を相互に分離すると共に、
ワード線昇圧回路５０Ａとスペアワード線昇圧回路５０
Ｂとにそれぞれ連結されたノーマルワード線ＷＬとスペ
アワード線ＳＷＬとの負荷の差を、昇圧制御回路５３を
用いて補償することを特徴としている。
【００２６】ノーマルワード線の昇圧電圧伝送路Ｖpnと
スペアワード線の昇圧電圧伝送路Ｖpsとを分離して、ワ
ード線昇圧回路５０Ａとスペアワード線昇圧回路５０Ｂ
とをそれぞれ備えるようにし、スペアワード線昇圧回路
５０Ｂの出力端にスペアワード線昇圧制御回路５３を設
けることで、ワード線昇圧電圧を、各最終端における電
圧レベルが等しくなるように供給できる。すなわち、昇
圧電圧伝送路Ｖpnから行デコーダ５２Ａを通じたメモリ
セルアレイ方向への負荷と、昇圧電圧伝送路Ｖpsから行
デコーダ５２Ｂを通じたメモリセルアレイ方向への負荷
とは異なるので、出力される昇圧電圧が同じであると、
最終端の電圧レベルは違ったものになってしまう。そこ
で、図６に示すように、ワード線昇圧回路５０Ａ、５０
Ｂを別に構成して伝送路を分け、伝送路Ｖpsに昇圧制御
回路５３を設けることにより、スペアワード線ＳＷＬに
供給される電圧レベルを調節して、最終端の電圧レベル
を同じ電圧レベルに最適化できるようにしている。
スペアワード線の昇圧電圧伝送路Ｖpsとを分離して、ワ
ード線昇圧回路５０Ａとスペアワード線昇圧回路５０Ｂ
とをそれぞれ備えるようにし、スペアワード線昇圧回路
５０Ｂの出力端にスペアワード線昇圧制御回路５３を設
けることで、ワード線昇圧電圧を、各最終端における電
圧レベルが等しくなるように供給できる。すなわち、昇
圧電圧伝送路Ｖpnから行デコーダ５２Ａを通じたメモリ
セルアレイ方向への負荷と、昇圧電圧伝送路Ｖpsから行
デコーダ５２Ｂを通じたメモリセルアレイ方向への負荷
とは異なるので、出力される昇圧電圧が同じであると、
最終端の電圧レベルは違ったものになってしまう。そこ
で、図６に示すように、ワード線昇圧回路５０Ａ、５０
Ｂを別に構成して伝送路を分け、伝送路Ｖpsに昇圧制御
回路５３を設けることにより、スペアワード線ＳＷＬに
供給される電圧レベルを調節して、最終端の電圧レベル
を同じ電圧レベルに最適化できるようにしている。
【００２７】図７Ａに、図６に示すスペアワード線昇圧
回路５０Ｂ及び昇圧制御回路５３の回路例を示す。スペ
アワード線ＳＷＬの負荷は、ノーマルワード線ＷＬに比
べ小さいので、スペアワード線昇圧回路５０Ｂの出力端
に一方の電極を、そして接地電圧端に他方の電極をそれ
ぞれ接続したＮ形チャネルを有するキャパシタ６５を用
いて昇圧制御回路５３を構成し、スペアワード線ＳＷＬ
について負荷を加えることで、ノーマルワード線ＷＬの
負荷と等しくなるようにしている。したがって、図６に
示すワード線ＷＬとスペアワード線ＳＷＬとが、同じ電
圧レベルを有するようにできる。このとき、キャパシタ
６５のサイズは、スペアワード線ＳＷＬに供給されるス
ペアワード線電圧レベルを考慮して、最適となるように
する必要がある。
回路５０Ｂ及び昇圧制御回路５３の回路例を示す。スペ
アワード線ＳＷＬの負荷は、ノーマルワード線ＷＬに比
べ小さいので、スペアワード線昇圧回路５０Ｂの出力端
に一方の電極を、そして接地電圧端に他方の電極をそれ
ぞれ接続したＮ形チャネルを有するキャパシタ６５を用
いて昇圧制御回路５３を構成し、スペアワード線ＳＷＬ
について負荷を加えることで、ノーマルワード線ＷＬの
負荷と等しくなるようにしている。したがって、図６に
示すワード線ＷＬとスペアワード線ＳＷＬとが、同じ電
圧レベルを有するようにできる。このとき、キャパシタ
６５のサイズは、スペアワード線ＳＷＬに供給されるス
ペアワード線電圧レベルを考慮して、最適となるように
する必要がある。
【００２８】図７Ｂに示すのは、ワード線昇圧制御回路
５３の他の実施例で、図６に示すスペアワード線昇圧回
路５０Ｂの出力が伝達される経路に、例えばクランプ素
子としてＮＭＯＳダイオードのチャネルを設けて、スペ
アワード線ＳＷＬの電圧レベルをそのしきい電圧ＶT だ
け降下させ、スペアメモリセルアレイに過剰ストレスが
かからないようにして信頼性を高める例を示している。
５３の他の実施例で、図６に示すスペアワード線昇圧回
路５０Ｂの出力が伝達される経路に、例えばクランプ素
子としてＮＭＯＳダイオードのチャネルを設けて、スペ
アワード線ＳＷＬの電圧レベルをそのしきい電圧ＶT だ
け降下させ、スペアメモリセルアレイに過剰ストレスが
かからないようにして信頼性を高める例を示している。
【００２９】図８は、ノーマルメモリセルアレイに連結
されるノーマルワード線とスペアメモリセルアレイに連
結されるスペアワード線とにそれぞれ供給される各電圧
レベルを、相互に等しくするようにした図６に示す実施
例の出力特性を示す波形図である。同図に示すように、
ワード線に昇圧電圧が供給されるとき、ノーマルワード
線に供給される電圧レベルとスペアワード線に供給され
る電圧レベルとが等しくなっているので、スペアワード
線の負担が格段に減少することが分かる。
されるノーマルワード線とスペアメモリセルアレイに連
結されるスペアワード線とにそれぞれ供給される各電圧
レベルを、相互に等しくするようにした図６に示す実施
例の出力特性を示す波形図である。同図に示すように、
ワード線に昇圧電圧が供給されるとき、ノーマルワード
線に供給される電圧レベルとスペアワード線に供給され
る電圧レベルとが等しくなっているので、スペアワード
線の負担が格段に減少することが分かる。
【００３０】本実施例に示されたワード線昇圧回路及び
その制御回路は、本発明の思想に立脚して実現した最適
の例であって、これらは、本発明の技術的範囲から外れ
ない限り、例えば論理構成を考慮して回路構成を変えた
りしても実施可能であることは明白な事実である。
その制御回路は、本発明の思想に立脚して実現した最適
の例であって、これらは、本発明の技術的範囲から外れ
ない限り、例えば論理構成を考慮して回路構成を変えた
りしても実施可能であることは明白な事実である。
【００３１】
【発明の効果】以上述べてきたように本発明は、ワード
線の負荷問題を解決するために、ワード線昇圧回路に制
御回路を備えるようにしたことで、ノーマルメモリセル
アレイがエキストラメモリセルアレイを備える場合や、
ノーマルメモリセルアレイとスペアメモリセルアレイが
備えられる場合でも、ノーマルメモリセルアレイと、エ
キストラメモリセルアレイ又はスペアメモリセルアレイ
とに対し、同程度のワード線電圧を供給できるので、半
導体集積回路の高速化や信頼性向上、あるいは長寿命化
に寄与できる。また、結果的に、ワード線の負荷を最小
化することができるので、データアクセス動作の高速動
作及びその信頼性を向上させることも可能となる。
線の負荷問題を解決するために、ワード線昇圧回路に制
御回路を備えるようにしたことで、ノーマルメモリセル
アレイがエキストラメモリセルアレイを備える場合や、
ノーマルメモリセルアレイとスペアメモリセルアレイが
備えられる場合でも、ノーマルメモリセルアレイと、エ
キストラメモリセルアレイ又はスペアメモリセルアレイ
とに対し、同程度のワード線電圧を供給できるので、半
導体集積回路の高速化や信頼性向上、あるいは長寿命化
に寄与できる。また、結果的に、ワード線の負荷を最小
化することができるので、データアクセス動作の高速動
作及びその信頼性を向上させることも可能となる。
【図１】本発明によるワード線昇圧回路及びその制御回
路を備えた半導体集積回路の一実施例を示すブロック
図。
路を備えた半導体集積回路の一実施例を示すブロック
図。
【図２】エキストラメモリセルアレイをもつ半導体集積
回路に本発明によるワード線昇圧回路及びその制御回路
を適用した場合の実施例を示すブロック図。
回路に本発明によるワード線昇圧回路及びその制御回路
を適用した場合の実施例を示すブロック図。
【図３】本発明に係るワード線昇圧制御回路の構成例を
示す回路図。
示す回路図。
【図４】Ａは、本発明に係るワード線昇圧制御回路の他
の構成例を示す回路図、Ｂは、Ａに示す遅延手段の構成
例を示す回路図、Ｃは、Ａに示す回路により提供される
ワード線電圧及びＡに示すトランジスタのゲートに印加
されるパルス信号の各波形図。
の構成例を示す回路図、Ｂは、Ａに示す遅延手段の構成
例を示す回路図、Ｃは、Ａに示す回路により提供される
ワード線電圧及びＡに示すトランジスタのゲートに印加
されるパルス信号の各波形図。
【図５】図２に示す実施例と従来例とでワード線昇圧回
路の出力特性を比較して示す波形図。
路の出力特性を比較して示す波形図。
【図６】スペアワード線をもつ半導体集積回路に本発明
によるワード線昇圧回路及びその制御回路を適用した場
合の実施例を示すブロック図。
によるワード線昇圧回路及びその制御回路を適用した場
合の実施例を示すブロック図。
【図７】Ａは、図６に示すスペアワード線昇圧回路及び
その制御回路の構成例を示す回路図、Ｂは、スペアワー
ド線昇圧制御回路の他の構成例を示す回路図。
その制御回路の構成例を示す回路図、Ｂは、スペアワー
ド線昇圧制御回路の他の構成例を示す回路図。
【図８】図６に示す実施例と従来例とでワード線電圧の
特性を比較して示す波形図。
特性を比較して示す波形図。
【図９】ワード線昇圧方式の従来例を示すブロック図。
１０、２０、５０Ａ、５０Ｂ ワード線昇圧回路 １１、５３ ワード線昇圧制御回路
Claims (14)
- 【請求項１】 それぞれ多数のメモリセルを有する第１
及び第２メモリセルアレイと、第１メモリセルアレイの
メモリセルを選択する第１行デコーダと、第２メモリセ
ルアレイのメモリセルを選択する第２行デコーダと、を
少なくとも備えた半導体集積回路において、 第１、第２行デコーダによるメモリセルのアクセスに際
して、データの円滑なアクセスのために電源電圧以上に
昇圧された昇圧電圧をワード線に対し出力するワード線
昇圧回路と、 第１、第２メモリセルアレイの選択に対応して入力され
るブロック選択情報に応じ、第１、第２メモリセルアレ
イが同時に選択される場合と、第１、第２メモリセルア
レイが相互に独立的に選択される場合とにそれぞれ対応
させて、ワード線昇圧回路の出力電圧レベルを調節する
ワード線昇圧制御回路と、を備えることを特徴とする半
導体集積回路。 - 【請求項２】 ワード線昇圧制御回路は、第１、第２メ
モリセルアレイのうちの一方のみが選択される場合には
ワード線昇圧回路の出力電圧レベルを低下させ、第１及
び第２メモリセルアレイの両方が選択される場合にはワ
ード線昇圧回路の出力電圧レベルをそのまま出力させる
ようになっている請求項１記載の半導体集積回路。 - 【請求項３】 ワード線昇圧制御回路は、ブロック選択
情報を入力とするパストランジスタと、パストランジス
タのチャネルにゲートが接続され、ワード線昇圧回路の
出力端にチャネルの一端が接続されるプルダウントラン
ジスタと、プルダウントランジスタのチャネルの他端と
接地電圧端との間に接続され、プルダウントランジスタ
のチャネルに流れる電流を放電させるためのキャパシタ
と、を備えてなる請求項２記載の半導体集積回路。 - 【請求項４】 多数のメモリセルを有する複数のノーマ
ルメモリセルアレイと、ノーマルメモリセルアレイのう
ちの少なくとも一つに対し設けられ、多数のメモリセル
を有するエキストラメモリセルアレイと、を備え、行ア
ドレスのデコーディングによりノーマルメモリセルアレ
イ、エキストラメモリセルアレイのメモリセルを選択す
るようになった半導体集積回路において、 電源電圧より高い昇圧電圧を発生するワード線昇圧回路
と、 前期昇圧電圧を受けて、第１ワード線電圧又は第１ワー
ド線電圧とは異なる電圧レベルの第２ワード線電圧を、
行アドレスに同期して発生されるノーマルメモリセルア
レイ、エキストラメモリセルアレイを選択するためのブ
ロック選択情報に応じて選択的に発生するワード線昇圧
制御回路と、を備えることを特徴とする半導体集積回
路。 - 【請求項５】 ワード線昇圧制御回路は、第１入力端子
にワード線昇圧回路の出力を直接的に受け、第２入力端
子にワード線昇圧回路の出力を遅延手段を介して受け、
そして第３入力端子にブロック選択情報を受ける論理回
路と、論理回路の出力に従ってワード線昇圧回路の出力
の電圧レベルを選択的に放電させるプルダウン手段と、
を備えてなる請求項４記載の半導体集積回路。 - 【請求項６】 第１ワード線電圧が第２ワード線電圧よ
り高い電圧で、第１ワード線電圧は、ノーマルメモリセ
ルアレイ及びエキストラメモリセルアレイが同時に選択
されるときに出力され、第２ワード線電圧は、ノーマル
メモリセルアレイのみが選択されるときに出力されるよ
うになっている請求項４又は請求項５に記載の半導体集
積回路。 - 【請求項７】 メモリセルを有するノーマルメモリセル
アレイと、ノーマルメモリセルアレイに隣接して設けら
れたメモリセルを有するエキストラメモリセルアレイ
と、所定の行アドレスをデコードしてノーマルメモリセ
ルアレイ、エキストラメモリセルアレイの有するメモリ
セルの選択を行う行デコーダと、チップ外部から供給さ
れる電源電圧以上の昇圧電圧を出力するワード線昇圧回
路と、を備えた半導体集積回路のワード線昇圧制御回路
であって、 第１入力端子にワード線昇圧回路の出力を直接的に受
け、第２入力端子にワード線昇圧回路の出力を遅延手段
を介して受け、そして第３入力端子に行アドレスに同期
して発生されるノーマルメモリセルアレイ、エキストラ
メモリセルアレイを選択するためのブロック選択情報を
受ける論理回路と、論理回路の出力により制御され、ワ
ード線昇圧回路の出力の電圧レベルを選択的に放電させ
るプルダウン手段と、を備え、 ワード線昇圧回路の出力の電圧レベルを、ブロック選択
情報に応じて選択的に、相互に電圧レベルの異なる第１
ワード線電圧又は第２ワード線電圧として行デコーダに
提供することを特徴とするワード線昇圧制御回路。 - 【請求項８】 第１ワード線電圧が第２ワード線電圧よ
り高い電圧で、第１ワード線電圧は、ノーマルメモリセ
ルアレイ及びエキストラメモリセルアレイが同時に選択
されるときに出力され、第２ワード線電圧は、ノーマル
メモリセルアレイのみが選択されるときに出力されるよ
うになっている請求項７記載のワード線昇圧制御回路。 - 【請求項９】 主記憶手段としてメモリセルを有するノ
ーマルメモリセルアレイと、補助記憶手段としてスペア
セルを有するスペアメモリセルアレイと、を備えた半導
体集積回路において、 ノーマルメモリセルアレイのノーマルワード線の電圧レ
ベルを昇圧するノーマル用ワード線昇圧回路と、スペア
メモリセルアレイのスペアワード線の電圧レベルを昇圧
するスペア用ワード線昇圧回路と、スペア用ワード線昇
圧回路の出力を、スペアワード線の負荷に対応させて制
御して一定の電圧レベルとして供給するスペアワード線
昇圧制御回路と、を備えることを特徴とする半導体集積
回路。 - 【請求項１０】 スペアワード線昇圧制御回路は、スペ
ア用ワード線昇圧回路の出力端と接地電圧端との間に設
けられたキャパシタから構成される請求項９記載の半導
体集積回路。 - 【請求項１１】 スペアワード線昇圧制御回路は、スペ
ア用ワード線昇圧回路の出力端に入力側が接続されるＮ
ＭＯＳダイオードで構成される請求項９記載の半導体集
積回路。 - 【請求項１２】 主記憶手段としてメモリセルを有する
ノーマルメモリセルアレイと、補助記憶手段としてスペ
アセルを有するスペアメモリセルアレイと、ノーマルメ
モリセルアレイのノーマルワード線を駆動するノーマル
行デコーダと、スペアメモリセルアレイのスペアワード
線を駆動するスペア行デコーダと、ノーマル行デコーダ
にノーマルワード線の駆動電圧を提供するためのノーマ
ル用ワード線昇圧回路と、スペア行デコーダにスペアワ
ード線の駆動電圧を提供するためのスペア用ワード線昇
圧回路と、を備えた半導体集積回路のワード線昇圧制御
回路であって、 スペア用ワード線昇圧回路の出力端に設けられ、スペア
ワード線に対し提供される電圧レベルを、スペアワード
線の負荷に対応させて制御して一定の電圧レベルとする
ようになっていることを特徴とするワード線昇圧制御回
路。 - 【請求項１３】 スペア用ワード線昇圧回路の出力端と
接地電圧端との間に形成されるキャパシタから構成され
る請求項１２記載のワード線昇圧制御回路。 - 【請求項１４】 スペア用ワード線昇圧回路の出力端に
入力側が接続されるＮＭＯＳダイオードで構成される請
求項１２記載のワード線昇圧制御回路。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08241592A (ja) * | 1995-01-16 | 1996-09-17 | Samsung Electron Co Ltd | 半導体メモリ装置の電源昇圧回路 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960006377B1 (ko) * | 1993-11-17 | 1996-05-15 | 삼성전자주식회사 | 반도체 메모리장치의 워드라인 로딩 보상 회로 |
| US5724286A (en) * | 1994-12-14 | 1998-03-03 | Mosaid Technologies Incorporated | Flexible DRAM array |
| JPH09128966A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | ダイナミック型半導体記憶装置 |
| JPH09320267A (ja) * | 1996-05-28 | 1997-12-12 | Oki Micro Design Miyazaki:Kk | 昇圧回路の駆動方法および昇圧回路 |
| KR100320610B1 (ko) * | 1997-12-24 | 2002-04-22 | 박종섭 | 반도체메모리장치 |
| US6215708B1 (en) * | 1998-09-30 | 2001-04-10 | Integrated Device Technology, Inc. | Charge pump for improving memory cell low VCC performance without increasing gate oxide thickness |
| KR100546175B1 (ko) * | 1998-10-28 | 2006-04-14 | 주식회사 하이닉스반도체 | 로오 리페어장치 |
| KR100351054B1 (ko) * | 2000-06-13 | 2002-09-05 | 삼성전자 주식회사 | 승압 전압 레벨 안정화 회로를 구비한 반도체 메모리장치 |
| US7864597B2 (en) * | 2004-11-29 | 2011-01-04 | Stmicroelectronics, Inc. | Method and circuit for controlling generation of a boosted voltage in devices receiving dual supply voltages |
| US20070150138A1 (en) | 2005-12-08 | 2007-06-28 | James Plante | Memory management in event recording systems |
| US10878646B2 (en) | 2005-12-08 | 2020-12-29 | Smartdrive Systems, Inc. | Vehicle event recorder systems |
| US8996240B2 (en) | 2006-03-16 | 2015-03-31 | Smartdrive Systems, Inc. | Vehicle event recorders with integrated web server |
| US9201842B2 (en) | 2006-03-16 | 2015-12-01 | Smartdrive Systems, Inc. | Vehicle event recorder systems and networks having integrated cellular wireless communications systems |
| US8314708B2 (en) * | 2006-05-08 | 2012-11-20 | Drivecam, Inc. | System and method for reducing driving risk with foresight |
| US7659827B2 (en) * | 2006-05-08 | 2010-02-09 | Drivecam, Inc. | System and method for taking risk out of driving |
| US20080043736A1 (en) * | 2006-08-18 | 2008-02-21 | Drivecam, Inc. | Data Transfer System and Method |
| US9836716B2 (en) | 2006-05-09 | 2017-12-05 | Lytx, Inc. | System and method for reducing driving risk with hindsight |
| US8373567B2 (en) * | 2006-05-08 | 2013-02-12 | Drivecam, Inc. | System and method for identifying non-event profiles |
| US20070257782A1 (en) * | 2006-05-08 | 2007-11-08 | Drivecam, Inc. | System and Method for Multi-Event Capture |
| US7804426B2 (en) * | 2006-05-08 | 2010-09-28 | Drivecam, Inc. | System and method for selective review of event data |
| US20070268158A1 (en) * | 2006-05-09 | 2007-11-22 | Drivecam, Inc. | System and Method for Reducing Driving Risk With Insight |
| US7536457B2 (en) * | 2006-05-08 | 2009-05-19 | Drivecam, Inc. | System and method for wireless delivery of event data |
| US8989959B2 (en) | 2006-11-07 | 2015-03-24 | Smartdrive Systems, Inc. | Vehicle operator performance history recording, scoring and reporting systems |
| US8649933B2 (en) | 2006-11-07 | 2014-02-11 | Smartdrive Systems Inc. | Power management systems for automotive video event recorders |
| US8868288B2 (en) | 2006-11-09 | 2014-10-21 | Smartdrive Systems, Inc. | Vehicle exception event management systems |
| US8239092B2 (en) | 2007-05-08 | 2012-08-07 | Smartdrive Systems Inc. | Distributed vehicle event recorder systems having a portable memory data transfer system |
| US9159452B2 (en) | 2008-11-14 | 2015-10-13 | Micron Technology, Inc. | Automatic word line leakage measurement circuitry |
| US8588007B2 (en) | 2011-02-28 | 2013-11-19 | Micron Technology, Inc. | Leakage measurement systems |
| US8634264B2 (en) * | 2011-10-26 | 2014-01-21 | Micron Technology, Inc. | Apparatuses, integrated circuits, and methods for measuring leakage current |
| US9728228B2 (en) | 2012-08-10 | 2017-08-08 | Smartdrive Systems, Inc. | Vehicle event playback apparatus and methods |
| US9501878B2 (en) | 2013-10-16 | 2016-11-22 | Smartdrive Systems, Inc. | Vehicle event playback apparatus and methods |
| US9610955B2 (en) | 2013-11-11 | 2017-04-04 | Smartdrive Systems, Inc. | Vehicle fuel consumption monitor and feedback systems |
| US8892310B1 (en) | 2014-02-21 | 2014-11-18 | Smartdrive Systems, Inc. | System and method to detect execution of driving maneuvers |
| US9663127B2 (en) | 2014-10-28 | 2017-05-30 | Smartdrive Systems, Inc. | Rail vehicle event detection and recording system |
| US11069257B2 (en) | 2014-11-13 | 2021-07-20 | Smartdrive Systems, Inc. | System and method for detecting a vehicle event and generating review criteria |
| US9679420B2 (en) | 2015-04-01 | 2017-06-13 | Smartdrive Systems, Inc. | Vehicle event recording system and method |
Family Cites Families (3)
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|---|---|---|---|---|
| US5247480A (en) * | 1989-05-02 | 1993-09-21 | Kabushiki Kaisha Toshiba | Electrically erasable progammable read-only memory with nand cell blocks |
| US5038325A (en) * | 1990-03-26 | 1991-08-06 | Micron Technology Inc. | High efficiency charge pump circuit |
| US5267201A (en) * | 1990-04-06 | 1993-11-30 | Mosaid, Inc. | High voltage boosted word line supply charge pump regulator for DRAM |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08241592A (ja) * | 1995-01-16 | 1996-09-17 | Samsung Electron Co Ltd | 半導体メモリ装置の電源昇圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950008673B1 (ko) | 1995-08-04 |
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| US5404330A (en) | 1995-04-04 |
| KR940017062A (ko) | 1994-07-25 |
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