JPH06203571A - ランダムアクセスメモリとその読取り・書込み方法 - Google Patents
ランダムアクセスメモリとその読取り・書込み方法Info
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- JPH06203571A JPH06203571A JP5285585A JP28558593A JPH06203571A JP H06203571 A JPH06203571 A JP H06203571A JP 5285585 A JP5285585 A JP 5285585A JP 28558593 A JP28558593 A JP 28558593A JP H06203571 A JPH06203571 A JP H06203571A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 単一のメモリサイクルで読取りおよび書込み
の両動作を行うことができ、最高速度かつ最小消費電力
で動作するスタティックランダムアクセスメモリを提供
する。 【構成】 単一のメモリサイクル内で読取りおよび書込
みの両動作を行うことにより、メモリセルのアレーにお
ける最大動作速度を達成する。メモリのセル１０から出
力データが読み取られる際に、入力データがこれらのセ
ルに即座に記憶される。メモリセルへの書込み用のビッ
トの値がメモリセルの現存のビットの値と同じ場合に、
書込回路３６による書込み動作を阻止することにより、
メモリの消費電力を低下させる。特に、メモリセルの読
取りデータ値は、排他的ＯＲゲート７８により書込み用
のデータ値と比較され、それにより、続く書込み動作が
必要であるか否かが決定される。セルの値が書込み用の
値と同じ場合には、書込み動作は行われない。
の両動作を行うことができ、最高速度かつ最小消費電力
で動作するスタティックランダムアクセスメモリを提供
する。 【構成】 単一のメモリサイクル内で読取りおよび書込
みの両動作を行うことにより、メモリセルのアレーにお
ける最大動作速度を達成する。メモリのセル１０から出
力データが読み取られる際に、入力データがこれらのセ
ルに即座に記憶される。メモリセルへの書込み用のビッ
トの値がメモリセルの現存のビットの値と同じ場合に、
書込回路３６による書込み動作を阻止することにより、
メモリの消費電力を低下させる。特に、メモリセルの読
取りデータ値は、排他的ＯＲゲート７８により書込み用
のデータ値と比較され、それにより、続く書込み動作が
必要であるか否かが決定される。セルの値が書込み用の
値と同じ場合には、書込み動作は行われない。
Description
【０００１】
【産業上の利用分野】本発明はメモリ回路に関する。よ
り詳細には、本発明はスタティックランダムアクセスメ
モリ回路に関する。
り詳細には、本発明はスタティックランダムアクセスメ
モリ回路に関する。
【０００２】
【従来の技術】メモリが必要とされる或る特定の用途で
は、メモリアレーのセルに書き込まれる新たなデータ
は、これらのセルから現存のデータが読み取られる前に
利用できる。例えば、非同期転送モード（ＡＴＭ）スイ
ッチング中にデータのパケットをバッファする場合、新
たなデータパケットは、現存のパケットがメモリから読
み取られるのと同時にメモリに入力される。このような
用途では、特定のクロック速度について最大の性能を達
成するために、現存データの読取りと新規データのメモ
リセルへの書込みを単一のメモリサイクル内で行うこと
が望ましい。また、メモリ動作において消費される電力
を最小にすることが望ましい。
は、メモリアレーのセルに書き込まれる新たなデータ
は、これらのセルから現存のデータが読み取られる前に
利用できる。例えば、非同期転送モード（ＡＴＭ）スイ
ッチング中にデータのパケットをバッファする場合、新
たなデータパケットは、現存のパケットがメモリから読
み取られるのと同時にメモリに入力される。このような
用途では、特定のクロック速度について最大の性能を達
成するために、現存データの読取りと新規データのメモ
リセルへの書込みを単一のメモリサイクル内で行うこと
が望ましい。また、メモリ動作において消費される電力
を最小にすることが望ましい。
【０００３】
【発明が解決しようとする課題】したがって、本発明の
目的は、単一のメモリサイクルで読取りおよび書込みの
両動作を行うことができ、最高速度かつ最小消費電力で
動作するスタティックランダムアクセスメモリを提供す
ることである。
目的は、単一のメモリサイクルで読取りおよび書込みの
両動作を行うことができ、最高速度かつ最小消費電力で
動作するスタティックランダムアクセスメモリを提供す
ることである。
【０００４】
【課題を解決するための手段】本発明によれば、単一の
メモリサイクル内で読取りおよび書込みの両動作を行う
ことにより、スタティックランダムアクセスメモリにお
ける最大動作速度を達成することができる。すなわち、
本発明によれば、ランダムアクセスメモリのセルから出
力データが読み取られる際に、入力データがこれらのセ
ルに即座に記憶される。また、本発明によれば、メモリ
セルへの書込み用のビットの値がメモリセルに現在記憶
されているビットの値と同じ場合に書込み動作の発生を
阻止することにより、メモリの消費電力を低下させるこ
とができる。特に、特定のメモリセルにおける読取りデ
ータ値は、そのセルへの書込み用のデータ値と比較さ
れ、それにより、次の書込み動作が必要であるか否かが
決定される。セルの値が書込み用の値と同じ場合には、
書込み動作は行われない。
メモリサイクル内で読取りおよび書込みの両動作を行う
ことにより、スタティックランダムアクセスメモリにお
ける最大動作速度を達成することができる。すなわち、
本発明によれば、ランダムアクセスメモリのセルから出
力データが読み取られる際に、入力データがこれらのセ
ルに即座に記憶される。また、本発明によれば、メモリ
セルへの書込み用のビットの値がメモリセルに現在記憶
されているビットの値と同じ場合に書込み動作の発生を
阻止することにより、メモリの消費電力を低下させるこ
とができる。特に、特定のメモリセルにおける読取りデ
ータ値は、そのセルへの書込み用のデータ値と比較さ
れ、それにより、次の書込み動作が必要であるか否かが
決定される。セルの値が書込み用の値と同じ場合には、
書込み動作は行われない。
【０００５】
【実施例】以下、図面を参照しながら本発明をさらに詳
細に説明する。
細に説明する。
【０００６】図１は、通常の方法により構成されたメモ
リセルのアレーを示す。メモリセルアレーはｎ列×ｎ段
となるように構成されている。各メモリサイクル中に、
ある１つのワード選択ラインに電圧が印加され、そのメ
モリサイクル中に駆動するメモリセルのグループが特定
される。各列内のメモリセルは、２本のビットラインＢ
ＩＴおよびＢＩＴ（この後者のＢＩＴは図中では上部に
線が引かれているが、ＪＩＳコードでは表示できないの
で、明細書中では“バーＢＩＴ”と表示する。以下、同
様である。）により互いに連結されている。
リセルのアレーを示す。メモリセルアレーはｎ列×ｎ段
となるように構成されている。各メモリサイクル中に、
ある１つのワード選択ラインに電圧が印加され、そのメ
モリサイクル中に駆動するメモリセルのグループが特定
される。各列内のメモリセルは、２本のビットラインＢ
ＩＴおよびＢＩＴ（この後者のＢＩＴは図中では上部に
線が引かれているが、ＪＩＳコードでは表示できないの
で、明細書中では“バーＢＩＴ”と表示する。以下、同
様である。）により互いに連結されている。
【０００７】各メモリセル１０は、２個のノードを有す
る。２個のノードのうちの第１のノードは、実際のデー
タ値を記憶するノードであり、ビットライン“ＢＩＴ”
に結合されている。２個のノードのうちの第２のノード
は、第１のノードにより記憶されたデータ値の補数を記
憶する。この第２のノードは、ビットライン“バーＢＩ
Ｔ”に結合されている。
る。２個のノードのうちの第１のノードは、実際のデー
タ値を記憶するノードであり、ビットライン“ＢＩＴ”
に結合されている。２個のノードのうちの第２のノード
は、第１のノードにより記憶されたデータ値の補数を記
憶する。この第２のノードは、ビットライン“バーＢＩ
Ｔ”に結合されている。
【０００８】各メモリセルの列は、その個々のビットラ
インにより制御回路１２に接続されている。制御回路１
２は、ワード選択ライン（例えば、ライン２４および２
６）により列内のあるメモリセルが特定された場合に、
この特定のメモリセルからデータを読み取り、また、特
定のメモリセルへデータを書き込む。制御回路１２は、
メモリセルから読み取られたデータを読取バス１４へ出
力し、そして、メモリセルへの書込み用のデータを書込
バス１６から受信する。制御回路１２には、“選択”制
御ライン１８が設けられている。この選択制御ライン１
８は、制御回路１２が、電圧印加されたワード選択ライ
ンに結合されているメモリセルのグループまたはサブセ
ットについて読取りおよび書込み動作を行うことができ
るように、制御回路１２を制御する。
インにより制御回路１２に接続されている。制御回路１
２は、ワード選択ライン（例えば、ライン２４および２
６）により列内のあるメモリセルが特定された場合に、
この特定のメモリセルからデータを読み取り、また、特
定のメモリセルへデータを書き込む。制御回路１２は、
メモリセルから読み取られたデータを読取バス１４へ出
力し、そして、メモリセルへの書込み用のデータを書込
バス１６から受信する。制御回路１２には、“選択”制
御ライン１８が設けられている。この選択制御ライン１
８は、制御回路１２が、電圧印加されたワード選択ライ
ンに結合されているメモリセルのグループまたはサブセ
ットについて読取りおよび書込み動作を行うことができ
るように、制御回路１２を制御する。
【０００９】制御回路１２用の電力はＶddから供給され
る。制御回路１２はビットラインを介してメモリセルに
電力を供給する。メモリアレーは、ライン２２を介して
制御回路１２へ入力されたシステムクロック信号に応じ
て、同期的に動作する。
る。制御回路１２はビットラインを介してメモリセルに
電力を供給する。メモリアレーは、ライン２２を介して
制御回路１２へ入力されたシステムクロック信号に応じ
て、同期的に動作する。
【００１０】本発明の実施例では、メモリは、ＡＴＭ交
換機のような電気通信パケット交換機内で使用される。
本発明のメモリは、メモリセルの特定のグループに対す
るデータの全パケットを、単一のメモリサイクル内で、
読取りおよび書込み動作を行うのに使用される。電気通
信交換機は、通常のメモリアドレス指定技術を用いて、
デコーダ（図示せず）によりデコードされるアドレスを
発生し、データパケットの各ビットをメモリセルの別の
グループに記憶したままで、データパケットを記憶する
メモリセル１０のグループを確実に識別する。デコード
されたアドレスは、一般的に、ライン２４のような共通
のワード選択ラインにより結合される幾つかのメモリセ
ルに対応する。
換機のような電気通信パケット交換機内で使用される。
本発明のメモリは、メモリセルの特定のグループに対す
るデータの全パケットを、単一のメモリサイクル内で、
読取りおよび書込み動作を行うのに使用される。電気通
信交換機は、通常のメモリアドレス指定技術を用いて、
デコーダ（図示せず）によりデコードされるアドレスを
発生し、データパケットの各ビットをメモリセルの別の
グループに記憶したままで、データパケットを記憶する
メモリセル１０のグループを確実に識別する。デコード
されたアドレスは、一般的に、ライン２４のような共通
のワード選択ラインにより結合される幾つかのメモリセ
ルに対応する。
【００１１】図２は、制御回路１２の詳細図である。制
御回路１２は、予備充電回路２８、センスアンプ３０、
ラッチ発生器（回路）３２、読取ラッチ回路３４および
書込回路３６を含む。これらの各回路については後段に
おいて詳細に説明する。一般的に、制御回路１２は次の
ように動作する。まず、予備充電回路２８は、メモリサ
イクルのうちの最初の半分において、ビットラインをＶ
ddまで予備充電する。メモリサイクルのうちの後の半分
において、センスアンプ３０はビットラインの電圧の変
動を検出し、これにより、メモリセルからデータ値を読
み取る。読取りが完了した時点で、ラッチ発生器３２は
ラッチ信号を発生し、そして、データをラッチするため
の読取ラッチ回路３４および書込み動作を開始するため
の書込回路３６に対して、ラッチ信号を同時に出力す
る。
御回路１２は、予備充電回路２８、センスアンプ３０、
ラッチ発生器（回路）３２、読取ラッチ回路３４および
書込回路３６を含む。これらの各回路については後段に
おいて詳細に説明する。一般的に、制御回路１２は次の
ように動作する。まず、予備充電回路２８は、メモリサ
イクルのうちの最初の半分において、ビットラインをＶ
ddまで予備充電する。メモリサイクルのうちの後の半分
において、センスアンプ３０はビットラインの電圧の変
動を検出し、これにより、メモリセルからデータ値を読
み取る。読取りが完了した時点で、ラッチ発生器３２は
ラッチ信号を発生し、そして、データをラッチするため
の読取ラッチ回路３４および書込み動作を開始するため
の書込回路３６に対して、ラッチ信号を同時に出力す
る。
【００１２】さらに詳細には、センスアンプ３０は、ビ
ットラインに接続され、これらのビットライン上の電圧
変動を検出する。ビットライン電圧の変動に応じて、セ
ンスアンプ３０は、どのビットラインが論理１に結合さ
れ、どのビットラインが論理０に結合されているかを決
定する。決定後、センスアンプ３０は、ラッチ発生器３
２と読取ラッチ３４に対してデータを同時に出力する。
ラッチ発生器３２は、システムクロック信号を受信した
ときのセンスアンプ３０からの出力信号に応答して、ラ
ッチ信号を発生する。
ットラインに接続され、これらのビットライン上の電圧
変動を検出する。ビットライン電圧の変動に応じて、セ
ンスアンプ３０は、どのビットラインが論理１に結合さ
れ、どのビットラインが論理０に結合されているかを決
定する。決定後、センスアンプ３０は、ラッチ発生器３
２と読取ラッチ３４に対してデータを同時に出力する。
ラッチ発生器３２は、システムクロック信号を受信した
ときのセンスアンプ３０からの出力信号に応答して、ラ
ッチ信号を発生する。
【００１３】ラッチ発生器３２からのラッチ信号は、読
取ラッチ３４および書込回路３６へ同時に供給される。
読取ラッチ３４は、ラッチ発生器３２からラッチ信号を
受信したときに、センスアンプ３０からの信号をラッチ
する。読取ラッチ３４はラッチされたデータを読取バス
１４へ出力する。書込回路３６は、メモリセルへの書込
み用の入力データを書込バス１６から受信する。書込回
路３６は、書込可能ライン２０に電圧が印加されている
場合に、ラッチ発生器３２からラッチ信号を受信する
と、書込動作を開始する。
取ラッチ３４および書込回路３６へ同時に供給される。
読取ラッチ３４は、ラッチ発生器３２からラッチ信号を
受信したときに、センスアンプ３０からの信号をラッチ
する。読取ラッチ３４はラッチされたデータを読取バス
１４へ出力する。書込回路３６は、メモリセルへの書込
み用の入力データを書込バス１６から受信する。書込回
路３６は、書込可能ライン２０に電圧が印加されている
場合に、ラッチ発生器３２からラッチ信号を受信する
と、書込動作を開始する。
【００１４】後で詳細に説明するように、読取ラッチ３
４および書込回路３６に対して共通のラッチ信号を供給
することによって、制御回路１２は、メモリセルに対す
る読取みおよび書込みの両方の動作を、単一のクロック
サイクル内に行うことができる。
４および書込回路３６に対して共通のラッチ信号を供給
することによって、制御回路１２は、メモリセルに対す
る読取みおよび書込みの両方の動作を、単一のクロック
サイクル内に行うことができる。
【００１５】予備充電回路２８は高級タイプのｐ−チャ
ネルトランジスタ３８、４０、および４２を含む。トラ
ンジスタ３８、４０、および４２のゲート端末は、クロ
ック信号に接続されている。トランジスタ３８および４
２のドレインは、Ｖddに接続されている。トランジスタ
３８および４２のソースは共にトランジスタ４０に接続
されている。トランジスタ３８のソース端末は、一方の
ビットライン（例えば、ＢＩＴ）に接続されており、ト
ランジスタ４２のソース端末は、他方のビットライン
（例えば、バーＢＩＴ）に接続されている。予備充電回
路２８としては、クロック信号を受信したときにビット
ラインをＶddにまで急速に充電する回路であれば全て使
用できる。
ネルトランジスタ３８、４０、および４２を含む。トラ
ンジスタ３８、４０、および４２のゲート端末は、クロ
ック信号に接続されている。トランジスタ３８および４
２のドレインは、Ｖddに接続されている。トランジスタ
３８および４２のソースは共にトランジスタ４０に接続
されている。トランジスタ３８のソース端末は、一方の
ビットライン（例えば、ＢＩＴ）に接続されており、ト
ランジスタ４２のソース端末は、他方のビットライン
（例えば、バーＢＩＴ）に接続されている。予備充電回
路２８としては、クロック信号を受信したときにビット
ラインをＶddにまで急速に充電する回路であれば全て使
用できる。
【００１６】前記のように、メモリセル１０からデータ
を読み取るために、センスアンプ３０は、ビットライン
における電圧の相対的な変動を検出し、どのビットライ
ンが論理１に接続され、どのビットラインが論理０に接
続されているかを決定する。図３に示されたセンスアン
プ３０は、２個のインバータ４５と４７を含む。インバ
ータ４５および４７は、平衡回路５２（図２に詳細に図
示されている）により再生的に交差結合されている。
を読み取るために、センスアンプ３０は、ビットライン
における電圧の相対的な変動を検出し、どのビットライ
ンが論理１に接続され、どのビットラインが論理０に接
続されているかを決定する。図３に示されたセンスアン
プ３０は、２個のインバータ４５と４７を含む。インバ
ータ４５および４７は、平衡回路５２（図２に詳細に図
示されている）により再生的に交差結合されている。
【００１７】後で説明するように、平衡回路５２が閉じ
ている場合、インバータ４５および４７は不安定状態に
維持される。平衡回路５２が開くと、インバータ４５お
よび４７は、ビットラインの相対的電圧により決定され
る方向の安定状態に駆動される。ビットラインの相対的
電圧により決定されるような、インバータ間の電流の方
向は、読取ラッチ３４によりラッチされるデータ値を確
立する。
ている場合、インバータ４５および４７は不安定状態に
維持される。平衡回路５２が開くと、インバータ４５お
よび４７は、ビットラインの相対的電圧により決定され
る方向の安定状態に駆動される。ビットラインの相対的
電圧により決定されるような、インバータ間の電流の方
向は、読取ラッチ３４によりラッチされるデータ値を確
立する。
【００１８】インバータ４５および４７は、相補対称Ｍ
ＯＳ（ＣＭＯＳ）形のトランジスタ４４および４６とト
ランジスタ４８および５０によりそれぞれ形成されてい
る。トランジスタ４４および４６のゲートは、トランジ
スタ５４および５６からなる平衡回路５２により、トラ
ンジスタ４８および５０のゲートと再生的に結合されて
いる。トランジスタ５４および５６のゲート端末は、シ
ステムクロック信号により制御される。平衡回路５２
は、クロック信号が低い場合、インバータ４５および４
７に対して、短絡回路として現れる。逆に、クロック信
号が高い場合、平衡回路５２は、インバータ４５および
４７に対して、開路として現れる。
ＯＳ（ＣＭＯＳ）形のトランジスタ４４および４６とト
ランジスタ４８および５０によりそれぞれ形成されてい
る。トランジスタ４４および４６のゲートは、トランジ
スタ５４および５６からなる平衡回路５２により、トラ
ンジスタ４８および５０のゲートと再生的に結合されて
いる。トランジスタ５４および５６のゲート端末は、シ
ステムクロック信号により制御される。平衡回路５２
は、クロック信号が低い場合、インバータ４５および４
７に対して、短絡回路として現れる。逆に、クロック信
号が高い場合、平衡回路５２は、インバータ４５および
４７に対して、開路として現れる。
【００１９】インバータ４５および４７は、回路動作用
の電力をビットラインから得る。これは、電源ライン
（例えば、Ｖdd）から電流を得る従来のセンスアンプに
比べて優れている。なぜなら、本発明のセンスアンプ
は、メモリセルの内容を一旦読取れば、電流の供給を受
ける必要がほとんどないからである。
の電力をビットラインから得る。これは、電源ライン
（例えば、Ｖdd）から電流を得る従来のセンスアンプに
比べて優れている。なぜなら、本発明のセンスアンプ
は、メモリセルの内容を一旦読取れば、電流の供給を受
ける必要がほとんどないからである。
【００２０】前記のセンスアンプ３０は、その他の幾つ
かの点においても、従来のセンスアンプ設計に比べて優
れている。例えば、センスアンプ３０は、読取り動作中
の極く僅かの間のみビットラインを放電させるだけであ
るため、ビットラインをほぼＶddの電圧に維持すること
ができる。これにより、検出動作が完了した後、ビット
ラインを迅速に予備充電することができる。また、セン
スアンプ３０は、Ｖdd付近の電圧に対して最高の検出性
能を有する。したがって、Ｖddが容易に利用できること
から、ビットラインの予備充電が簡単になる。これに対
し、従来のセンスアンプ回路は、Ｖdd／２付近の電圧に
対して最も高い検出性能を有する。したがって、Ｖdd／
２の電圧を発生するために、従来のセンスアンプは追加
の回路を必要とし、その結果、回路設計が一層複雑にな
る。
かの点においても、従来のセンスアンプ設計に比べて優
れている。例えば、センスアンプ３０は、読取り動作中
の極く僅かの間のみビットラインを放電させるだけであ
るため、ビットラインをほぼＶddの電圧に維持すること
ができる。これにより、検出動作が完了した後、ビット
ラインを迅速に予備充電することができる。また、セン
スアンプ３０は、Ｖdd付近の電圧に対して最高の検出性
能を有する。したがって、Ｖddが容易に利用できること
から、ビットラインの予備充電が簡単になる。これに対
し、従来のセンスアンプ回路は、Ｖdd／２付近の電圧に
対して最も高い検出性能を有する。したがって、Ｖdd／
２の電圧を発生するために、従来のセンスアンプは追加
の回路を必要とし、その結果、回路設計が一層複雑にな
る。
【００２１】さらに、本発明のセンスアンプは、１ステ
ージだけからなり、その出力は真のＣＭＯＳ電圧であ
る。これに対して、従来のセンスアンプ設計は、出力電
圧を真のＣＭＯＳ電圧にまで復帰させるために、検出ス
テージの次に１個以上の追加ステージを必要とする。こ
れらの追加ステージは、製造コストを増大させ、動作速
度を低下させ、さらに、追加のウエハスペースを必要と
する。
ージだけからなり、その出力は真のＣＭＯＳ電圧であ
る。これに対して、従来のセンスアンプ設計は、出力電
圧を真のＣＭＯＳ電圧にまで復帰させるために、検出ス
テージの次に１個以上の追加ステージを必要とする。こ
れらの追加ステージは、製造コストを増大させ、動作速
度を低下させ、さらに、追加のウエハスペースを必要と
する。
【００２２】本発明のセンスアンプ３０は、次のように
動作する。最初に、選択ライン１８に適当な電圧を印加
することにより、アンプが選択され、インバータ４５お
よび４７と、トランジスタ５８を介したＶssとの間の電
流路を確立する。ビットライン上の電圧は、平衡回路５
２により形成された交差結合が短絡状態のまま維持され
る限り、交差結合インバータ４５および４７を不安定状
態のままに維持する。クロック信号を受信すると、平衡
回路５２は、インバータ４５および４７に対して開路と
して現れ、ビットライン間の電圧差に応じて、インバー
タを安定状態にする。
動作する。最初に、選択ライン１８に適当な電圧を印加
することにより、アンプが選択され、インバータ４５お
よび４７と、トランジスタ５８を介したＶssとの間の電
流路を確立する。ビットライン上の電圧は、平衡回路５
２により形成された交差結合が短絡状態のまま維持され
る限り、交差結合インバータ４５および４７を不安定状
態のままに維持する。クロック信号を受信すると、平衡
回路５２は、インバータ４５および４７に対して開路と
して現れ、ビットライン間の電圧差に応じて、インバー
タを安定状態にする。
【００２３】ビットライン（ＢＩＴ）上の電圧がビット
ライン（バーＢＩＴ）上の電圧よりも高い場合、インバ
ータ４５および４７は、インバータ４５の出力を高く
し、その結果、読取ラッチ３４の“データ入力”端子に
対する出力を論理１にする。しかし、バーＢＩＴ上の電
圧がＢＩＴ上の電圧よりも高い場合、インバータ４５お
よび４７は、インバータ４５の出力を低くし、その結
果、読取ラッチ３４の“データ入力”端子に対する出力
を論理０にする。
ライン（バーＢＩＴ）上の電圧よりも高い場合、インバ
ータ４５および４７は、インバータ４５の出力を高く
し、その結果、読取ラッチ３４の“データ入力”端子に
対する出力を論理１にする。しかし、バーＢＩＴ上の電
圧がＢＩＴ上の電圧よりも高い場合、インバータ４５お
よび４７は、インバータ４５の出力を低くし、その結
果、読取ラッチ３４の“データ入力”端子に対する出力
を論理０にする。
【００２４】ラッチ発生器３２は、システムクロックか
らクロックラッチ信号を発生することにより、制御回路
１２を同期モードで動作させる。ラッチ発生器３２は、
トランジスタ６０、６２、６４、および６６を含む。ラ
ッチ発生器３２は、システムクロック信号と共に、セン
スアンプ３０からデータ信号出力を受信し、そして、こ
れら３種類の信号を用いてラッチ信号を発生する。メモ
リセルから読み取られた信号（またはその逆の信号）か
らなるセンスアンプ３０の出力は、トランジスタ６４お
よび６６へ入力される。
らクロックラッチ信号を発生することにより、制御回路
１２を同期モードで動作させる。ラッチ発生器３２は、
トランジスタ６０、６２、６４、および６６を含む。ラ
ッチ発生器３２は、システムクロック信号と共に、セン
スアンプ３０からデータ信号出力を受信し、そして、こ
れら３種類の信号を用いてラッチ信号を発生する。メモ
リセルから読み取られた信号（またはその逆の信号）か
らなるセンスアンプ３０の出力は、トランジスタ６４お
よび６６へ入力される。
【００２５】トランジスタ６４および６６のドレイン端
末は、トランジスタ６０のソース端末によりＶddに結合
されている。トランジスタ６４および６６のソース端末
は、トランジスタ６２によりＶssに結合されている。ト
ランジスタ６０および６２はクロック信号により制御さ
れる。クロック信号を受信すると、トランジスタ６０お
よび６２は、ラッチ発生器３２のトランジスタ６４およ
び６６にセンスアンプ３０からのデータが供給されてい
る場合に、ＶddからＶssまで電流を流す。これにより、
トランジスタ６０のソース端末でラッチ信号が発生す
る。ラッチ信号は、読取ラッチ３４および書込回路３６
に同時に供給される。
末は、トランジスタ６０のソース端末によりＶddに結合
されている。トランジスタ６４および６６のソース端末
は、トランジスタ６２によりＶssに結合されている。ト
ランジスタ６０および６２はクロック信号により制御さ
れる。クロック信号を受信すると、トランジスタ６０お
よび６２は、ラッチ発生器３２のトランジスタ６４およ
び６６にセンスアンプ３０からのデータが供給されてい
る場合に、ＶddからＶssまで電流を流す。これにより、
トランジスタ６０のソース端末でラッチ信号が発生す
る。ラッチ信号は、読取ラッチ３４および書込回路３６
に同時に供給される。
【００２６】読取ラッチ３４は、メモリセルの現存内容
（すなわち、ＢＩＴ上の値）をそのデータ入力端末で受
信する。ラッチ発生器３２からのラッチ信号が読取ラッ
チ３４により受信されたときに、この値はラッチされ
る。読取ラッチ３４は、ラッチされた値を読取バス１４
へ出力する。読取ラッチ３４としては、Ｄ−タイプのフ
リップフロップのような適当な回路などの任意のものを
使用できる。
（すなわち、ＢＩＴ上の値）をそのデータ入力端末で受
信する。ラッチ発生器３２からのラッチ信号が読取ラッ
チ３４により受信されたときに、この値はラッチされ
る。読取ラッチ３４は、ラッチされた値を読取バス１４
へ出力する。読取ラッチ３４としては、Ｄ−タイプのフ
リップフロップのような適当な回路などの任意のものを
使用できる。
【００２７】書込回路３６は、メモリセルへの書込み用
の新規データを書込バス１６を介して受信する。書込バ
ス１６上のデータは、書込回路３６がラッチ発生器３２
からのラッチ信号を受信する前に、書込回路３６に供給
される。ラッチ信号を受信すると、書込回路３６は、新
規データをメモリセルへ書き込むために、ビットライン
のうちの一方を、接地電圧にまで低下させる。書込回路
３６は、書込可能ライン２０に電圧が印加された場合に
のみ動作する。書込回路３６としては、適当な任意の回
路を用いることができる。
の新規データを書込バス１６を介して受信する。書込バ
ス１６上のデータは、書込回路３６がラッチ発生器３２
からのラッチ信号を受信する前に、書込回路３６に供給
される。ラッチ信号を受信すると、書込回路３６は、新
規データをメモリセルへ書き込むために、ビットライン
のうちの一方を、接地電圧にまで低下させる。書込回路
３６は、書込可能ライン２０に電圧が印加された場合に
のみ動作する。書込回路３６としては、適当な任意の回
路を用いることができる。
【００２８】図４は、一対のビットラインのうちの一方
（すなわち、ＢＩＴまたはバーＢＩＴ）に書き込むため
の、書込回路３６内の回路６７の実施例を示す。他のビ
ットライン（データライン上で信号は逆転される。）用
の書込回路３６内にも、同様の回路が設けられている。
回路６７は、トランジスタ６８、７０、７２、７４、お
よび７６を含む。このうち、トランジスタ６８、７０、
７２、および７４は、ＶddとＶssとの間の電流路を形成
する。
（すなわち、ＢＩＴまたはバーＢＩＴ）に書き込むため
の、書込回路３６内の回路６７の実施例を示す。他のビ
ットライン（データライン上で信号は逆転される。）用
の書込回路３６内にも、同様の回路が設けられている。
回路６７は、トランジスタ６８、７０、７２、７４、お
よび７６を含む。このうち、トランジスタ６８、７０、
７２、および７４は、ＶddとＶssとの間の電流路を形成
する。
【００２９】トランジスタ６８および７４は、ラッチ発
生器３２からのラッチ信号により制御され、一方、トラ
ンジスタ７０および７２は、書込可能ライン２０および
書込バス１６から受信したデータによりそれぞれ制御さ
れる。書込バス１６上のデータが高くセットされ、か
つ、書込可能ライン２０上で同時に書込みが選択された
場合に、トランジスタ７６はターンオンされ、ビットラ
インをＶssにする。このような状況下で、ラッチ信号は
回路６７をクロックし、そして、書込みを行う。
生器３２からのラッチ信号により制御され、一方、トラ
ンジスタ７０および７２は、書込可能ライン２０および
書込バス１６から受信したデータによりそれぞれ制御さ
れる。書込バス１６上のデータが高くセットされ、か
つ、書込可能ライン２０上で同時に書込みが選択された
場合に、トランジスタ７６はターンオンされ、ビットラ
インをＶssにする。このような状況下で、ラッチ信号は
回路６７をクロックし、そして、書込みを行う。
【００３０】本発明の同期スタティックランダムアクセ
スメモリの構成について説明してきたが、次に、図５を
参照しながら、このメモリの動作について説明する。
スメモリの構成について説明してきたが、次に、図５を
参照しながら、このメモリの動作について説明する。
【００３１】図５は、本発明のメモリ内の様々な信号の
タイミングを例示している。第１の時間間隔（ｔ0 −ｔ
1 ）において、クロック信号は低くなる。この低クロッ
ク信号は、予備充電回路２８を始動し、そして、センス
アンプ３０のトランジスタ５４および５６をターンオン
することにより平衡スイッチ６２を閉じる。予備充電回
路２８は、ビットラインを電圧Ｖddまで充電し、センス
アンプ回路３０へ電力を供給する。（説明の便宜上、ビ
ットラインは時間間隔ｔ0 −ｔ1 において、既に前記充
電状態になっているように図示されている。）この時間
間隔において、ラッチ信号は低い。選択ライン１８は高
電圧で駆動され、このメモリサイクルに必要な制御回路
を選択する。
タイミングを例示している。第１の時間間隔（ｔ0 −ｔ
1 ）において、クロック信号は低くなる。この低クロッ
ク信号は、予備充電回路２８を始動し、そして、センス
アンプ３０のトランジスタ５４および５６をターンオン
することにより平衡スイッチ６２を閉じる。予備充電回
路２８は、ビットラインを電圧Ｖddまで充電し、センス
アンプ回路３０へ電力を供給する。（説明の便宜上、ビ
ットラインは時間間隔ｔ0 −ｔ1 において、既に前記充
電状態になっているように図示されている。）この時間
間隔において、ラッチ信号は低い。選択ライン１８は高
電圧で駆動され、このメモリサイクルに必要な制御回路
を選択する。
【００３２】時間間隔ｔ1 −ｔ2 において、クロック信
号は高くなり、ビットラインの予備充電は停止する。同
時に、ワード選択ライン（図１参照）が高電圧で駆動さ
れ、アレーの各列の１つのメモリセルを、個別のビット
ライン対により個別の制御回路１２と接続する。ビット
ラインは、センスアンプ３０へ電力を供給するので、両
方のビットラインの電圧はＶddより僅かに低下する。し
かし、メモリセルは、ビットラインのうちの一方の電圧
を、他方の電圧よりも速く低下させる。この現象は、メ
モリセルの一方のノードがゼロを記憶しており、その結
果、接地されるために生じる。
号は高くなり、ビットラインの予備充電は停止する。同
時に、ワード選択ライン（図１参照）が高電圧で駆動さ
れ、アレーの各列の１つのメモリセルを、個別のビット
ライン対により個別の制御回路１２と接続する。ビット
ラインは、センスアンプ３０へ電力を供給するので、両
方のビットラインの電圧はＶddより僅かに低下する。し
かし、メモリセルは、ビットラインのうちの一方の電圧
を、他方の電圧よりも速く低下させる。この現象は、メ
モリセルの一方のノードがゼロを記憶しており、その結
果、接地されるために生じる。
【００３３】時間間隔ｔ2 −ｔ3 において、平衡スイッ
チ５２が開き、センスアンプ３０のインバータ４５およ
び４７を安定状態にする。時間間隔ｔ1 −ｔ2 におい
て、ビットラインの電圧を互いに十分に離してセンス動
作を促進するために、平衡スイッチ５２を開く前に僅か
に遅延させる。時刻ｔ3 において、センス動作は完了
し、ラッチ信号が発生する。センスアンプ３０により出
力されたデータ値は、読取ラッチ３４でラッチされ、そ
して、書込み動作が開始される。
チ５２が開き、センスアンプ３０のインバータ４５およ
び４７を安定状態にする。時間間隔ｔ1 −ｔ2 におい
て、ビットラインの電圧を互いに十分に離してセンス動
作を促進するために、平衡スイッチ５２を開く前に僅か
に遅延させる。時刻ｔ3 において、センス動作は完了
し、ラッチ信号が発生する。センスアンプ３０により出
力されたデータ値は、読取ラッチ３４でラッチされ、そ
して、書込み動作が開始される。
【００３４】時間間隔ｔ3 −ｔ4 において、ビットライ
ンのうちの一方は接地電圧まで低くされ、このビットラ
インに関連するメモリセルノードに０が書き込まれる。
他方のビットラインは、Ｖdd付近の電圧に充電された状
態のまま維持され、この第２のビットラインに関連する
メモリセルノードに１が書き込まれる。書込み動作は時
刻ｔ4 で完了する。
ンのうちの一方は接地電圧まで低くされ、このビットラ
インに関連するメモリセルノードに０が書き込まれる。
他方のビットラインは、Ｖdd付近の電圧に充電された状
態のまま維持され、この第２のビットラインに関連する
メモリセルノードに１が書き込まれる。書込み動作は時
刻ｔ4 で完了する。
【００３５】時間間隔ｔ4 −ｔ5 において、新たなメモ
リサイクルが開始する。クロック信号は再び低くなり、
予備充電が開始される。両方のビットラインはＶddにま
で充電される。ラッチ信号は０に戻る。センスアンプ３
０は、再び、メモリセルの内容を読むための準備状態に
なる。
リサイクルが開始する。クロック信号は再び低くなり、
予備充電が開始される。両方のビットラインはＶddにま
で充電される。ラッチ信号は０に戻る。センスアンプ３
０は、再び、メモリセルの内容を読むための準備状態に
なる。
【００３６】メモリセルへの書込み用のビットの値が、
このメモリセルに現在記憶されているビットの値と同一
である場合、書込み動作の発生を阻止することにより、
本発明のメモリにより消費される電力を大幅に低下させ
ることができる。前記のように、選択されたセルの内容
は、このセルへ新規データを書き込む直前に読み取られ
る。従って、引き続き書込み動作を行う必要があるか否
かを決定するために、特定のメモリセルにおける読取り
動作の結果を、このセルへの書込み用データと比較する
ことができる。セル内の値が書込み用の値と等しい場
合、書込み動作は阻止される。
このメモリセルに現在記憶されているビットの値と同一
である場合、書込み動作の発生を阻止することにより、
本発明のメモリにより消費される電力を大幅に低下させ
ることができる。前記のように、選択されたセルの内容
は、このセルへ新規データを書き込む直前に読み取られ
る。従って、引き続き書込み動作を行う必要があるか否
かを決定するために、特定のメモリセルにおける読取り
動作の結果を、このセルへの書込み用データと比較する
ことができる。セル内の値が書込み用の値と等しい場
合、書込み動作は阻止される。
【００３７】図６は、読取り動作後のメモリセルの内容
と、セルへの書込み用のデータとの比較を行うための回
路の一例を示す。この回路は、排他的ＯＲゲート７８を
含む。このゲートの一方の入力端子はセンスアンプ３０
の“データ”出力に接続されている。排他的ＯＲゲート
７８の他方の入力端子は、書込バス１６に接続されてい
る。排他的ＯＲゲート７８の出力端子は、書込回路３６
の書込可能ライン２０を駆動し、書込回路３６を使用可
能または使用不能にする。
と、セルへの書込み用のデータとの比較を行うための回
路の一例を示す。この回路は、排他的ＯＲゲート７８を
含む。このゲートの一方の入力端子はセンスアンプ３０
の“データ”出力に接続されている。排他的ＯＲゲート
７８の他方の入力端子は、書込バス１６に接続されてい
る。排他的ＯＲゲート７８の出力端子は、書込回路３６
の書込可能ライン２０を駆動し、書込回路３６を使用可
能または使用不能にする。
【００３８】センスアンプ３０から出力されたデータ値
が書込バス１６に供給された値と同一である場合、排他
的ＯＲゲート７８は、書込回路３６に論理０を出力し、
これにより、書込み動作を阻止する。これと逆に、セン
スアンプ３０から出力されたデータ値が書込バス１６に
供給された値と異なる場合、排他的ＯＲゲート７８は書
込回路３６に論理１を出力し、これにより、書込み動作
を可能にする。
が書込バス１６に供給された値と同一である場合、排他
的ＯＲゲート７８は、書込回路３６に論理０を出力し、
これにより、書込み動作を阻止する。これと逆に、セン
スアンプ３０から出力されたデータ値が書込バス１６に
供給された値と異なる場合、排他的ＯＲゲート７８は書
込回路３６に論理１を出力し、これにより、書込み動作
を可能にする。
【００３９】本発明の読取り・書込みメモリおよび制御
回路は、同時読取り動作および書込み動作を行うため
の、“書戻しキャッシュ”で使用するのに適する。本発
明のメモリは“キャッシュ”から現存データを読み取
り、そして、この“キャッシュ”からのデータをメイン
メモリへ書き戻す。同時に、新規データはメインメモリ
から“キャッシュ”へ書き込まれる。
回路は、同時読取り動作および書込み動作を行うため
の、“書戻しキャッシュ”で使用するのに適する。本発
明のメモリは“キャッシュ”から現存データを読み取
り、そして、この“キャッシュ”からのデータをメイン
メモリへ書き戻す。同時に、新規データはメインメモリ
から“キャッシュ”へ書き込まれる。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
単一のメモリサイクル内で読取りおよび書込みの両動作
を行い、かつ、メモリセルの現存データと書込み用の新
規データが同じ場合に書き込み動作を阻止することによ
り、最高速度かつ最小消費電力で動作するスタティック
ランダムアクセスメモリを提供することができる。
単一のメモリサイクル内で読取りおよび書込みの両動作
を行い、かつ、メモリセルの現存データと書込み用の新
規データが同じ場合に書き込み動作を阻止することによ
り、最高速度かつ最小消費電力で動作するスタティック
ランダムアクセスメモリを提供することができる。
【図１】本発明により構成されたメモリセルアレーと制
御回路の一実施例を示すブロック図である。
御回路の一実施例を示すブロック図である。
【図２】図１の制御回路の詳細を示す模式的ブロック図
である。
である。
【図３】図２のセンスアンプの一例を示す模式的ブロッ
ク図である。
ク図である。
【図４】図２の書込回路の一例を示す模式的ブロック図
である。
である。
【図５】図１のメモリ回路のメモリサイクルを示すタイ
ミングチャート図である。
ミングチャート図である。
【図６】メモリへの書込み用の新規データの値とメモリ
内の現存する値とを比較し、この比較結果に応じて書込
み動作を制御するための回路の一例の部分を示す模式的
ブロック図である。
内の現存する値とを比較し、この比較結果に応じて書込
み動作を制御するための回路の一例の部分を示す模式的
ブロック図である。
１０ メモリセル １２ 制御回路 １４ 読取バス １６ 書込バス １８ 選択制御ライン ２０ 書込可能ライン ２２ クロックライン ２４ ワード選択ライン0 ２６ ワード選択ライン1 ２８ 予備充電回路 ３０ センスアンプ ３２ ラッチ発生器 ３４ 読取ラッチ ３６ 書込回路 ３８、４０、４２ トランジスタ ４４、４６、４８、５０ トランジスタ ４５、４７ インバータ ５２ 平衡回路 ５４、５６ トランジスタ ６０、６２、６４、６６ トランジスタ ６７ 回路 ６８、７０、７２、７４、７６ トランジスタ ７８ 排他的ＯＲゲート
Claims (6)
- 【請求項１】 単一のメモリアクセスサイクル内に、メ
モリのメモリセル（１０）に対して読取りおよび書込み
を行うことのできる、ランダムアクセスメモリであっ
て、 各メモリセルに記憶されたビットの値と、前記メモリセ
ルへの書込み用の入力ビットの値とを比較する比較手段
（７８）と、 前記比較手段に応答して、前記入力ビット値が前記メモ
リセルに記憶されたビットの値と異なる場合にのみ、前
記メモリセルに前記入力ビット値を書き込む書込み手段
（３６）と、を有することを特徴とする、ランダムアク
セスメモリ。 - 【請求項２】 前記比較手段は、排他的ＯＲゲートを含
むことを特徴とする請求項１に記載のランダムアクセス
メモリ。 - 【請求項３】 単一のメモリアクセスサイクル内に、メ
モリのメモリセル（１０）に対して読取りおよび書込み
を行うことのできる、ランダムアクセスメモリであっ
て、 各メモリセルに記憶されたビットの値と、前記メモリセ
ルへの書込み用の入力ビットの値とを比較する比較手段
（７８）と、 前記比較手段に応答して、前記入力ビット値と前記メモ
リセルに記憶されたビットの値とが実質的に同じ場合
に、前記メモリセルに前記入力ビット値を書き込むこと
を阻止する手段（７８）と、を有することを特徴とす
る、ランダムアクセスメモリ。 - 【請求項４】 前記比較手段は、排他的ＯＲゲートを含
むことを特徴とする請求項３に記載のランダムアクセス
メモリ。 - 【請求項５】 単一のメモリアクセスサイクル内に、メ
モリの個別のメモリセル（１０）に対して読取りおよび
書込みを行うことのできるランダムアクセスメモリの読
取り・書込み方法であって、 各メモリセルに記憶されたビットの値と、前記メモリセ
ルへの書込み用の入力ビットの値とを比較する比較ステ
ップと、 前記入力ビット値が前記メモリセルに記憶されたビット
の値と異なる場合にのみ、前記メモリセルに前記入力ビ
ット値を書き込む書込みステップと、を有することを特
徴とする、ランダムアクセスメモリの読取り・書込み方
法。 - 【請求項６】 前記比較ステップは、 前記メモリセルに記憶されたビットの値を読み取る読取
りステップと、 前記メモリセルからの読取りビット値と前記入力ビット
値を排他的ＯＲゲートに供給する供給ステップと、を有
することを特徴とする、請求項５に記載のランダムアク
セスメモリの読取り・書込み方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US965138 | 1992-10-22 | ||
| US07/965,138 US5394361A (en) | 1992-10-22 | 1992-10-22 | Read/write memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06203571A true JPH06203571A (ja) | 1994-07-22 |
Family
ID=25509508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5285585A Pending JPH06203571A (ja) | 1992-10-22 | 1993-10-21 | ランダムアクセスメモリとその読取り・書込み方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5394361A (ja) |
| EP (1) | EP0594345A3 (ja) |
| JP (1) | JPH06203571A (ja) |
| KR (1) | KR960004000B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646948A (en) * | 1993-09-03 | 1997-07-08 | Advantest Corporation | Apparatus for concurrently testing a plurality of semiconductor memories in parallel |
| JPH0863975A (ja) * | 1994-08-25 | 1996-03-08 | Fujitsu Ltd | スタティックｒａｍおよびこのスタティックｒａｍを有する処理装置 |
| US5541918A (en) * | 1995-01-31 | 1996-07-30 | Fore Systems, Inc. | Method and apparatus for manipulating an ATM cell |
| US6262937B1 (en) | 1998-03-13 | 2001-07-17 | Cypress Semiconductor Corp. | Synchronous random access memory having a read/write address bus and process for writing to and reading from the same |
| US6262936B1 (en) | 1998-03-13 | 2001-07-17 | Cypress Semiconductor Corp. | Random access memory having independent read port and write port and process for writing to and reading from the same |
| US6069839A (en) | 1998-03-20 | 2000-05-30 | Cypress Semiconductor Corp. | Circuit and method for implementing single-cycle read/write operation(s), and random access memory including the circuit and/or practicing the method |
| US6087858A (en) * | 1998-06-24 | 2000-07-11 | Cypress Semiconductor Corp. | Self-timed sense amplifier evaluation scheme |
| US5978280A (en) * | 1998-06-25 | 1999-11-02 | Cypress Semiconductor Corp. | Method, architecture and circuit for reducing and/or eliminating small signal voltage swing sensitivity |
| US5986970A (en) * | 1998-06-29 | 1999-11-16 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to a memory |
| US6122203A (en) * | 1998-06-29 | 2000-09-19 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to and reading from a memory during a single cycle |
| US5946255A (en) * | 1998-07-31 | 1999-08-31 | Cypress Semiconductor Corp. | Wordline synchronized reference voltage generator |
| US20020174290A1 (en) * | 2001-05-15 | 2002-11-21 | Wu Kun Ho | Memory accelerator, acceleration method and associated interface card and motherboard |
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|---|---|---|---|---|
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-
1992
- 1992-10-22 US US07/965,138 patent/US5394361A/en not_active Expired - Lifetime
-
1993
- 1993-10-11 KR KR1019930020992A patent/KR960004000B1/ko not_active Expired - Fee Related
- 1993-10-13 EP EP9393308140A patent/EP0594345A3/en not_active Withdrawn
- 1993-10-21 JP JP5285585A patent/JPH06203571A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6379292A (ja) * | 1986-09-24 | 1988-04-09 | Nec Corp | スタテイツク型メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5394361A (en) | 1995-02-28 |
| EP0594345A2 (en) | 1994-04-27 |
| KR940010107A (ko) | 1994-05-24 |
| KR960004000B1 (ko) | 1996-03-25 |
| EP0594345A3 (en) | 1994-08-24 |
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