JPH06204172A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06204172A JPH06204172A JP34930592A JP34930592A JPH06204172A JP H06204172 A JPH06204172 A JP H06204172A JP 34930592 A JP34930592 A JP 34930592A JP 34930592 A JP34930592 A JP 34930592A JP H06204172 A JPH06204172 A JP H06204172A
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- semiconductor device
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Abstract
(57)【要約】
【目的】半導体基板上の所望位置に、均一なチタンシリ
サイド層を形成し、接合リークを減少すると共に、シー
ト抵抗の増大を防止した半導体装置の製造方法を提供す
る。 【構成】半導体基板１の所望位置に、水素を含有するチ
タン膜１２をスパッタリング法により堆積した後、前記
チタン膜１２が形成された半導体基板１に熱処理を行
い、チタンシリサイド層１３を形成する。
サイド層を形成し、接合リークを減少すると共に、シー
ト抵抗の増大を防止した半導体装置の製造方法を提供す
る。 【構成】半導体基板１の所望位置に、水素を含有するチ
タン膜１２をスパッタリング法により堆積した後、前記
チタン膜１２が形成された半導体基板１に熱処理を行
い、チタンシリサイド層１３を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、素子間にばらつきが生じることを抑制
し、接合リークを減少すると共に、シート抵抗の増大を
防止した半導体装置の製造方法に関する。
に係り、特に、素子間にばらつきが生じることを抑制
し、接合リークを減少すると共に、シート抵抗の増大を
防止した半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来から、ＭＯＳ（Metal Oxide Semico
nductor ）型の半導体集積回路では、電極材料として安
定なチタンシリサイドが広く用いられている。また、ゲ
ートとソース及びドレインとの間のシート抵抗を低減す
るため、前記ゲート、ソース及びドレインの全面を自己
整合的にシリサイド化させる種々のシリサイド技術が検
討されているが、このシリサイド技術でもチタンシリサ
イドが一般的に広く用いられている。
nductor ）型の半導体集積回路では、電極材料として安
定なチタンシリサイドが広く用いられている。また、ゲ
ートとソース及びドレインとの間のシート抵抗を低減す
るため、前記ゲート、ソース及びドレインの全面を自己
整合的にシリサイド化させる種々のシリサイド技術が検
討されているが、このシリサイド技術でもチタンシリサ
イドが一般的に広く用いられている。
【０００３】前記チタンシリサイドからなる層は、通
常、不活性ガス雰囲気中で、チタン金属をスパッタリン
グ法により、ゲート電極が形成された半導体基板の全面
に堆積した後、このチタン金属層に熱処理（アニール）
を行い、前記ゲート電極、ソース及びドレイン上に形成
されたチタン金属のみをシリサイド化させ、未反応高融
点金属を選択的にエッチング除去し、半導体基板上の所
望位置に、チタンシリサイド層を形成している。
常、不活性ガス雰囲気中で、チタン金属をスパッタリン
グ法により、ゲート電極が形成された半導体基板の全面
に堆積した後、このチタン金属層に熱処理（アニール）
を行い、前記ゲート電極、ソース及びドレイン上に形成
されたチタン金属のみをシリサイド化させ、未反応高融
点金属を選択的にエッチング除去し、半導体基板上の所
望位置に、チタンシリサイド層を形成している。
【０００４】
【発明が解決しようとする課題】しかしながら、前記従
来の方法によりチタンシリサイド層を形成すると、前記
半導体基板上に存在する炭素等の汚染により、シリサイ
ド化が起こり難くなり、前記炭素等の存在量や存在部分
等により、シリサイド化が均一（一様）に進行せず、チ
タンシリサイド層の形成状態にばらつきが生じてしまう
という問題があった。このため、ソース及びドレインに
おける接合リークが生じ易くなり、半導体装置の性能や
信頼性が低下するという問題があった。
来の方法によりチタンシリサイド層を形成すると、前記
半導体基板上に存在する炭素等の汚染により、シリサイ
ド化が起こり難くなり、前記炭素等の存在量や存在部分
等により、シリサイド化が均一（一様）に進行せず、チ
タンシリサイド層の形成状態にばらつきが生じてしまう
という問題があった。このため、ソース及びドレインに
おける接合リークが生じ易くなり、半導体装置の性能や
信頼性が低下するという問題があった。
【０００５】また、チタンシリサイド層の形成状態のば
らつきにより、当該チタンシリサイド層と半導体（シリ
コン）との界面に凹凸が生じるため、当該チタンシリサ
イド層は、後に行う高温熱処理工程の際に凝集を起こし
易く、シート抵抗の増大を招くという問題もあった。本
発明は、このような問題を解決することを課題とするも
のであり、半導体基板上の所望位置に、均一なチタンシ
リサイド層を形成し、接合リークを減少すると共に、シ
ート抵抗の増大を防止した半導体装置の製造方法を提供
することを目的とする。
らつきにより、当該チタンシリサイド層と半導体（シリ
コン）との界面に凹凸が生じるため、当該チタンシリサ
イド層は、後に行う高温熱処理工程の際に凝集を起こし
易く、シート抵抗の増大を招くという問題もあった。本
発明は、このような問題を解決することを課題とするも
のであり、半導体基板上の所望位置に、均一なチタンシ
リサイド層を形成し、接合リークを減少すると共に、シ
ート抵抗の増大を防止した半導体装置の製造方法を提供
することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板上の所望位置に、チタンシリ
サイド層が形成されてなる半導体装置の製造方法におい
て、水素を含有するチタン膜をスパッタリング法により
堆積する工程と、前記チタン膜が形成された半導体基板
に熱処理を行う工程と、を含むことを特徴とする半導体
装置の製造方法を提供するものである。
に、本発明は、半導体基板上の所望位置に、チタンシリ
サイド層が形成されてなる半導体装置の製造方法におい
て、水素を含有するチタン膜をスパッタリング法により
堆積する工程と、前記チタン膜が形成された半導体基板
に熱処理を行う工程と、を含むことを特徴とする半導体
装置の製造方法を提供するものである。
【０００７】そして、前記チタン膜の水素含有量が、１
×１０22／ｃｍ3 以上であることを特徴とする半導体装
置の製造方法を提供するものである。さらに、前記スパ
ッタリング法は、雰囲気中に水素を含有する不活性ガス
を用いて行うことを特徴とする製造方法を提供するもの
である。
×１０22／ｃｍ3 以上であることを特徴とする半導体装
置の製造方法を提供するものである。さらに、前記スパ
ッタリング法は、雰囲気中に水素を含有する不活性ガス
を用いて行うことを特徴とする製造方法を提供するもの
である。
【０００８】
【作用】本発明によれば、水素を含有するチタン膜をス
パッタリング法により堆積することで、当該チタン中に
含有されている水素により、半導体（シリコン）上に存
在する炭素等の汚染を除去することができる。従って、
後の熱処理工程によるチタンと半導体との固相反応によ
り形成するチタンシリサイド層にばらつきが生じること
がない。このため、素子間のばらつきを抑制することが
できる。また、均一にシリサイド化が進行するため、チ
タンシリサイドと半導体との界面状態を良好にすること
ができ、ソース及びドレインにおける接合リークを低減
させることができる。さらに、前記チタンシリサイド層
は、平坦な界面を有するため、後に行う高温熱処理工程
の際に、当該チタンシリサイド層が凝集しにくくなり、
シート抵抗の増大を防止することができる。
パッタリング法により堆積することで、当該チタン中に
含有されている水素により、半導体（シリコン）上に存
在する炭素等の汚染を除去することができる。従って、
後の熱処理工程によるチタンと半導体との固相反応によ
り形成するチタンシリサイド層にばらつきが生じること
がない。このため、素子間のばらつきを抑制することが
できる。また、均一にシリサイド化が進行するため、チ
タンシリサイドと半導体との界面状態を良好にすること
ができ、ソース及びドレインにおける接合リークを低減
させることができる。さらに、前記チタンシリサイド層
は、平坦な界面を有するため、後に行う高温熱処理工程
の際に、当該チタンシリサイド層が凝集しにくくなり、
シート抵抗の増大を防止することができる。
【０００９】また、前記チタン膜の水素含有量を、１×
１０22／ｃｍ3 以上とすることで、前記半導体上に存在
する炭素等の汚染をより有効に除去することができる。
さらにまた、雰囲気中に水素を含有する不活性ガスを用
いて前記スパッタリング法を行うことで、前記半導体上
に存在する炭素等の汚染をより一層有効に除去すること
ができる。
１０22／ｃｍ3 以上とすることで、前記半導体上に存在
する炭素等の汚染をより有効に除去することができる。
さらにまた、雰囲気中に水素を含有する不活性ガスを用
いて前記スパッタリング法を行うことで、前記半導体上
に存在する炭素等の汚染をより一層有効に除去すること
ができる。
【００１０】
【実施例】次に、本発明の一実施例について、図面を参
照して説明する。図１ないし図３は、本発明の実施例に
係るＭＯＳ型半導体装置の製造工程の一部を示す部分断
面図、図４は、本実施例に係る半導体装置のチタン膜を
形成するスパッタ装置の断面図である。
照して説明する。図１ないし図３は、本発明の実施例に
係るＭＯＳ型半導体装置の製造工程の一部を示す部分断
面図、図４は、本実施例に係る半導体装置のチタン膜を
形成するスパッタ装置の断面図である。
【００１１】図１に示す工程では、ｐ型の半導体基板１
の素子分離領域に、公知の選択酸化技術により、フィー
ルド酸化膜２を形成する。次に、前記半導体基板１の素
子形成領域に、膜厚が１５ｎｍ程度の酸化膜を形成す
る。次いで、前記酸化膜上に、膜厚が３５０ｎｍ程度の
多結晶シリコン膜を形成し、これに低抵抗化のための不
純物をドープする。次に、前記不純物がドープされた多
結晶シリコン膜及び前記酸化膜をパターニングして、ゲ
ート電極４及びゲート酸化膜３を形成する。次いで、前
記ゲート電極４をマスクとして、前記半導体基板１中
に、ｎ型不純物を低濃度でイオン注入し、ｎ- 拡散層６
及び９を形成する。次に、前記半導体基板１及びゲート
電極４、ゲート酸化膜３の全面に、例えば、ＣＶＤ（Ch
emical VaporDeposition ）法により、膜厚が２００ｎ
ｍ程度の酸化膜を形成する。次いで、この酸化膜に、反
応性イオンエッチングによる異方性エッチングを行い、
前記ゲート電極４の側壁に、当該酸化膜からなるサイド
ウォール５を形成する。次に、前記サイドウォール５及
びゲート電極４をマスクとして、前記半導体基板１中
に、ｎ型不純物を高濃度でイオン注入し、ｎ+ 拡散層７
及び１０を形成する。このようにして、ＬＤＤ（Lightl
y Doped Drain Structure ）構造、即ち、ｎ- 拡散層６
及びｎ+ 拡散層７からなるソース８、及びｎ- 拡散層９
及びｎ+ 拡散層１０からなるドレイン１１を形成する。
その後、前記半導体基板１に熱処理を行い、前記ｎ型不
純物の電気的活性化を行う。
の素子分離領域に、公知の選択酸化技術により、フィー
ルド酸化膜２を形成する。次に、前記半導体基板１の素
子形成領域に、膜厚が１５ｎｍ程度の酸化膜を形成す
る。次いで、前記酸化膜上に、膜厚が３５０ｎｍ程度の
多結晶シリコン膜を形成し、これに低抵抗化のための不
純物をドープする。次に、前記不純物がドープされた多
結晶シリコン膜及び前記酸化膜をパターニングして、ゲ
ート電極４及びゲート酸化膜３を形成する。次いで、前
記ゲート電極４をマスクとして、前記半導体基板１中
に、ｎ型不純物を低濃度でイオン注入し、ｎ- 拡散層６
及び９を形成する。次に、前記半導体基板１及びゲート
電極４、ゲート酸化膜３の全面に、例えば、ＣＶＤ（Ch
emical VaporDeposition ）法により、膜厚が２００ｎ
ｍ程度の酸化膜を形成する。次いで、この酸化膜に、反
応性イオンエッチングによる異方性エッチングを行い、
前記ゲート電極４の側壁に、当該酸化膜からなるサイド
ウォール５を形成する。次に、前記サイドウォール５及
びゲート電極４をマスクとして、前記半導体基板１中
に、ｎ型不純物を高濃度でイオン注入し、ｎ+ 拡散層７
及び１０を形成する。このようにして、ＬＤＤ（Lightl
y Doped Drain Structure ）構造、即ち、ｎ- 拡散層６
及びｎ+ 拡散層７からなるソース８、及びｎ- 拡散層９
及びｎ+ 拡散層１０からなるドレイン１１を形成する。
その後、前記半導体基板１に熱処理を行い、前記ｎ型不
純物の電気的活性化を行う。
【００１２】次に、図２に示す工程では、図１に示す工
程で得た半導体基板１を図４に示すスパッタ装置に装入
し、当該半導体基板１の上面に、水素を含有する不活性
ガスを用いたスパッタリング法を行い、図１に示す工程
で得たゲート電極４、サイドウォール５及び露出してい
る半導体基板１の全面に、水素を１×１０22／ｃｍ3以
上含有するチタン膜１２を３０ｎｍ程度の膜厚で形成す
る。ここで、前記チタン膜１２は、水素を含有してお
り、この水素が半導体基板１上や、ゲート電極４上に存
在する炭素等の汚染を除去するため、後の熱処理工程で
形成するチタンシリサイド層１３にばらつきが生じるこ
とがない。また、均一にシリサイド化を進行させること
ができる。このため、素子間にばらつきが発生すること
を抑制することができ、且つ、後に形成するチタンシリ
サイド層１３と半導体基板１及びゲート電極４との界面
が良好となり、ソース８及びドレイン１１における接合
リークを低減させることができる。さらに、後に形成す
る前記チタンシリサイド層１３は、平坦な界面を有する
ため、チタンシリサイド層１３の形成後に行う高温熱処
理工程の際に、当該チタンシリサイド層１３が凝集しに
くくなり、シート抵抗の増大を防止することができる。
程で得た半導体基板１を図４に示すスパッタ装置に装入
し、当該半導体基板１の上面に、水素を含有する不活性
ガスを用いたスパッタリング法を行い、図１に示す工程
で得たゲート電極４、サイドウォール５及び露出してい
る半導体基板１の全面に、水素を１×１０22／ｃｍ3以
上含有するチタン膜１２を３０ｎｍ程度の膜厚で形成す
る。ここで、前記チタン膜１２は、水素を含有してお
り、この水素が半導体基板１上や、ゲート電極４上に存
在する炭素等の汚染を除去するため、後の熱処理工程で
形成するチタンシリサイド層１３にばらつきが生じるこ
とがない。また、均一にシリサイド化を進行させること
ができる。このため、素子間にばらつきが発生すること
を抑制することができ、且つ、後に形成するチタンシリ
サイド層１３と半導体基板１及びゲート電極４との界面
が良好となり、ソース８及びドレイン１１における接合
リークを低減させることができる。さらに、後に形成す
る前記チタンシリサイド層１３は、平坦な界面を有する
ため、チタンシリサイド層１３の形成後に行う高温熱処
理工程の際に、当該チタンシリサイド層１３が凝集しに
くくなり、シート抵抗の増大を防止することができる。
【００１３】なお、前記図４に示す装置は、ベルジャ２
１内の基板設置台２２に半導体基板１を設置し、この半
導体基板１と対向する位置に、予め水素を含有させたチ
タンのターゲット２３を配置させる構造を有している。
そして、前記べルジャ２１には、該ベルジャ２１内の気
体を排気する排気管２７が接続されており、この排気管
２７には、前記ベルジャ２１内の気体の排気状態を調整
する排気バルブ２４が設置されている。さらに、前記ベ
ルジャ２１には、当該ベルジャ２１内にガスを供給する
２つのガス導入口２５及び２６が開口されており、当該
ガス導入口２５及び２６には、図示しないガス供給管や
ガス供給ボンベ等が接続されている。
１内の基板設置台２２に半導体基板１を設置し、この半
導体基板１と対向する位置に、予め水素を含有させたチ
タンのターゲット２３を配置させる構造を有している。
そして、前記べルジャ２１には、該ベルジャ２１内の気
体を排気する排気管２７が接続されており、この排気管
２７には、前記ベルジャ２１内の気体の排気状態を調整
する排気バルブ２４が設置されている。さらに、前記ベ
ルジャ２１には、当該ベルジャ２１内にガスを供給する
２つのガス導入口２５及び２６が開口されており、当該
ガス導入口２５及び２６には、図示しないガス供給管や
ガス供給ボンベ等が接続されている。
【００１４】本実施例では、図１に示す工程で得たゲー
ト電極４、サイドウォール５及び露出した半導体基板１
の全面に、チタン膜１２を堆積する具体的な方法とし
て、前記ターゲット２３と半導体基板１を設置した基板
設置台２２との間に、高電圧を印加し、ガス放電により
ターゲット２３をスパッタリングし、半導体基板１上に
前記チタン膜１２を堆積する方法をとった。
ト電極４、サイドウォール５及び露出した半導体基板１
の全面に、チタン膜１２を堆積する具体的な方法とし
て、前記ターゲット２３と半導体基板１を設置した基板
設置台２２との間に、高電圧を印加し、ガス放電により
ターゲット２３をスパッタリングし、半導体基板１上に
前記チタン膜１２を堆積する方法をとった。
【００１５】次いで、図３に示す工程では、図２に示す
工程で得たチタン膜１２が形成された半導体基板１に、
窒素雰囲気中で、６５０℃、３０秒間程度の熱処理を行
い、前記チタン膜１２と接触しているゲート電極４、ソ
ース６及びドレイン７とを反応させ（シリコンとチタン
との固相反応）、この部分のチタン膜１２をシリサイド
化する。次に、前記フィールド酸化膜２上及びサイドウ
ォール５上に形成された未反応のチタン膜１２を、例え
ば、Ｈ2 Ｏ2 ／ＮＨ4 ＯＨを含有した水溶液で除去した
後、再び８００℃で３０秒間の熱処理を行う。このよう
にして、ゲート電極４、ソース６及びドレイン７上に、
自己整合的にチタンシリサイド膜１３を形成した。
工程で得たチタン膜１２が形成された半導体基板１に、
窒素雰囲気中で、６５０℃、３０秒間程度の熱処理を行
い、前記チタン膜１２と接触しているゲート電極４、ソ
ース６及びドレイン７とを反応させ（シリコンとチタン
との固相反応）、この部分のチタン膜１２をシリサイド
化する。次に、前記フィールド酸化膜２上及びサイドウ
ォール５上に形成された未反応のチタン膜１２を、例え
ば、Ｈ2 Ｏ2 ／ＮＨ4 ＯＨを含有した水溶液で除去した
後、再び８００℃で３０秒間の熱処理を行う。このよう
にして、ゲート電極４、ソース６及びドレイン７上に、
自己整合的にチタンシリサイド膜１３を形成した。
【００１６】その後、所望の工程を行い、ＭＯＳ型半導
体装置を完成する（発明品）。次に、比較として、前記
実施例と同様の手順で、水素を含有しないチタンをター
ゲットとして用いてチタン膜を形成し、その後、前記実
施例と同様の工程を行い半導体装置を完成した（比較
品）。次いで、発明品と比較品について、両者のチタン
シリサイド層のシート抵抗値を測定したところ、発明品
は、比較品に比べ、３０％程度低減しており、素子間の
ばらつきも極めて小さいことが立証された。
体装置を完成する（発明品）。次に、比較として、前記
実施例と同様の手順で、水素を含有しないチタンをター
ゲットとして用いてチタン膜を形成し、その後、前記実
施例と同様の工程を行い半導体装置を完成した（比較
品）。次いで、発明品と比較品について、両者のチタン
シリサイド層のシート抵抗値を測定したところ、発明品
は、比較品に比べ、３０％程度低減しており、素子間の
ばらつきも極めて小さいことが立証された。
【００１７】なお、本実施例では、図２に示す工程で、
図４に示すスパッタ装置を用い、ターゲット２３と半導
体基板１を設置した基板設置台２２との間に、高電圧を
印加してチタン膜１２を堆積したが、これに限らず、高
周波や磁場を印加したスパッタリング法を用いてもよ
い。また、図４に示すスパッタ装置に限らず、他の構造
を有するスパッタ装置を用いてもよいことは勿論であ
る。
図４に示すスパッタ装置を用い、ターゲット２３と半導
体基板１を設置した基板設置台２２との間に、高電圧を
印加してチタン膜１２を堆積したが、これに限らず、高
周波や磁場を印加したスパッタリング法を用いてもよ
い。また、図４に示すスパッタ装置に限らず、他の構造
を有するスパッタ装置を用いてもよいことは勿論であ
る。
【００１８】また、本実施例では、ＭＯＳ型半導体装置
の製造工程について説明したが、これに限らず、半導体
基板上の所望位置にチタンシリサイド層が形成された半
導体装置であれば、他の構造を有する半導体装置の製造
方法に応用してもよいことは勿論である。そして、本実
施例は、一例であり、本発明は、前記実施例に限定され
るものではない。
の製造工程について説明したが、これに限らず、半導体
基板上の所望位置にチタンシリサイド層が形成された半
導体装置であれば、他の構造を有する半導体装置の製造
方法に応用してもよいことは勿論である。そして、本実
施例は、一例であり、本発明は、前記実施例に限定され
るものではない。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
水素を含有するチタン膜をスパッタリング法により堆積
することで、当該チタン中に含有されている水素によ
り、半導体上に存在する炭素等の汚染を除去することが
できる。従って、後の熱処理工程で形成するチタンシリ
サイド層にばらつきが生じることがなく、素子間のばら
つきを抑制することができる。また、均一にシリサイド
化が進行するため、チタンシリサイドと半導体との界面
状態を良好にすることができ、ソース及びドレインにお
ける接合リークを低減させることができる。さらに、前
記チタンシリサイド層は、平坦な界面を有するため、後
に行う高温熱処理工程の際に、当該チタンシリサイド層
が凝集しにくくなり、シート抵抗の増大を防止すること
ができる。
水素を含有するチタン膜をスパッタリング法により堆積
することで、当該チタン中に含有されている水素によ
り、半導体上に存在する炭素等の汚染を除去することが
できる。従って、後の熱処理工程で形成するチタンシリ
サイド層にばらつきが生じることがなく、素子間のばら
つきを抑制することができる。また、均一にシリサイド
化が進行するため、チタンシリサイドと半導体との界面
状態を良好にすることができ、ソース及びドレインにお
ける接合リークを低減させることができる。さらに、前
記チタンシリサイド層は、平坦な界面を有するため、後
に行う高温熱処理工程の際に、当該チタンシリサイド層
が凝集しにくくなり、シート抵抗の増大を防止すること
ができる。
【００２０】また、前記チタン膜の水素含有量を、１×
１０22／ｃｍ3 以上とすることで、前記半導体上に存在
する炭素等の汚染をより有効に除去することができる。
さらにまた、雰囲気中に水素を含有する不活性ガスを用
いて前記スパッタリング法を行うことで、前記半導体上
に存在する炭素等の汚染をより一層有効に除去すること
ができる。
１０22／ｃｍ3 以上とすることで、前記半導体上に存在
する炭素等の汚染をより有効に除去することができる。
さらにまた、雰囲気中に水素を含有する不活性ガスを用
いて前記スパッタリング法を行うことで、前記半導体上
に存在する炭素等の汚染をより一層有効に除去すること
ができる。
【図１】本発明の一実施例に係るＭＯＳ型半導体装置の
製造工程の一部を示す部分断面図である。
製造工程の一部を示す部分断面図である。
【図２】本発明の一実施例に係るＭＯＳ型半導体装置の
製造工程の一部を示す部分断面図である。
製造工程の一部を示す部分断面図である。
【図３】本発明の一実施例に係るＭＯＳ型半導体装置の
製造工程の一部を示す部分断面図である。
製造工程の一部を示す部分断面図である。
【図４】本発明の一実施例に係る半導体装置のチタン膜
を形成するスパッタ装置の断面図である。
を形成するスパッタ装置の断面図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ サイドウォール ６ ｎ- 拡散層 ７ ｎ+ 拡散層 ８ ソース ９ ｎ- 拡散層 １０ ｎ+ 拡散層 １１ ドレイン １２ チタン膜 １３ チタンシリサイド膜
Claims (3)
- 【請求項１】 半導体基板上の所望位置に、チタンシリ
サイド層が形成されてなる半導体装置の製造方法におい
て、 水素を含有するチタン膜をスパッタリング法により堆積
する工程と、前記チタン膜が形成された半導体基板に熱
処理を行う工程と、を含むことを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記チタン膜の水素含有量が、１×１０
22／ｃｍ3 以上であることを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 前記スパッタリング法は、雰囲気中に水
素を含有する不活性ガスを用いて行うことを特徴とする
請求項１または請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34930592A JPH06204172A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34930592A JPH06204172A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204172A true JPH06204172A (ja) | 1994-07-22 |
Family
ID=18402875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34930592A Pending JPH06204172A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204172A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007308808A (ja) * | 2007-08-23 | 2007-11-29 | Canon Anelva Corp | スパッタリング方法 |
-
1992
- 1992-12-28 JP JP34930592A patent/JPH06204172A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007308808A (ja) * | 2007-08-23 | 2007-11-29 | Canon Anelva Corp | スパッタリング方法 |
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