JPH06204256A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ダミーゲート法による非対称自己整合型のゲ
ート電極形成方法で、オフセット量を設定する自由度が
高く、ゲート抵抗が小さく、かつ歩留まりや均一性が良
い方法を提供する。 【構成】 ｎ型活性層２上にダミーゲート電極３ａ及び
サブダミー部３ｂを間隔をあけて形成する。基板１の表
面全体をＳｉＮ膜４で覆った後、異方性エッチングを施
してダミーゲート電極３ａとサブダミー部３ｂ間の間隙
部分及び各側壁にのみＳｉＮ膜４ｃ，４ａ，４ｂを残
す。これらをマスクとしてイオン注入を行い、ソース及
びドレイン領域５ａ，５ｂを形成する。ついで、サブダ
ミー部３ｂ及びＳｉＮ膜４ａ，４ｂ，４ｃを除去し、ダ
ミーゲート３ａを原型としてゲート電極９を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。具体的にいうと、本発明は、非対称自己整合
型ゲート電極を備えた電界効果型の半導体装置の製造方
法に関する。

【０００２】

【背景技術】イオン注入機を用いて非対称自己整合型ゲ
ート電極を形成する方法には、大別して斜め注入法
と、側壁ゲート法などがある。

【０００３】このうち、斜め注入法は、ゲートをマスク
として斜め方向からイオン注入を行なうことによって非
対称自己整合型ゲート電極を形成する方法であるが、こ
の方法にあっては、マイクロ波用ＦＥＴのようにゲート
フィンガー数が複数のゲート電極を有するものには適用
することができないという欠点があった。

【０００４】また、側壁ゲートによる従来のＧａＡｓ−
ＭＥＳＦＥＴの製造方法としては、例えば特開平３−１
０５９２９号公報に開示されたものがある。これは、ゲ
ート電極の両側側面に誘電体膜からなる厚さ（すなわ
ち、層数）の異なる側壁を形成し、ゲート電極及び両側
壁をマスクとして半導体基板にイオン注入を行ない、ソ
ース領域及びドレイン領域を形成する方法である。

【０００５】しかしながら、この方法では、ゲート電極
のオフセット量が側壁の膜厚で決まるため、オフセット
量の設定幅が小さく、オフセット量の自由度が低かっ
た。また、側壁を形成する際にフォトレジスト膜の開口
端の位置合せに高い精度を要求されていた。また、この
方法では、誘電体膜を堆積させる工程が２度必要で、製
造工程が複雑であった。さらに、ゲート電極を耐熱性高
融点金属で形成しなければならないので、ゲート抵抗の
増大をまぬがれず、ＭＥＳＦＥＴの特性が劣るという問
題があった。

【０００６】このためダミーゲート電極を用いて非対称
自己整合型のゲート電極を持つＧａＡｓ−ＭＥＳＦＥＴ
３０を製造する方法が、例えば特開昭６２−８６８６９
号公報に開示されている。図５（ａ）〜（ｉ）にこの方
法を図示する。まず、図５（ａ）のように表面層にｎ型
活性層３２を形成された半絶縁性ＧａＡｓ基板３１の上
に、ＳｉＯ₂膜及びＳｉ₃Ｎ₄膜を積層し加工して同幅の
ダミーゲート電極（ＳｉＯ₂膜）３３及びマスク層（Ｓ
ｉ₃Ｎ₄膜）３４を形成する〔図５（ｂ）〕。ついで、ダ
ミーゲート電極３３及びマスク層３４をマスクとしてイ
オン注入し、ダミーゲート電極３３の両側にソース及び
ドレイン領域３５ａ，３５ｂを形成する〔図５
（ｃ）〕。この後、ダミーゲート電極３３及びマスク層
３４のソース側の側部をフォトレジスト膜３６で覆って
ウエットエッチングし〔図５（ｄ）〕、ダミーゲート電
極３３のドレイン側側壁部を所定量だけ選択的にエッチ
ング除去する〔図５（ｅ）〕。フォトレジスト膜３６を
除去した後、再びダミーゲート電極３３のソース側及び
ドレイン側の側壁部を所定量だけウエットエッチングす
る〔図５（ｆ）〕。こうしてダミーゲート電極３３をオ
フセットさせた後、表面全体をフォトレジスト膜３７で
覆い、マスク膜３４及びダミーゲート電極３３を除去し
〔図５（ｇ）〕、リフトオフ法によってダミーゲート電
極３３を原型としてゲート電極３８を形成する〔図５
（ｈ）〕。最後に、ソース及びドレイン領域３５ａ，３
５ｂにソース及びドレイン電極３９ａ，３９ｂを形成す
る〔図５（ｉ）〕。

【０００７】しかしながら、このような製造方法にあっ
ては、ダミーゲート電極３３の側壁部をウエットエッチ
ングで削るため、ゲート長の寸法精度やゲート電極３８
のオフセット量の精度が悪くなり、量産時における製品
の歩留まりや均一性が悪いという問題があった。なお、
ダミーゲート電極３３の側壁部のエッチングをＲＩＥ法
（リアクティブイオンエッチング法）のようなドライエ
ッチング法で行なった場合には、エッチングの制御性が
不十分でゲート電極の寸法精度等が低く、また、基板表
面にダメージを与えるおそれもある。

【０００８】

【発明が解決しようとする課題】本発明は、叙上の従来
例の欠点に鑑みてなされたものであり、その目的とする
ところは、ゲート電極のオフセット量を設定する自由度
が高く、しかも、オフセット量の寸法精度が高いダミー
ゲート法による半導体装置の製造方法を提供することに
ある。

【０００９】

【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板の表面に形成された活性層上
にダミーゲート電極及びサブダミー部を互いに間隔をあ
けて形成する工程と、前記ダミーゲート電極及びサブダ
ミー部の間の間隙部分及び少なくともダミーゲート電極
の外側の側面に誘電体膜を形成する工程と、前記ダミー
ゲート電極、サブダミー部及び誘電体膜をマスクとして
前記半導体基板へイオン注入を行なってソース及びドレ
イン領域を形成する工程と、前記サブダミー部及び誘電
体膜を除去する工程と、前記ダミーゲート電極を原型と
してゲート電極を形成する工程とを備えたことを特徴と
している。

【００１０】

【作用】本発明の半導体装置の製造方法にあっては、サ
ブダミー部の幅によってゲート電極のオフセット量を自
由に変えることができるので、誘電体膜の膜厚によって
オフセット量を設定していた従来方法に比べ、ゲート電
極のオフセット量を大きくすることができる。よって、
オフセット量の設計の自由度を高めることができる。

【００１１】また、サブダミー部を用いてゲート電極を
オフセットさせることができるので、誘電体膜はゲート
電極とソース領域間の距離を得るために１回形成するだ
けでよく、誘電体膜を２回形成する必要があった従来例
に比べ、製造工程が簡略化される。

【００１２】さらに、サブダミー部をエッチング除去す
る場合には、ダミーゲート電極をエッチングから保護す
る保護膜（フォトレジスト膜）の開口端をダミーゲート
電極とサブダミー部の間の誘電体膜ないしサブダミー部
の上面に位置させればよいので、目合わせの精度をラフ
にすることができる。したがって、量産時における歩留
まり及び均一性を向上させることができる。

【００１３】また、本発明においては、ダミーゲート電
極を用いたダミーゲート法によって非対称自己整合型の
ゲート電極を形成するものであるから、ゲート電極の材
料が耐熱性高融点金属に限定されず、低抵抗のゲート電
極材料を使用することができ、ゲート抵抗を小さくする
ことができる。しかも、ダミーゲート法であるにも拘ら
ず、ゲート長はダミーゲート電極の幅によって精度よく
制御することができ、ゲート電極のオフセット量はサブ
ダミー部の幅によって精度よく制御することができるの
で、量産時における製品の歩留まりや均一性も良好にす
ることができる。

【００１４】また、イオン注入時においては、イオンを
基板に垂直に注入することができるので、マイクロ波用
ＦＥＴのようにゲートフィンガー数が複数のゲート電極
を有するものにも適用することができる。

【００１５】

【実施例】図１（ａ）〜（ｌ）に本発明の一実施例によ
るＧａＡｓ−ＭＥＳＦＥＴ２０の製造方法を示す。本実
施例のＧａＡｓ−ＭＥＳＦＥＴ２０の製造方法にあって
は、まず図１（ａ）に示すように、半絶縁性ＧａＡｓ基
板１の表面にイオン注入を施してチャネルとなるｎ型活
性層（ｎ型注入領域）２を形成する。

【００１６】次に、図１（ｂ）に示すように、ｎ型活性
層２上にダミーゲート電極３ａ及びサブダミー部３ｂを
同時に形成する。なお、後述するが、ダミーゲート電極
３ａを原型としてゲート電極９を形成するので、所望の
ゲート長が得られるよう、ダミーゲート電極３ａの幅を
制御する。また、ダミーゲート電極３ａ及びサブダミー
部３ｂの間の距離と、サブダミー部３ｂの幅の和でオフ
セット量が決まるので、ダミーゲート電極３ａ及びサブ
ダミー部３ｂ間の距離は所望の値に設定する。また、ダ
ミーゲート電極３ａ及びサブダミー部３ｂの間は後でＳ
ｉＮ膜４で埋める必要があるので、ＳｉＮ膜４で埋める
ことが可能な小さな距離（ＳｉＮ膜４の膜厚の２倍以下
の距離）にしておく。また、ダミーゲート電極３ａ及び
サブダミー部３ｂの材料は、例えばＳｉＯ₂等の誘電体
材料を用いることができる。

【００１７】次に、図１（ｃ）に示すように、例えばプ
ラズマＣＶＤ法により、基板１の表面全体を覆うように
してＳｉＮ膜（誘電体膜）４を形成し、ＳｉＮ膜４でダ
ミーゲート電極３ａ及びサブダミー部３ｂ間を埋める。
このとき、ダミーゲート電極３ａ及びサブダミー部３ｂ
間を完全に埋める必要があるので、ダミーゲート電極３
ａ及びサブダミー部３ｂ間の距離及びＳｉＮ膜４の膜厚
をそのように設定する。さらに、ダミーゲート電極３ａ
の側面に形成されるＳｉＮ膜４の膜厚によってダミーゲ
ート電極３ａとソース領域５ａの間の距離が決まるの
で、ＳｉＮ膜４の膜厚を所望の値に設定する。また、膜
４の材料はＳｉＮに限るものではなく、ダミーゲート電
極３ａ及びサブダミー部３ｂの材料とエッチング特性が
異なり、選択的エッチングの可能な誘電体材料であれば
何でも良い。

【００１８】ついで、例えばＲＩＥ法による異方性エッ
チングを施し、図１（ｄ）に示すように、ダミーゲート
電極３ａとサブダミー部３ｂの間隙及び外側の側面にの
みＳｉＮ膜４ｃ，４ａ，４ｂを残して他の部分のＳｉＮ
膜４をエッチング除去し、ｎ型活性層２を露出させる。
この後、ダミーゲート電極３ａ、サブダミー部３ｂ及び
ＳｉＮ膜４ａ，４ｂ，４ｃをマスクとして高濃度でイオ
ン注入を施し、図１（ｅ）に示すように、ソース及びド
レイン領域（ｎ⁺層）５ａ，５ｂを形成する。

【００１９】次に、表面全体を覆うようにしてフォトレ
ジスト膜６を形成し、露光及び現像を行なってフォトレ
ジスト膜６に開口部６ａを開口し、図１（ｆ）に示すよ
うに、フォトレジスト膜６でダミーゲート電極３ａを覆
うと共に、サブダミー部３ｂの少なくとも一部を露出さ
せる。ついで、フォトレジスト膜６をマスクにして例え
ばＲＩＥ法による等方性エッチングを行ない、図１
（ｇ）に示すように、フォトレジスト膜６の開口部６ａ
から露出させたサブダミー部３ｂのみを選択的にエッチ
ング除去する。なお、このエッチングは、サブダミー部
３ｂとＳｉＮ膜４ｂ，４ｃとで選択性を持つ条件で行な
う必要がある。

【００２０】この後、図１（ｈ）に示すように、フォト
レジスト膜６及びＳｉＮ膜４ａ，４ｂ，４ｃを除去し、
図１（ｉ）に示すように、ダミーゲート電極３ａをマス
クとしてソース及びドレイン領域５ａ，５ｂよりも低い
濃度でイオン注入を行ない、ｎ´低抵抗層（ｎ´注入領
域）７ａ，７ｂを形成する。ついで、活性化アニールを
行ない、ｎ型活性層２、ソース及びドレイン領域５ａ，
５ｂ及びｎ´低抵抗層７ａ，７ｂの活性化を行なう。

【００２１】次に、表面全体をフォトレジスト膜８で覆
い、例えば酸素プラズマに曝してフォトレジスト膜８を
エッチバックし、ダミーゲート電極３ａの頂面を露出さ
せる。ついで、ＲＩＥ法のようなドライエッチング、も
しくは例えばＨＦ系のエッチング液を用いたウエットエ
ッチングにより、ダミーゲート電極３ａをエッチング除
去する〔図１（ｊ）〕。ダミーゲート電極３ａを除去し
た後、フォトレジスト膜８をマスクとするリフトオフ法
により、ダミーゲート電極３ａを原型とした例えばＴｉ
／Ｐｔ／Ａｕ製のゲート電極９を形成する〔図１
（ｋ）〕。

【００２２】最後に、図１（ｌ）に示すように、電極材
料の蒸着と通常のフォトリソグラフィー工程とによって
ソース及びドレイン領域５ａ，５ｂにオーミック電極材
料（例えば、Ａｕ−Ｇｅ／Ｎｉ／Ａｕ）よりなるソース
及びドレイン電極１０ａ，１０ｂを形成し、ＬＤＤ構造
を有するＧａＡｓ−ＭＥＳＦＥＴ２０を完成する。

【００２３】なお、ゲート金属及びオーミック電極材料
は上記材料以外のものであっても差し支えない。また、
ダミーゲート電極３ａを除去してゲート電極９を形成す
る工程も上記工程に限定されるものではない。

【００２４】このようにしてＧａＡｓ−ＭＥＳＦＥＴ２
０を製造すれば、ゲート電極９とソース領域５ａの間の
距離はダミーゲート電極３ａの側面のＳｉＮ膜４ａの膜
厚で決まり、ゲート電極９とドレイン領域５ｂの間の距
離はダミーゲート電極３ａとサブダミー部３ｂ間の距
離、サブダミー部３ｂの幅及びその側面のＳｉＮ膜４ｂ
の膜厚の和で決まる。よって、ゲート電極９とソース領
域５ａ間の距離と、ゲート電極９とドレイン領域５ｂ間
の距離とが異なる非対称自己整合型のＧａＡｓ−ＭＥＳ
ＦＥＴ２０を製造することができる。

【００２５】また、ゲート電極９とソース領域５ａ間の
距離はダミーゲート電極３ａの側面のＳｉＮ膜４ａの膜
厚で決まるから、ゲート電極９に極めて近接したソース
領域５ａを安定に得ることができる。したがって、ソー
ス抵抗の低減により高い増幅度を持つ、高性能のＧａＡ
ｓ−ＭＥＳＦＥＴ２０が得られる。

【００２６】さらに、ゲート長はダミーゲート電極３ａ
の幅によって、ゲート電極９のオフセット量はサブダミ
ー部３ｂの幅によってそれぞれ精度よく形成することが
できる。

【００２７】また、上記製造工程においては、サブダミ
ー部３ｂを用いて非対称型としているので、ＳｉＮ膜４
の形成工程は１回で済み、製造工程を簡略化することが
できる。

【００２８】さらに、図１（ｆ）（ｇ）において、ダミ
ーゲート電極３ａをフォトレジスト膜６で覆ってサブダ
ミー部３ｂをエッチング除去する際には、フォトレジス
ト膜６の開口端６ｂをサブダミー部３ｂの上面ないしダ
ミーゲート電極３ａ及びサブダミー部３ａ，３ｂ間のＳ
ｉＮ膜４ｃの上面に位置させれば良いので、目合わせの
精度がラフでよくなる。したがって、量産時における歩
留まり、均一性を向上させることができる。

【００２９】さらに、ゲート電極の材料として耐熱性高
融点金属以外の低抵抗の金属材料を用いることができる
ので、ゲート抵抗を小さくできる。しかも、ダミーゲー
ト法であるにも拘らず、ゲート長はダミーゲート電極３
ａの幅によって精度よく制御することができ、ゲート電
極９のオフセット量はサブダミー部３ｂの幅によって精
度よく制御することができるので、量産時における製品
の歩留まりや均一性も良好にすることができる。

【００３０】図２（ａ）（ｂ）は本発明の別なＧａＡｓ
−ＭＥＳＦＥＴ２０の製造工程の一部を示す断面図であ
る。図１の実施例では、ダミーゲート電極３ａの幅（ゲ
ート長）とサブダミー部３ｂの幅をほぼ等しくしていた
が、この実施例にあっては、図２（ａ）に示すように、
ダミーゲート電極３ａ及びサブダミー部３ｂを形成する
際に、サブダミー部３ｂの幅をダミーゲート電極３ａに
比べて大きくしておき、図１の実施例と同様にしてＧａ
Ａｓ−ＭＥＳＦＥＴ２０を製作している。このように、
サブダミー部３ｂを形成する際にその幅を大きくしてお
けば、図２（ｂ）に示すように、ゲート電極９とドレイ
ン領域５ｂ間の距離を自由に大きくすることができる。

【００３１】従って、サブダミー部３ｂの幅を変えるこ
とによってオフセット量を変えることができるので、オ
フセット量を設定する自由度が高い。したがって、本発
明によれば、オフセット量を大きくすることにより、Ｇ
ａＡｓ−ＭＥＳＦＥＴ２０の短チャネル効果を抑制し、
ドレイン耐圧を増大させることができ、信頼性の高いＧ
ａＡｓ−ＭＥＳＦＥＴ２０が得られる。

【００３２】図３は本発明のさらに別な実施例によるＧ
ａＡｓ−ＭＥＳＦＥＴ２１を示す断面図である。このＧ
ａＡｓ−ＭＥＳＦＥＴ２１はｐ埋め込み型であって、半
絶縁性ＧａＡｓ基板１の表面に、形成しようとするソー
ス及びドレイン領域５ａ，５ｂよりも厚いｐ型の埋め込
みｐ層１１を始めに形成している。

【００３３】この後、図１の実施例と同様にしてＧａＡ
ｓ−ＭＥＳＦＥＴ２１を製造している。すなわち、埋め
込みｐ層１１の表面にｎ型活性層２を形成した後〔図１
（ａ）参照〕、ダミーゲート電極３ａ、サブダミー部３
ｂ及びＳｉＮ膜４ｃ，４ａ，４ｂをマスクとしてイオン
注入を施し、ソース及びドレイン領域５ａ，５ｂを形成
する〔図１（ｂ）〜（ｅ）参照〕。ついで、サブダミー
部３ｂ及びＳｉＮ膜４ｃ，４ａ，４ｂを除去し〔図１
（ｆ）〜（ｈ）参照〕、ダミーゲート電極３ａをマスク
としてイオン注入を施してｎ´低抵抗層７ａ，７ｂを形
成する〔図１（ｉ）参照〕。ついで、ダミーゲート電極
３ａを原型としてゲート電極９を形成し〔図１（ｊ）
（ｋ）参照〕、ソース及びドレイン領域５ａ，５ｂにソ
ース及びドレイン電極１０ａ，１０ｂを形成してＧａＡ
ｓ−ＭＥＳＦＥＴ２１を完成する〔図１（ｌ）参照，図
３〕。

【００３４】このようにｐ埋め込み型のＧａＡｓ−ＭＥ
ＳＦＥＴ２１に対して本発明の製造方法を用いれば、図
１に示したＧａＡｓ−ＭＥＳＦＥＴ２０の製造方法と同
様の効果が得られ、加えて、埋め込みｐ層１１によって
ショートチャネル効果を抑制することができる。

【００３５】図４（ａ）（ｂ）に本発明のさらに別な実
施例によるＧａＡｓ−ＭＥＳＦＥＴ２２の製造工程の一
部を示す。これはリセス構造のＧａＡｓ−ＭＥＳＦＥＴ
２２であって、ダミーゲート電極３ａの除去までの工程
〔つまり、図１（ｊ）までの工程〕を図１の実施例と同
様に行なった後、フォトレジスト膜８をマスクとしてリ
セスエッチングし、図４（ａ）に示すように、ｎ型活性
層２にリセス溝１２を形成する。この後、フォトレジス
ト膜８をマスクとして、リセス溝１２内にゲート電極９
を形成し、図４（ｂ）に示すようなリセス構造のＧａＡ
ｓ−ＭＥＳＦＥＴ２２を作製する。

【００３６】この実施例のように、リセス構造のＧａＡ
ｓ−ＭＥＳＦＥＴ２２に本発明を適用すれば、上記効果
に加え、耐圧を向上させたり、ドレイン電流の値を調整
したりすることができる。

【００３７】なお、本発明は上記実施例以外の半導体装
置にも適用することができる。例えば、図１のようなＬ
ＤＤ構造以外の半導体装置、例えば低抵抗層を持たない
ものにも適用することができる。

【００３８】

【発明の効果】本発明によれば、自己整合法によりゲー
ト電極にきわめて近接したソース領域を形成することが
でき、ソース抵抗の低減により高い増幅度を持つ高性能
の電界効果型半導体装置を製作することができる。

【００３９】さらに、サブダミー部の幅等によってゲー
ト電極のオフセット量を自由に変えることができるの
で、ゲート電極のオフセット量を大きくすることができ
る。よって、オフセット量の設計の自由度を高めること
ができ、短チャネル効果の抑制、ドレイン耐圧の増大と
いった利点を大きくすることができ、信頼性の高い半導
体装置を作製することができる。

【００４０】また、誘電体膜はゲート電極とソース領域
間の距離を得るために１回形成するだけでよいので、製
造工程が簡略化される。さらに、サブダミー部をエッチ
ング除去する場合には、ダミーゲート電極をエッチング
液等から保護する保護膜（フォトレジスト膜）の開口端
を位置合せする精度がラフになるので、目合わせの精度
に高い精度を要求されなくなる。この結果、量産時にお
ける歩留まり、均一性を向上させることができ、生産性
の向上に寄与することができる。

【００４１】また、ダミーゲート法によって非対称自己
整合型のゲート電極を形成するものであるから、ゲート
電極の材料が耐熱性高融点金属に限定されず、ゲート抵
抗を小さくすることができ、半導体装置の特性を向上さ
せることができる。しかも、ダミーゲート法であるにも
拘らず、ゲート長やゲート電極のオフセット量は、ダミ
ーゲート電極やサブダミー部の幅の精度を出すことによ
って精度よく制御することができるので、量産時におけ
る製品の歩留まりや均一性も良好にすることができる。

【００４２】また、イオン注入時においては、イオンを
基板に垂直に注入することができるので、マイクロ波用
ＦＥＴのようにゲートフィンガー数が複数のゲート電極
を有するものにも適用することができ、適用範囲が広い
という利点がある。

【図面の簡単な説明】

【図１】（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）（ｇ）
（ｈ）（ｉ）（ｊ）（ｋ）（ｌ）は本発明の一実施例に
よるＧａＡｓ−ＭＥＳＦＥＴの製造方法を示す断面図で
ある。

【図２】（ａ）（ｂ）は本発明の別な実施例によるＧａ
Ａｓ−ＭＥＳＦＥＴの製造方法の一部工程を示す断面図
である。

【図３】本発明のさらに別な実施例による製造方法によ
って製作されたＧａＡｓ−ＭＥＳＦＥＴを示す断面図で
ある。

【図４】（ａ）（ｂ）は本発明のさらに別な実施例によ
るＧａＡｓ−ＭＥＳＦＥＴの製造方法の一部工程を示す
断面図である。

【図５】（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）（ｇ）
（ｈ）（ｉ）は従来例によるＧａＡｓ−ＭＥＳＦＥＴの
製造方法を示す断面図である。

【符号の説明】

１ 半絶縁性ＧａＡｓ基板 ２ ｎ型活性層 ３ａ ダミーゲート電極 ３ｂ サブダミー部 ４，４ａ，４ｂ，４ｃ ＳｉＮ膜（誘電体膜） ５ａ ソース領域 ５ｂ ドレイン領域 ９ ゲート電極

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表面に形成された活性層上
   にダミーゲート電極及びサブダミー部を互いに間隔をあ
   けて形成する工程と、 前記ダミーゲート電極及びサブダミー部の間の間隙部分
   及び少なくともダミーゲート電極の外側の側面に誘電体
   膜を形成する工程と、 前記ダミーゲート電極、サブダミー部及び誘電体膜をマ
   スクとして前記半導体基板へイオン注入を行なってソー
   ス及びドレイン領域を形成する工程と、 前記サブダミー部及び誘電体膜を除去する工程と、 前記ダミーゲート電極を原型としてゲート電極を形成す
   る工程とを備えたことを特徴とする半導体装置の製造方
   法。