JPH06204429A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH06204429A JPH06204429A JP4349437A JP34943792A JPH06204429A JP H06204429 A JPH06204429 A JP H06204429A JP 4349437 A JP4349437 A JP 4349437A JP 34943792 A JP34943792 A JP 34943792A JP H06204429 A JPH06204429 A JP H06204429A
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Abstract
(57)【要約】
【目的】本発明は、高集積に有利な構造のＮＡＮＤ型Ｄ
ＲＡＭを提供することを目的とする。 【構成】シリコン基板１のメモリセル領域に設けられ、
直列接続された複数のＭＯＳトランジスタと、これらＭ
ＯＳトランジスタの各共通ソース・ドレイン領域１６毎
に接続され、共通ソース・ドレイン領域１６に接続され
たプレート電極と蓄積電極８との間にキャパシタ絶縁膜
７を挿設してなるトレンチ型キャパシタとからなるダイ
ナミック型メモリセルを有するＮＡＮＤ型ＤＲＡＭにお
いて、上記プレート電極の少なくとも一部分がシリコン
基板１からなることを特徴とする。
ＲＡＭを提供することを目的とする。 【構成】シリコン基板１のメモリセル領域に設けられ、
直列接続された複数のＭＯＳトランジスタと、これらＭ
ＯＳトランジスタの各共通ソース・ドレイン領域１６毎
に接続され、共通ソース・ドレイン領域１６に接続され
たプレート電極と蓄積電極８との間にキャパシタ絶縁膜
７を挿設してなるトレンチ型キャパシタとからなるダイ
ナミック型メモリセルを有するＮＡＮＤ型ＤＲＡＭにお
いて、上記プレート電極の少なくとも一部分がシリコン
基板１からなることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に複数のＭＯＳトランジスタを直列接続した構成
のメモリセルブロック（ＮＡＮＤ型メモリセルブロッ
ク）を用いたダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）に関する。
り、特に複数のＭＯＳトランジスタを直列接続した構成
のメモリセルブロック（ＮＡＮＤ型メモリセルブロッ
ク）を用いたダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）に関する。
【０００２】
【従来の技術】近年、ＬＳＩメモリの中のＲＡＭの一種
であるＤＲＡＭの集積化には覚ましい進歩がある。ＤＲ
ＡＭの更なる高集積化を図るために、ＮＡＮＤ型メモリ
セルブロックと呼ばれる新しいメモリセルブロックが提
案されている。
であるＤＲＡＭの集積化には覚ましい進歩がある。ＤＲ
ＡＭの更なる高集積化を図るために、ＮＡＮＤ型メモリ
セルブロックと呼ばれる新しいメモリセルブロックが提
案されている。
【０００３】このＮＡＮＤ型メモリセルブロックの等価
回路を図１５に示す。このメモリセルブロックは、複数
のＭＯＳトランジスタが直列接続されると共に、これら
ＭＯＳトランジスタの各共通ソース・ドレインにキャパ
シタが接続され、そして、ワード線ＷＬ１，ＷＬ２，Ｗ
Ｌ３，ＷＬ４がそれぞれ各ＭＯＳトランジスタのゲート
に接続され、ビット線ＢＬがメモリセルブロック端部の
ＭＯＳトランジスタのドレインに接続されている構成に
なっている。
回路を図１５に示す。このメモリセルブロックは、複数
のＭＯＳトランジスタが直列接続されると共に、これら
ＭＯＳトランジスタの各共通ソース・ドレインにキャパ
シタが接続され、そして、ワード線ＷＬ１，ＷＬ２，Ｗ
Ｌ３，ＷＬ４がそれぞれ各ＭＯＳトランジスタのゲート
に接続され、ビット線ＢＬがメモリセルブロック端部の
ＭＯＳトランジスタのドレインに接続されている構成に
なっている。
【０００４】このように構成されたメモリセルブロック
によれば、従来のメモリセルブロックに比べて、ビット
線ＢＬとＭＯＳトランジスタとのコンタクトが少なくな
るため、メモリセル全体の面積が小さくなり、よりいっ
そうの集積化が図れる。
によれば、従来のメモリセルブロックに比べて、ビット
線ＢＬとＭＯＳトランジスタとのコンタクトが少なくな
るため、メモリセル全体の面積が小さくなり、よりいっ
そうの集積化が図れる。
【０００５】このようなＮＡＮＤ型メモリセルブロック
を実際に用いたＤＲＡＭセルとしては、スタック型のＤ
ＲＡＭセルが知られている。この種のＤＲＡＭセルの１
ビット当りの最小メモリセル面積は、デザインルール
（最小寸法幅）をＦとすると、４Ｆ2 が限界であった。
を実際に用いたＤＲＡＭセルとしては、スタック型のＤ
ＲＡＭセルが知られている。この種のＤＲＡＭセルの１
ビット当りの最小メモリセル面積は、デザインルール
（最小寸法幅）をＦとすると、４Ｆ2 が限界であった。
【０００６】また、スタック型のＤＲＡＭセルの場合、
大きいキャパシタ容量を得るには、キャパシタ電極を高
く形成する必要がある。このため、ＤＲＡＭセルの領域
にＡｌ等の配線材料を堆積して上層配線を形成しようと
すると、下地段差が１μｍ以上にもなり、上層配線の形
成が困難であった。
大きいキャパシタ容量を得るには、キャパシタ電極を高
く形成する必要がある。このため、ＤＲＡＭセルの領域
にＡｌ等の配線材料を堆積して上層配線を形成しようと
すると、下地段差が１μｍ以上にもなり、上層配線の形
成が困難であった。
【０００７】
【発明が解決しようとする課題】上述の如く、従来のＮ
ＡＮＤ型メモリセルブロックを用いたスタック型のＤＲ
ＡＭセルでは、デザインルール（最小寸法幅）をＦとす
ると、メモリセル面積を４Ｆ2 より小さくできないとい
う問題があった。
ＡＮＤ型メモリセルブロックを用いたスタック型のＤＲ
ＡＭセルでは、デザインルール（最小寸法幅）をＦとす
ると、メモリセル面積を４Ｆ2 より小さくできないとい
う問題があった。
【０００８】また、スタック型のＤＲＡＭセルの場合、
キャパシタ容量を大きくするには、キャパシタ電極を高
く形成する必要があるので、上層配線の形成が困難にな
るという問題があった。
キャパシタ容量を大きくするには、キャパシタ電極を高
く形成する必要があるので、上層配線の形成が困難にな
るという問題があった。
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、更になる高集積化を実
現でき、且つ上層配線の形成が容易な半導体記憶装置及
びその製造法を提供することにある。
ので、その目的とするところは、更になる高集積化を実
現でき、且つ上層配線の形成が容易な半導体記憶装置及
びその製造法を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体記憶装置（請求項１）は、半導体
基板のメモリセル領域に設けられ、直列接続された複数
のＭＯＳトランジスタと、これら複数のＭＯＳトランジ
スタの各共通ソース・ドレイン毎に接続され、この共通
ソース・ドレインに接続された蓄積電極とプレート電極
との間にキャパシタ絶縁膜が挿設されてなるトレンチ型
キャパシタとからなるダイナミック型メモリセルを有す
る半導体記憶装置において、前記プレート電極の少なく
とも一部分が前記半導体基板からなることを特徴とす
る。
めに、本発明の半導体記憶装置（請求項１）は、半導体
基板のメモリセル領域に設けられ、直列接続された複数
のＭＯＳトランジスタと、これら複数のＭＯＳトランジ
スタの各共通ソース・ドレイン毎に接続され、この共通
ソース・ドレインに接続された蓄積電極とプレート電極
との間にキャパシタ絶縁膜が挿設されてなるトレンチ型
キャパシタとからなるダイナミック型メモリセルを有す
る半導体記憶装置において、前記プレート電極の少なく
とも一部分が前記半導体基板からなることを特徴とす
る。
【００１１】ここで、プレート電極の少なくとも一部分
とは、例えば、プレート電極の下部部分をいう。すなわ
ち、プレート電極は、半導体基板からなる部分とそれ以
外の部分とに分けられる。
とは、例えば、プレート電極の下部部分をいう。すなわ
ち、プレート電極は、半導体基板からなる部分とそれ以
外の部分とに分けられる。
【００１２】また、本発明の半導体記憶装置の製造方法
（請求項２）は、半導体基板のメモリセル領域に設けら
れた直列接続された複数のＭＯＳトランジスタと、これ
ら複数のＭＯＳトランジスタの各共通ソース・ドレイン
毎に接続されたトレンチ型キャパシタとからなるダイナ
ミック型メモリセルと、前記複数のＭＯＳトランジスタ
の各ゲートに接続されたワード線と、前記複数のＭＯＳ
トランジスタのうち、一方の最端側のＭＯＳトランジス
タのドレインに接続されたビット線とを有する半導体記
憶装置の製造方法において、前記ワード線、前記ビット
線、前記キャパシタのトレンチパターン及び前記ダイナ
ミック型メモリセルを区分する素子分離用絶縁膜のそれ
ぞれの形成工程が、ピッチ間隔が最小加工寸法の２倍の
第１のワード線、第１のビット線、第１のトレンチパタ
ーン及び第１の素子分離用絶縁膜を形成する工程と、ピ
ッチ間隔が最小加工寸法の２倍で、前記第１の第１のワ
ード線、前記第１のビット線、前記第１のトレンチパタ
ーン及び前記第１の素子分離用絶縁膜とそれぞれ最小加
工寸法だけずれた第２のワード線、第２のビット線、第
２のトレンチパターン及び第２の素子分離用絶縁膜を形
成する工程とからなることを特徴とする。
（請求項２）は、半導体基板のメモリセル領域に設けら
れた直列接続された複数のＭＯＳトランジスタと、これ
ら複数のＭＯＳトランジスタの各共通ソース・ドレイン
毎に接続されたトレンチ型キャパシタとからなるダイナ
ミック型メモリセルと、前記複数のＭＯＳトランジスタ
の各ゲートに接続されたワード線と、前記複数のＭＯＳ
トランジスタのうち、一方の最端側のＭＯＳトランジス
タのドレインに接続されたビット線とを有する半導体記
憶装置の製造方法において、前記ワード線、前記ビット
線、前記キャパシタのトレンチパターン及び前記ダイナ
ミック型メモリセルを区分する素子分離用絶縁膜のそれ
ぞれの形成工程が、ピッチ間隔が最小加工寸法の２倍の
第１のワード線、第１のビット線、第１のトレンチパタ
ーン及び第１の素子分離用絶縁膜を形成する工程と、ピ
ッチ間隔が最小加工寸法の２倍で、前記第１の第１のワ
ード線、前記第１のビット線、前記第１のトレンチパタ
ーン及び前記第１の素子分離用絶縁膜とそれぞれ最小加
工寸法だけずれた第２のワード線、第２のビット線、第
２のトレンチパターン及び第２の素子分離用絶縁膜を形
成する工程とからなることを特徴とする。
【００１３】
【作用】本発明の半導体記憶装置によれば、ＮＡＮＤ型
メモリセルにおいて、プレート電極の少なくとも一部分
として半導体基板自身を用いているので、プレート電極
構造が簡略し、さらなるセル面積の縮小化が図れる。
メモリセルにおいて、プレート電極の少なくとも一部分
として半導体基板自身を用いているので、プレート電極
構造が簡略し、さらなるセル面積の縮小化が図れる。
【００１４】また、本発明の半導体装置の製造方法によ
れば、最小加工寸法の２倍の加工寸法によって、主要部
分（ワード線、ビット線、トレンチパターン，素子分離
用絶縁膜）を、２Ｆのピッチで２回に分けて形成してい
るので、２Ｆピッチ中に１つの上記主要部分を形成する
のではなく、Ｆピッチ中に１つの上記主要部分を形成で
きるようになる。この結果、セル面積をＦ2 （従来は４
Ｆ2 が限界である。）にまで縮小でき、さらなる高集積
化が図れる。
れば、最小加工寸法の２倍の加工寸法によって、主要部
分（ワード線、ビット線、トレンチパターン，素子分離
用絶縁膜）を、２Ｆのピッチで２回に分けて形成してい
るので、２Ｆピッチ中に１つの上記主要部分を形成する
のではなく、Ｆピッチ中に１つの上記主要部分を形成で
きるようになる。この結果、セル面積をＦ2 （従来は４
Ｆ2 が限界である。）にまで縮小でき、さらなる高集積
化が図れる。
【００１５】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【００１６】図１は、本発明の一実施例に係るＮＡＮＤ
型ＤＲＡＭセルアレイの平面図であり、図２（ａ），図
２（ｂ），図２（ｃ）は、それぞれ、図１のＤＲＡＭセ
ルアレイのＡ−Ａ´断面図，Ｂ−Ｂ′断面図，Ｃ−Ｃ′
断面図である。
型ＤＲＡＭセルアレイの平面図であり、図２（ａ），図
２（ｂ），図２（ｃ）は、それぞれ、図１のＤＲＡＭセ
ルアレイのＡ−Ａ´断面図，Ｂ−Ｂ′断面図，Ｃ−Ｃ′
断面図である。
【００１７】本実施例では、１トランジスタ／１キャパ
シタのメモリセル４個でＮＡＮＤ型セルブロックを形成
した場合について説明するが、メモリセルの個数は４以
外であっても良い。
シタのメモリセル４個でＮＡＮＤ型セルブロックを形成
した場合について説明するが、メモリセルの個数は４以
外であっても良い。
【００１８】図中、１はｎ+ 型シリコン基板を示してお
り、このｎ+ 型シリコン基板１上にはｎ型エピタキシャ
ル層２，ｐ型ウェル層１４が順次形成されている。メモ
リセル領域のｐ型ウェル１４層内にはメモリセルを区分
する素子分離用絶縁膜１３が形成されている。
り、このｎ+ 型シリコン基板１上にはｎ型エピタキシャ
ル層２，ｐ型ウェル層１４が順次形成されている。メモ
リセル領域のｐ型ウェル１４層内にはメモリセルを区分
する素子分離用絶縁膜１３が形成されている。
【００１９】キャパシタ用のトレンチ６の内壁にはキャ
パシタ絶縁膜７が形成されており、このキャパシタ絶縁
膜７を介してトレンチ６中に蓄積電極８が埋め込まれて
いる。この蓄積電極８はｎ型不純物拡散層１２を介して
ｎ型共通ソース・ドレイン領域１６と接続している。一
方、キャパシタを構成する他の電極であるプレート電極
はｎ型エピタキシャル層２とｎ+ 型シリコン基板１がそ
の役割を果たしている。このため、プレート電極のため
の特別な構造が不要になり、セル面積の縮小化が図れ
る。
パシタ絶縁膜７が形成されており、このキャパシタ絶縁
膜７を介してトレンチ６中に蓄積電極８が埋め込まれて
いる。この蓄積電極８はｎ型不純物拡散層１２を介して
ｎ型共通ソース・ドレイン領域１６と接続している。一
方、キャパシタを構成する他の電極であるプレート電極
はｎ型エピタキシャル層２とｎ+ 型シリコン基板１がそ
の役割を果たしている。このため、プレート電極のため
の特別な構造が不要になり、セル面積の縮小化が図れ
る。
【００２０】また、素子分離用絶縁膜１３は、ワード線
ＷＬ1 〜ＷＬ4 （ゲート電極の役割も兼用）と直交して
おり、また、ビット線方向に隣接するセルブロックはフ
ィールドシールド線ＦＳ（ゲート電極の役割も兼用）で
構成されるトランジスタにより分離されている。また、
ワード線ＷＬ1 〜ＷＬ4 はビット線ＢＬと直交し、この
ビット線ＢＬはビット線コンタクト１７を介してセルブ
ロック端部のＭＯＳトランジスタのｎ型ドレイン領域１
６´と接続している。次に上記の如きの基本構造を有す
るＤＲＡＭの製造方法について説明する。
ＷＬ1 〜ＷＬ4 （ゲート電極の役割も兼用）と直交して
おり、また、ビット線方向に隣接するセルブロックはフ
ィールドシールド線ＦＳ（ゲート電極の役割も兼用）で
構成されるトランジスタにより分離されている。また、
ワード線ＷＬ1 〜ＷＬ4 はビット線ＢＬと直交し、この
ビット線ＢＬはビット線コンタクト１７を介してセルブ
ロック端部のＭＯＳトランジスタのｎ型ドレイン領域１
６´と接続している。次に上記の如きの基本構造を有す
るＤＲＡＭの製造方法について説明する。
【００２１】まず、図３（ａ）に示すように、表面にｎ
型エピタキシャル層２が形成されたｎ+ 型シリコン基板
１上を用意し、ｎ型エピタキシャル層２上にトレンチ形
成用マスクとしての、薄いシリコン酸化膜３、窒化膜
４、酸化膜５からなる積層絶縁膜を形成する。
型エピタキシャル層２が形成されたｎ+ 型シリコン基板
１上を用意し、ｎ型エピタキシャル層２上にトレンチ形
成用マスクとしての、薄いシリコン酸化膜３、窒化膜
４、酸化膜５からなる積層絶縁膜を形成する。
【００２２】次に図３（ｂ）に示すように、フォトリソ
グラフィとエッチング技術と用いて、トレンチ形成用マ
スク積層絶縁膜３，４，５を加工し、それをマスクにし
てｎ型エピタキシャル層２，ｎ+ 型シリコン基板１をエ
ッチングし、深いトレンチ６を形成する。
グラフィとエッチング技術と用いて、トレンチ形成用マ
スク積層絶縁膜３，４，５を加工し、それをマスクにし
てｎ型エピタキシャル層２，ｎ+ 型シリコン基板１をエ
ッチングし、深いトレンチ６を形成する。
【００２３】次に図３（ｃ）に示すように、トレンチ６
の内壁にキャパシタ絶縁膜７を形成する。キャパシタ絶
縁膜７としては、例えば、シリコン酸化膜や、窒化膜と
酸化膜の積層膜や、Ｔａ2 Ｏ5 ，ＨｆＯ2 等の強誘電体
膜を用いる。次いで全面に蓄積電極８となる多結晶シリ
コン等の導電材料をトレンチが完全に充填される程度の
厚さに堆積した後、この導電材料を反応性イオンエッチ
ングやポリッシング等により加工して蓄積電極８を形成
する。ここで、蓄積電極８がｎ型不純物を含むように蓄
積電極８の堆積中のドーピングまたはイオン注入等によ
り形成する。次いでこの蓄積電極８の表面に酸化膜９を
形成してキャッピングする。この酸化膜９は、例えば、
熱酸化等により形成する。
の内壁にキャパシタ絶縁膜７を形成する。キャパシタ絶
縁膜７としては、例えば、シリコン酸化膜や、窒化膜と
酸化膜の積層膜や、Ｔａ2 Ｏ5 ，ＨｆＯ2 等の強誘電体
膜を用いる。次いで全面に蓄積電極８となる多結晶シリ
コン等の導電材料をトレンチが完全に充填される程度の
厚さに堆積した後、この導電材料を反応性イオンエッチ
ングやポリッシング等により加工して蓄積電極８を形成
する。ここで、蓄積電極８がｎ型不純物を含むように蓄
積電極８の堆積中のドーピングまたはイオン注入等によ
り形成する。次いでこの蓄積電極８の表面に酸化膜９を
形成してキャッピングする。この酸化膜９は、例えば、
熱酸化等により形成する。
【００２４】次にシリコン酸化膜３、窒化膜４および酸
化膜５を除去した後（このとき酸化膜９は薄い酸化膜９
´となる）、図３（ｄ）に示すように、シリコンのエピ
タキシャル成長を行なう。このエピタキシャル成長は、
蓄積電極８の上部が薄い酸化膜９´により被覆されてい
るので横方向の成長が優先的に進むものとなる。この結
果、自動的に各トレンチキャパシタ上に蓄積ノード開口
部１１が形成される。次に蓄積ノード開口部１１の酸化
膜９´をウエットエッチング等により除去した後、引き
続き、エピタキシャル成長を行なうと、図４（ａ）に示
すように、蓄積電極８からのオートドーピングにより、
蓄積ノード開口部１１内に不純物拡散層１２が形成され
る。この結果、表面が平坦なエピタキシャル層１０´が
得られる。次に図４（ｂ）に示すように、素子分離用絶
縁膜１３を形成した後、メモリセル部のｐ型ウェル１４
を形成する。
化膜５を除去した後（このとき酸化膜９は薄い酸化膜９
´となる）、図３（ｄ）に示すように、シリコンのエピ
タキシャル成長を行なう。このエピタキシャル成長は、
蓄積電極８の上部が薄い酸化膜９´により被覆されてい
るので横方向の成長が優先的に進むものとなる。この結
果、自動的に各トレンチキャパシタ上に蓄積ノード開口
部１１が形成される。次に蓄積ノード開口部１１の酸化
膜９´をウエットエッチング等により除去した後、引き
続き、エピタキシャル成長を行なうと、図４（ａ）に示
すように、蓄積電極８からのオートドーピングにより、
蓄積ノード開口部１１内に不純物拡散層１２が形成され
る。この結果、表面が平坦なエピタキシャル層１０´が
得られる。次に図４（ｂ）に示すように、素子分離用絶
縁膜１３を形成した後、メモリセル部のｐ型ウェル１４
を形成する。
【００２５】次に図４（ｃ）に示すように、ワード線Ｗ
Ｌ1 〜ＷＬ4 およびフィールドシールド線ＦＳを多結晶
シリコンや高融点金属やシリサイド等で同時に形成した
後、イオン注入法等により、ｎ型共通ソース・ドレイン
領域１６およびセルブロック端部のｎ型ドレイン領域１
６´を形成する。最後に、反応性イオンエッチング等を
用いて、データ線コンタクト１７，ビット線１８を形成
する。更に、上層配線がある場合には、この上層配線と
層間絶縁膜を加工して、所望のＤＲＡＭが得られる。
Ｌ1 〜ＷＬ4 およびフィールドシールド線ＦＳを多結晶
シリコンや高融点金属やシリサイド等で同時に形成した
後、イオン注入法等により、ｎ型共通ソース・ドレイン
領域１６およびセルブロック端部のｎ型ドレイン領域１
６´を形成する。最後に、反応性イオンエッチング等を
用いて、データ線コンタクト１７，ビット線１８を形成
する。更に、上層配線がある場合には、この上層配線と
層間絶縁膜を加工して、所望のＤＲＡＭが得られる。
【００２６】以上述べたように、本実施例のＤＲＡＭに
よれば、プレート電極の下部部分としてシリコン基板１
自身を用いているので、プレート電極のための特別な構
造が不要になり、セル面積の縮小化が図れる。なお、必
要に応じたプレート電極に占めるシリコン基板１の割合
を増減しても良い。
よれば、プレート電極の下部部分としてシリコン基板１
自身を用いているので、プレート電極のための特別な構
造が不要になり、セル面積の縮小化が図れる。なお、必
要に応じたプレート電極に占めるシリコン基板１の割合
を増減しても良い。
【００２７】図５は、本発明の他の実施例に係るＮＡＮ
Ｄ型ＤＲＡＭセルアレイの平面図であり、図６（ａ），
図６（ｂ），図７（ａ），図７（ｂ）は、それぞれ、図
５のＤＲＡＭセルアレイのＡ−Ａ´断面図，Ｂ−Ｂ′断
面図，Ｃ−Ｃ′断面図，Ｄ−Ｄ断面図である。なお、図
１〜図４のＤＲＡＭと対応する部分には図１〜図４と同
一符号を付してあり、詳細な説明は省略する。
Ｄ型ＤＲＡＭセルアレイの平面図であり、図６（ａ），
図６（ｂ），図７（ａ），図７（ｂ）は、それぞれ、図
５のＤＲＡＭセルアレイのＡ−Ａ´断面図，Ｂ−Ｂ′断
面図，Ｃ−Ｃ′断面図，Ｄ−Ｄ断面図である。なお、図
１〜図４のＤＲＡＭと対応する部分には図１〜図４と同
一符号を付してあり、詳細な説明は省略する。
【００２８】本実施例のＤＲＡＭが先の実施例のそれと
異なる点は、素子分離用絶縁膜、データ線、ビット線、
データ線コンタクトの各レイヤをそれぞれ２つに分けて
形成しデザインルール（Ｆ）のピッチの中に形成してい
る。
異なる点は、素子分離用絶縁膜、データ線、ビット線、
データ線コンタクトの各レイヤをそれぞれ２つに分けて
形成しデザインルール（Ｆ）のピッチの中に形成してい
る。
【００２９】すなわち、ゲート電極１５，１５´、ビッ
ト線ＢＬ１，ＢＬ２，データ線コンタクト１７，１７´
の各レイヤを、２Ｆのピッチ間隔で２回に分けて形成し
ている。このため、各レイヤは実質的に２つのレイヤか
らなりたっている。また、素子分離用絶縁膜１３，１３
´，トレンチ６，６´も２回の工程で形成している。こ
のような形成方法により、１ビットのセル面積は、従来
の４Ｆ2 からＦ2 近くまで縮小可能となる。次に各レイ
ヤの具体的な形成方法について説明する。図８は、トレ
ンチの形成工程を示す平面図である。
ト線ＢＬ１，ＢＬ２，データ線コンタクト１７，１７´
の各レイヤを、２Ｆのピッチ間隔で２回に分けて形成し
ている。このため、各レイヤは実質的に２つのレイヤか
らなりたっている。また、素子分離用絶縁膜１３，１３
´，トレンチ６，６´も２回の工程で形成している。こ
のような形成方法により、１ビットのセル面積は、従来
の４Ｆ2 からＦ2 近くまで縮小可能となる。次に各レイ
ヤの具体的な形成方法について説明する。図８は、トレ
ンチの形成工程を示す平面図である。
【００３０】まず、図８（ａ）に示すように、通常のフ
ォトリソグラフィとエッチング技術を用いて、ピッチ間
隔が２Ｆで一辺がＦのトレンチ６を形成するためのレジ
ストパターンを形成し、下地のトレンチ形成用マスク積
層絶縁膜を加工する。
ォトリソグラフィとエッチング技術を用いて、ピッチ間
隔が２Ｆで一辺がＦのトレンチ６を形成するためのレジ
ストパターンを形成し、下地のトレンチ形成用マスク積
層絶縁膜を加工する。
【００３１】次に図８（ｂ）に示すように、トレンチ６
とＦずれた一辺がＦのトレンチ６´を形成するためのレ
ジストパターンを形成し、下地のトレンチ形成用マスク
積層絶縁膜を加工する。
とＦずれた一辺がＦのトレンチ６´を形成するためのレ
ジストパターンを形成し、下地のトレンチ形成用マスク
積層絶縁膜を加工する。
【００３２】最後に、上記トレンチ形成用マスクパター
ンをマスクとして、シリコン基板をエッチングし、トレ
ンチ６，６´を形成する。この結果、Ｆピッチのトレン
チ６，６´が得られる。図９は、素子分離用絶縁膜の形
成工程を示す平面図である。まず、図９（ａ）に示すよ
うに、ピッチ間隔が２Ｆの素子分離用の溝を形成すし、
素子分離用絶縁膜１３´（第１の素子分離用絶縁膜）を
形成する。
ンをマスクとして、シリコン基板をエッチングし、トレ
ンチ６，６´を形成する。この結果、Ｆピッチのトレン
チ６，６´が得られる。図９は、素子分離用絶縁膜の形
成工程を示す平面図である。まず、図９（ａ）に示すよ
うに、ピッチ間隔が２Ｆの素子分離用の溝を形成すし、
素子分離用絶縁膜１３´（第１の素子分離用絶縁膜）を
形成する。
【００３３】次に図９（ｂ）に示すように、素子分離用
の溝１３のマスクパターンとＦずれたマスクパターンを
形成し、これをマスクとして下地をエッチングして素子
分離用の溝を形成する。
の溝１３のマスクパターンとＦずれたマスクパターンを
形成し、これをマスクとして下地をエッチングして素子
分離用の溝を形成する。
【００３４】最後に、この溝内に絶縁膜を埋め込んで素
子分離用絶縁膜１３´（第２の素子分離用絶縁膜）を形
成すると、ピッチ間隔がＦの素子分離用絶縁膜１３，１
３´が形成される。図１０は、ワード線およびフィール
ドシールド線の形成工程を示す平面図である。まず、図
１０（ａ）に示すように、２Ｆのピッチでワード線ＷＬ
1 ´，ＷＬ1，ＷＬ3 （第１のワード線），フィールド
シールド線ＦＳを形成する。
子分離用絶縁膜１３´（第２の素子分離用絶縁膜）を形
成すると、ピッチ間隔がＦの素子分離用絶縁膜１３，１
３´が形成される。図１０は、ワード線およびフィール
ドシールド線の形成工程を示す平面図である。まず、図
１０（ａ）に示すように、２Ｆのピッチでワード線ＷＬ
1 ´，ＷＬ1，ＷＬ3 （第１のワード線），フィールド
シールド線ＦＳを形成する。
【００３５】次に図１０（ｂ）に示すように、全面に絶
縁膜を介してワード線等となる導電性膜を堆積した後、
ワード線ＷＬ1 ´，ＷＬ1 ，ＷＬ3 ，フィールドシール
ドＦＳのマスクパターンとＦずれたマスクパターンを形
成し、これをマスクとして上記導電膜をエッチングし、
ＷＬ2 ´，ＷＬ2 ，ＷＬ4 ，ＷＬ4 ´を形成する。
縁膜を介してワード線等となる導電性膜を堆積した後、
ワード線ＷＬ1 ´，ＷＬ1 ，ＷＬ3 ，フィールドシール
ドＦＳのマスクパターンとＦずれたマスクパターンを形
成し、これをマスクとして上記導電膜をエッチングし、
ＷＬ2 ´，ＷＬ2 ，ＷＬ4 ，ＷＬ4 ´を形成する。
【００３６】この結果、ピッチ間隔がＦのワード線ＷＬ
2 ´，ＷＬ2 ，ＷＬ4 ，ＷＬ4 ´（第２のワード線）が
形成され、全体としてピッチ間隔がＦのワード線等が形
成される。
2 ´，ＷＬ2 ，ＷＬ4 ，ＷＬ4 ´（第２のワード線）が
形成され、全体としてピッチ間隔がＦのワード線等が形
成される。
【００３７】図１１，図１２は、それぞれ、データ線コ
ンタクト，ビット線の形成工程を示す平面図である。こ
れらレイヤの形成方法も他のレイのそれと同じで、２Ｆ
ピッチのものを２回に分けて形成すれば良い。図１３
は、他のトレンチの形成方法を示す工程図である。
ンタクト，ビット線の形成工程を示す平面図である。こ
れらレイヤの形成方法も他のレイのそれと同じで、２Ｆ
ピッチのものを２回に分けて形成すれば良い。図１３
は、他のトレンチの形成方法を示す工程図である。
【００３８】まず、図１３（ａ），（ｂ）に示すよう
に、薄いシリコン酸化膜３上にトレンチマスク材として
の厚いシリコン窒化膜２０を形成する。次いでこのシリ
コン窒化膜２０上にＣＶＤ法によりシリコン酸化膜２１
を形成し、続いて、このシリコン酸化膜２１上にエッジ
利用型位相シフトマスク法等を用いてフォトレジストパ
ターン１９（第１のトレンチパターン）を形成する。次
いでこのフォトレジストパターン１９をマスクとしてシ
リコン酸化膜２０を反応性イオンエッチングによりエッ
チングして、シリコン酸化膜２０にフォトレジストパタ
ーンを転写する。次に図１３（ｃ），（ｄ）に示すよう
に、フォトレジストパターン１９を剥離した後、シリコ
ン酸化膜２０上に縦横にＦずつずらしたフォトレジスト
パターン１９´（第２のトレンチパターン）を形成す
る。次いでこのフォトレジストパターン１９´およびシ
リコン酸化膜２１をマスクとして、シリコン窒化膜２０
をエッチングし、Ｆピッチのトレンチ用マスクパターン
を形成する。
に、薄いシリコン酸化膜３上にトレンチマスク材として
の厚いシリコン窒化膜２０を形成する。次いでこのシリ
コン窒化膜２０上にＣＶＤ法によりシリコン酸化膜２１
を形成し、続いて、このシリコン酸化膜２１上にエッジ
利用型位相シフトマスク法等を用いてフォトレジストパ
ターン１９（第１のトレンチパターン）を形成する。次
いでこのフォトレジストパターン１９をマスクとしてシ
リコン酸化膜２０を反応性イオンエッチングによりエッ
チングして、シリコン酸化膜２０にフォトレジストパタ
ーンを転写する。次に図１３（ｃ），（ｄ）に示すよう
に、フォトレジストパターン１９を剥離した後、シリコ
ン酸化膜２０上に縦横にＦずつずらしたフォトレジスト
パターン１９´（第２のトレンチパターン）を形成す
る。次いでこのフォトレジストパターン１９´およびシ
リコン酸化膜２１をマスクとして、シリコン窒化膜２０
をエッチングし、Ｆピッチのトレンチ用マスクパターン
を形成する。
【００３９】そして、上記シリコン窒化膜２０からなる
トレンチ用マスクパターンをマスクとして、シリコン酸
化膜３，ｎ型エピタキシャル層２およびシリコン基板１
（不図示）をエッチングすることにより、一辺がＦに近
い開口を有するトレンチを形成できる。
トレンチ用マスクパターンをマスクとして、シリコン酸
化膜３，ｎ型エピタキシャル層２およびシリコン基板１
（不図示）をエッチングすることにより、一辺がＦに近
い開口を有するトレンチを形成できる。
【００４０】以上のレイヤ以外の工程は先の実施例のそ
れと同じであるが、必要に応じて上述した以外のレイヤ
もＦピッチ間隔で２回に分けて形成していも良い。この
ような製造方法により、セル面積がＦ2 に近いメモリセ
ルが得られる。図１４は、４つのセル面積（Ｆ2 ，２Ｆ
2 ，４Ｆ2 ，８Ｆ2 ）の場合についての、集積度とデザ
インルールとの関係を示す図である。
れと同じであるが、必要に応じて上述した以外のレイヤ
もＦピッチ間隔で２回に分けて形成していも良い。この
ような製造方法により、セル面積がＦ2 に近いメモリセ
ルが得られる。図１４は、４つのセル面積（Ｆ2 ，２Ｆ
2 ，４Ｆ2 ，８Ｆ2 ）の場合についての、集積度とデザ
インルールとの関係を示す図である。
【００４１】この図１４からセル面積が２Ｆ2 の場合、
０．３５μｍのデザインルールで集積度は１Ｇビットと
なり、セル面積がＦ2 の場合、０．５μｍのデザインル
ールでも集積度は１Ｇビットとなる。そして、セル面積
がＦ2 の場合、０．２５μｍのデザインルールで集積度
は１６Ｇビットと飛躍的に高くなる。
０．３５μｍのデザインルールで集積度は１Ｇビットと
なり、セル面積がＦ2 の場合、０．５μｍのデザインル
ールでも集積度は１Ｇビットとなる。そして、セル面積
がＦ2 の場合、０．２５μｍのデザインルールで集積度
は１６Ｇビットと飛躍的に高くなる。
【００４２】このため、セル面積をＦ2 近くまで縮小で
きる本実施例の方法を用いることにより、高集積度のＤ
ＲＡＭを容易に実現できるようになる。なお、本実施例
では２Ｆのピッチ間隔で２回に分けてレイヤを形成する
場合について説明したが、従来よりセル面積が小さくな
るなら、ピッチ間隔は２Ｆより大きくても良い。
きる本実施例の方法を用いることにより、高集積度のＤ
ＲＡＭを容易に実現できるようになる。なお、本実施例
では２Ｆのピッチ間隔で２回に分けてレイヤを形成する
場合について説明したが、従来よりセル面積が小さくな
るなら、ピッチ間隔は２Ｆより大きくても良い。
【００４３】なお、本発明は、上記実施例に限られるも
のではない。例えば、上記実施例では、導電材料として
主に多結晶シリコンを用いているが、シリサイドや金属
或いはこれらの積層膜を用いてもかまわない。また、基
板やウェル等の導電型は、逆の導電型を用いてもかまわ
ない。また、図８〜１３に示したレイアウトパターン
も、種々変形することが可能である。また、キャパシタ
がＳＴＣ構造等の場合にも適用できる。その他、本発明
の要旨を逸脱しない範囲で種々変形して実施できる。
のではない。例えば、上記実施例では、導電材料として
主に多結晶シリコンを用いているが、シリサイドや金属
或いはこれらの積層膜を用いてもかまわない。また、基
板やウェル等の導電型は、逆の導電型を用いてもかまわ
ない。また、図８〜１３に示したレイアウトパターン
も、種々変形することが可能である。また、キャパシタ
がＳＴＣ構造等の場合にも適用できる。その他、本発明
の要旨を逸脱しない範囲で種々変形して実施できる。
【００４４】
【発明の効果】以上詳述したように本発明の半導体記憶
装置では、プレート電極の少なくとも一部分として半導
体基板自身を用いているのでキャパシタの構造が簡略す
る。この結果、キャパシタの微細化が図られ、集積度を
高めることができる。
装置では、プレート電極の少なくとも一部分として半導
体基板自身を用いているのでキャパシタの構造が簡略す
る。この結果、キャパシタの微細化が図られ、集積度を
高めることができる。
【００４５】また、本発明の半導体記憶装置の製造方法
では、同一レイヤを２Ｆのピッチで２回に分けて形成し
ている。この結果、Ｆピッチ中に１つのデータ線等を形
成できるようになり、集積度を高めることができる。
では、同一レイヤを２Ｆのピッチで２回に分けて形成し
ている。この結果、Ｆピッチ中に１つのデータ線等を形
成できるようになり、集積度を高めることができる。
【図１】本発明の一実施例に係るＤＲＡＭの平面図。
【図２】図１のＤＲＡＭの断面図。
【図３】本発明の一実施例に係るＤＲＡＭの前半の製造
工程を示す工程断面図。
工程を示す工程断面図。
【図４】本発明の一実施例に係るＤＲＡＭの後半の製造
工程を示す工程断面図。
工程を示す工程断面図。
【図５】本発明の他の実施例に係るＤＲＡＭの平面図。
【図６】図５のＤＲＡＭの断面図。
【図７】図５のＤＲＡＭの断面図。
【図８】トレンチパターンの形成方法を示す工程平面
図。
図。
【図９】素子分離用絶縁膜パターンの形成方法を示す工
程平面図。
程平面図。
【図１０】ワード線パターンの形成方法を示す工程平面
図。
図。
【図１１】データ線コンタクトパターンの形成方法を示
す工程平面図。
す工程平面図。
【図１２】ビット線パターンの形成方法を示す工程平面
図。
図。
【図１３】他のトレンチパターンの形成方法を示す工程
平面図。
平面図。
【図１４】集積度のデザインルールおよびセル面積の依
存性を示す図。
存性を示す図。
【図１５】ＮＡＮＤ型メモリセルブロックの等価回路を
示す図。
示す図。
１…シリコン基板（プレート電極）、２，１０，１０´
…エピタキシャル層、３，５，２１…シリコン酸化膜、
４，２０，２０´…シリコン窒化膜、６，６´…トレン
チ、７…キャパシタ絶縁膜、８…蓄積電極、９，９´…
酸化膜、１１…蓄積ノード開口部、１６…共通ソース・
ドレイン領域、１６´…セルブロック端部のドレイン領
域、１３，１３´…素子分離用絶縁膜、１４…ｐ型ウェ
ル、１７，１７´…データ線コンタクト、１９…フォト
レジストパターン（第１のトレンチパターン）、１９´
…フォトレジストパターン（第２のトレンチパター
ン）、ＷＬ1 〜ＷＬ4 …ワード線（ゲート電極）、Ｂ
Ｌ，ＢＬ１，ＢＬ２…ビット線、ＦＳ…フィールドシー
ルド電極。
…エピタキシャル層、３，５，２１…シリコン酸化膜、
４，２０，２０´…シリコン窒化膜、６，６´…トレン
チ、７…キャパシタ絶縁膜、８…蓄積電極、９，９´…
酸化膜、１１…蓄積ノード開口部、１６…共通ソース・
ドレイン領域、１６´…セルブロック端部のドレイン領
域、１３，１３´…素子分離用絶縁膜、１４…ｐ型ウェ
ル、１７，１７´…データ線コンタクト、１９…フォト
レジストパターン（第１のトレンチパターン）、１９´
…フォトレジストパターン（第２のトレンチパター
ン）、ＷＬ1 〜ＷＬ4 …ワード線（ゲート電極）、Ｂ
Ｌ，ＢＬ１，ＢＬ２…ビット線、ＦＳ…フィールドシー
ルド電極。
Claims (2)
- 【請求項１】半導体基板のメモリセル領域に設けられ、
直列接続された複数のＭＯＳトランジスタと、これらＭ
ＯＳトランジスタの共通ソース・ドレイン毎に接続され
た蓄積電極とプレート電極との間にキャパシタ絶縁膜を
介して形成されているトレンチ型キャパシタと、からな
るダイナミック型メモリセルを有する半導体記憶装置に
おいて、 前記プレート電極の少なくとも一部分が、前記半導体基
板からなることを特徴とする半導体記憶装置。 - 【請求項２】半導体基板のメモリセル領域に設けられ、
直列接続された複数のＭＯＳトランジスタと、これら複
数のＭＯＳトランジスタの各共通ソース・ドレイン毎に
接続されたトレンチ型キャパシタと、からなるダイナミ
ック型メモリセルと、 前記複数のＭＯＳトランジスタの各ゲートに接続された
ワード線と、 前記複数のＭＯＳトランジスタのうち、一方の最端側の
ＭＯＳトランジスタのドレインに接続されたビット線と
を有する半導体記憶装置の製造方法において、 前記ワード線、前記ビット線、前記キャパシタのトレン
チパターン及び前記ダイナミック型メモリセルを区分す
る素子分離用絶縁膜のそれぞれの形成工程は、 ピッチ間隔が最小加工寸法の２倍の第１のワード線、第
１のビット線、第１のトレンチパターン及び第１の素子
分離用絶縁膜を形成する工程と、 ピッチ間隔が最小加工寸法の２倍で、前記第１の第１の
ワード線、前記第１のビット線、前記第１のトレンチパ
ターン及び前記第１の素子分離用絶縁膜とそれぞれ最小
加工寸法だけずれた第２のワード線、第２のビット線、
第２のトレンチパターン及び第２の素子分離用絶縁膜を
形成する工程とを有することを特徴とする半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34943792A JP3177038B2 (ja) | 1992-12-28 | 1992-12-28 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34943792A JP3177038B2 (ja) | 1992-12-28 | 1992-12-28 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204429A true JPH06204429A (ja) | 1994-07-22 |
| JP3177038B2 JP3177038B2 (ja) | 2001-06-18 |
Family
ID=18403745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34943792A Expired - Fee Related JP3177038B2 (ja) | 1992-12-28 | 1992-12-28 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3177038B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720606B1 (en) | 1997-12-02 | 2004-04-13 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device having a trench capacitor |
| US10096619B2 (en) | 2014-03-17 | 2018-10-09 | Toshiba Memory Corporation | Semiconductor device, manufacturing method for semiconductor device, and ferroelectric layer |
| JP2023141316A (ja) * | 2022-03-23 | 2023-10-05 | キオクシア株式会社 | 半導体装置及び半導体記憶装置 |
-
1992
- 1992-12-28 JP JP34943792A patent/JP3177038B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720606B1 (en) | 1997-12-02 | 2004-04-13 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device having a trench capacitor |
| US10096619B2 (en) | 2014-03-17 | 2018-10-09 | Toshiba Memory Corporation | Semiconductor device, manufacturing method for semiconductor device, and ferroelectric layer |
| JP2023141316A (ja) * | 2022-03-23 | 2023-10-05 | キオクシア株式会社 | 半導体装置及び半導体記憶装置 |
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| Publication number | Publication date |
|---|---|
| JP3177038B2 (ja) | 2001-06-18 |
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