JPH06204467A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH06204467A JPH06204467A JP4347475A JP34747592A JPH06204467A JP H06204467 A JPH06204467 A JP H06204467A JP 4347475 A JP4347475 A JP 4347475A JP 34747592 A JP34747592 A JP 34747592A JP H06204467 A JPH06204467 A JP H06204467A
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Abstract
(57)【要約】
【目的】 ＭＯＳ型半導体素子のゲート電極に接続され
る金属配線に保護ダイオードを接続することなく、ゲー
ト酸化膜の劣化を防止する。 【構成】 ＭＯＳ型半導体素子のゲート電極３に接続さ
れている一方拡散層には接続されていない金属配線であ
る第１の第１層アルミニウム配線７は、プラズマプロセ
スにおいて発生し当該第１の第１層アルミニウム配線７
に入射する荷電粒子がＭＯＳ型半導体素子のゲート酸化
膜２を劣化させない所定の配線長に設定されている。ま
た、第１の第１層アルミニウム配線７は、拡散層に接続
される最上層の金属配線である第２層アルミニウム配線
１３を経由している。
る金属配線に保護ダイオードを接続することなく、ゲー
ト酸化膜の劣化を防止する。 【構成】 ＭＯＳ型半導体素子のゲート電極３に接続さ
れている一方拡散層には接続されていない金属配線であ
る第１の第１層アルミニウム配線７は、プラズマプロセ
スにおいて発生し当該第１の第１層アルミニウム配線７
に入射する荷電粒子がＭＯＳ型半導体素子のゲート酸化
膜２を劣化させない所定の配線長に設定されている。ま
た、第１の第１層アルミニウム配線７は、拡散層に接続
される最上層の金属配線である第２層アルミニウム配線
１３を経由している。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置及
びその製造方法に関し、特に、ＭＯＳ型半導体集積回路
装置の製造工程におけるプラズマプロセス中のチャージ
アップによるゲート酸化膜劣化の防止対策に関する。
びその製造方法に関し、特に、ＭＯＳ型半導体集積回路
装置の製造工程におけるプラズマプロセス中のチャージ
アップによるゲート酸化膜劣化の防止対策に関する。
【０００２】
【従来の技術】半導体集積回路の高密度化、低消費電力
化が進み、ＭＯＳ素子のゲート酸化膜が薄膜化するにつ
れ、プラズマプロセス中の荷電粒子（イオン・電子）に
よるチャージアップに起因するゲート酸化膜の劣化が問
題になってきている。すなわち、ドライエッチング法や
プラズマＣＶＤ法等のプラズマプロセス中では、プラズ
マで発生した荷電粒子が半導体基板に入射してくるが、
ゲート電極に接続され拡散層に接続されていない長い金
属配線があると、該金属配線が入射してくる荷電粒子を
集め、該金属配線に接続されている微小な面積のゲート
酸化膜を劣化させるのである。
化が進み、ＭＯＳ素子のゲート酸化膜が薄膜化するにつ
れ、プラズマプロセス中の荷電粒子（イオン・電子）に
よるチャージアップに起因するゲート酸化膜の劣化が問
題になってきている。すなわち、ドライエッチング法や
プラズマＣＶＤ法等のプラズマプロセス中では、プラズ
マで発生した荷電粒子が半導体基板に入射してくるが、
ゲート電極に接続され拡散層に接続されていない長い金
属配線があると、該金属配線が入射してくる荷電粒子を
集め、該金属配線に接続されている微小な面積のゲート
酸化膜を劣化させるのである。
【０００３】図５はゲート酸化膜の劣化を模式的に示し
ている。同図において、５１はシリコン基板、５２はシ
リコン基板５１の表面に形成されたＬＯＣＯＳ酸化膜、
５３はＬＯＣＯＳ酸化膜５２同士の間に形成されたゲー
ト酸化膜、５４はゲート酸化膜５３の上に形成されたゲ
ート電極、５５はＬＯＣＯＳ酸化膜５２及びゲート電極
５４の上に形成されたＢＰＳＧ層間膜、５６はＢＰＳＧ
層間膜５５及びゲート電極５４の上に形成されたアルミ
ニウム配線、５７は図示しないプラズマ発生装置により
発生したプラズマ気相、５８はプラズマ気相５７で発生
しシリコン基板５１に入射する荷電粒子である。同図に
示すように、荷電粒子５８はアルミニウム配線５７に入
射した後、ゲート電極５４に至り、ゲート酸化膜５３を
劣化させる。荷電配線（アルミニウム配線５６）の面積
とゲート（ゲート電極５４）の面積との比が大きくなる
と、ゲート酸化膜５３の劣化が著しくなる現象は”アン
テナ効果”と呼ばれている。
ている。同図において、５１はシリコン基板、５２はシ
リコン基板５１の表面に形成されたＬＯＣＯＳ酸化膜、
５３はＬＯＣＯＳ酸化膜５２同士の間に形成されたゲー
ト酸化膜、５４はゲート酸化膜５３の上に形成されたゲ
ート電極、５５はＬＯＣＯＳ酸化膜５２及びゲート電極
５４の上に形成されたＢＰＳＧ層間膜、５６はＢＰＳＧ
層間膜５５及びゲート電極５４の上に形成されたアルミ
ニウム配線、５７は図示しないプラズマ発生装置により
発生したプラズマ気相、５８はプラズマ気相５７で発生
しシリコン基板５１に入射する荷電粒子である。同図に
示すように、荷電粒子５８はアルミニウム配線５７に入
射した後、ゲート電極５４に至り、ゲート酸化膜５３を
劣化させる。荷電配線（アルミニウム配線５６）の面積
とゲート（ゲート電極５４）の面積との比が大きくなる
と、ゲート酸化膜５３の劣化が著しくなる現象は”アン
テナ効果”と呼ばれている。
【０００４】ゲート酸化膜の劣化に関しては、現在のと
ころ、配線形成（"Gate Oxide Charging and its Elimi
nation for Metal Antenna Capacitor and Transistor
in VLSI CMOS Double Layer Metal Technology" F.Shon
e et al.;1989 Symposium onVLSI Technology pp73-7
4）や層間膜形成（"Thin Oxide Charging Current Duri
ng Plasma Etching of Aluminum" H.Shin et al.;IEEE
Electron Devices Lett.,Vol.12,No.8,p404,Aug.1991
）に関して多く報告されているが、コンタクト穴形成
においても同様である。ゲート電極に接続され拡散層に
接続されていない金属配線に多くのコンタクト穴を形成
する場合、ドライエッチング法或いはスパッタ法等のプ
ラズマプロセスにおいて発生した荷電粒子が多くのコン
タクトに集められ、金属配線に接続されている微小な面
積のゲート酸化膜を劣化させる。
ころ、配線形成（"Gate Oxide Charging and its Elimi
nation for Metal Antenna Capacitor and Transistor
in VLSI CMOS Double Layer Metal Technology" F.Shon
e et al.;1989 Symposium onVLSI Technology pp73-7
4）や層間膜形成（"Thin Oxide Charging Current Duri
ng Plasma Etching of Aluminum" H.Shin et al.;IEEE
Electron Devices Lett.,Vol.12,No.8,p404,Aug.1991
）に関して多く報告されているが、コンタクト穴形成
においても同様である。ゲート電極に接続され拡散層に
接続されていない金属配線に多くのコンタクト穴を形成
する場合、ドライエッチング法或いはスパッタ法等のプ
ラズマプロセスにおいて発生した荷電粒子が多くのコン
タクトに集められ、金属配線に接続されている微小な面
積のゲート酸化膜を劣化させる。
【０００５】上記の問題に対し、プロセス側及び回路設
計側の双方においてさまざまな対策が考慮されている。
プロセス側からチャージアップを防止しようとするアプ
ローチもあるが、プラズマを用いる限りにおいては、ゲ
ート酸化膜の劣化防止対策としては限界がある。
計側の双方においてさまざまな対策が考慮されている。
プロセス側からチャージアップを防止しようとするアプ
ローチもあるが、プラズマを用いる限りにおいては、ゲ
ート酸化膜の劣化防止対策としては限界がある。
【０００６】一方、回路設計側からは、層間膜形成に関
する報告で述べられており、図６に示すように、保護ダ
イオードをアルミニウム配線５６に付加・接続させる手
段が提案されている。同図において、５９はｎ+ 拡散
層、６０は第１のアルミニウム配線、６１はｐ−ＴＥＯ
Ｓ層間膜、６２は第２のアルミニウム配線である。
する報告で述べられており、図６に示すように、保護ダ
イオードをアルミニウム配線５６に付加・接続させる手
段が提案されている。同図において、５９はｎ+ 拡散
層、６０は第１のアルミニウム配線、６１はｐ−ＴＥＯ
Ｓ層間膜、６２は第２のアルミニウム配線である。
【０００７】
【発明が解決しようとする課題】しかるに、上記のよう
にアルミニウム配線に保護ダイオードを付加すると、保
護ダイオードの容量により回路動作のスピードが劣化す
るという問題がある。
にアルミニウム配線に保護ダイオードを付加すると、保
護ダイオードの容量により回路動作のスピードが劣化す
るという問題がある。
【０００８】上記に鑑み、本発明は、ＭＯＳ型半導体素
子のゲート電極に接続される金属配線に保護ダイオード
を接続することなく、ゲート酸化膜の劣化を防止するこ
とを目的とする。
子のゲート電極に接続される金属配線に保護ダイオード
を接続することなく、ゲート酸化膜の劣化を防止するこ
とを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、半導体集積回路装置を、ＭＯＳ
型半導体素子のゲート電極に接続されている一方拡散層
には接続されていない金属配線は、プラズマプロセスに
おいて発生し当該金属配線に入射する荷電粒子が上記Ｍ
ＯＳ型半導体素子のゲート酸化膜を劣化させない所定の
配線長に設定されていると共に、最上層の金属配線を経
由している構成とするものである。
め、請求項１の発明は、半導体集積回路装置を、ＭＯＳ
型半導体素子のゲート電極に接続されている一方拡散層
には接続されていない金属配線は、プラズマプロセスに
おいて発生し当該金属配線に入射する荷電粒子が上記Ｍ
ＯＳ型半導体素子のゲート酸化膜を劣化させない所定の
配線長に設定されていると共に、最上層の金属配線を経
由している構成とするものである。
【００１０】請求項２の発明は、請求項１の発明に係る
半導体集積回路装置を製造する方法であって、ＭＯＳ型
半導体素子のゲート電極に接続される一方拡散層には接
続されない金属配線を、プラズマプロセスにおいて発生
し当該金属配線に入射する荷電粒子が上記ＭＯＳ型半導
体素子のゲート酸化膜を劣化させない所定の配線長に形
成した後、該金属配線を最上層の金属配線を経由させる
ものである。
半導体集積回路装置を製造する方法であって、ＭＯＳ型
半導体素子のゲート電極に接続される一方拡散層には接
続されない金属配線を、プラズマプロセスにおいて発生
し当該金属配線に入射する荷電粒子が上記ＭＯＳ型半導
体素子のゲート酸化膜を劣化させない所定の配線長に形
成した後、該金属配線を最上層の金属配線を経由させる
ものである。
【００１１】請求項３の発明は、それぞれが複数のトラ
ンジスタにより構成される複数の標準セルからなる標準
セル群を自動配置配線法によって接続する半導体集積回
路装置の製造方法を対象とし、上記複数の標準セルの各
入力部であるゲート電極に接続される金属配線を該標準
セル内において最上層の金属配線を経由させておいた
後、各金属配線を自動配置配線法によって接続するもの
である。
ンジスタにより構成される複数の標準セルからなる標準
セル群を自動配置配線法によって接続する半導体集積回
路装置の製造方法を対象とし、上記複数の標準セルの各
入力部であるゲート電極に接続される金属配線を該標準
セル内において最上層の金属配線を経由させておいた
後、各金属配線を自動配置配線法によって接続するもの
である。
【００１２】
【作用】請求項１及び２の発明の構成により、ＭＯＳ型
半導体素子のゲート電極に接続されている金属配線は、
プラズマプロセスにおいて発生する荷電粒子がゲート酸
化膜を劣化させない配線長に設定され、且つ拡散層に接
続される最上層の金属配線を経由しているため、最終的
には同じ回路構成でありながらプラズマプロセスにおい
ては配線長が短く且つ開口されるコンタクト穴の数が少
ないので、金属配線やコンタクト部が入射してくる荷電
粒子を集め金属配線に接続されている微小な面積のゲー
ト酸化膜を劣化させる”アンテナ効果”は発生しない。
半導体素子のゲート電極に接続されている金属配線は、
プラズマプロセスにおいて発生する荷電粒子がゲート酸
化膜を劣化させない配線長に設定され、且つ拡散層に接
続される最上層の金属配線を経由しているため、最終的
には同じ回路構成でありながらプラズマプロセスにおい
ては配線長が短く且つ開口されるコンタクト穴の数が少
ないので、金属配線やコンタクト部が入射してくる荷電
粒子を集め金属配線に接続されている微小な面積のゲー
ト酸化膜を劣化させる”アンテナ効果”は発生しない。
【００１３】また、請求項３の発明の構成により、複数
の標準セルの各入力部であるゲート電極に接続される金
属配線は、配線長が短いと共に標準セル内において最上
層の金属配線を経由しているため、最終的には同じ回路
構成でありながらプラズマプロセスにおいては配線長が
短く且つ開口されるコンタクト穴の数が少ないので、”
アンテナ効果”は発生しない。
の標準セルの各入力部であるゲート電極に接続される金
属配線は、配線長が短いと共に標準セル内において最上
層の金属配線を経由しているため、最終的には同じ回路
構成でありながらプラズマプロセスにおいては配線長が
短く且つ開口されるコンタクト穴の数が少ないので、”
アンテナ効果”は発生しない。
【００１４】
【実施例】（第１実施例）図１は、本発明の第１実施例
に係る半導体集積回路装置の製造方法の工程を示す断面
図であって、該製造方法により製造される半導体集積回
路装置は２層構造のアルミニウム配線を有しており、以
下のような方法により製造される。
に係る半導体集積回路装置の製造方法の工程を示す断面
図であって、該製造方法により製造される半導体集積回
路装置は２層構造のアルミニウム配線を有しており、以
下のような方法により製造される。
【００１５】まず、図１（ａ）に示すように、ｐ型のシ
リコン基板１上に、公知の方法により膜厚１０ｎｍのゲ
ート酸化膜２、ポリシリコン膜からなるゲート長０．５
μｍのゲート電極３、ｎ+ 拡散層で構成されるＭＯＳ型
ｎチャネルトランジスタを形成する。同図はソース・ド
レイン方向に垂直なゲート電極面の断面図であるため、
拡散層は図示されていない。また、同図において、４は
素子分離のためのＬＯＣＯＳ酸化膜である。
リコン基板１上に、公知の方法により膜厚１０ｎｍのゲ
ート酸化膜２、ポリシリコン膜からなるゲート長０．５
μｍのゲート電極３、ｎ+ 拡散層で構成されるＭＯＳ型
ｎチャネルトランジスタを形成する。同図はソース・ド
レイン方向に垂直なゲート電極面の断面図であるため、
拡散層は図示されていない。また、同図において、４は
素子分離のためのＬＯＣＯＳ酸化膜である。
【００１６】次に、図１（ｂ）に示すように、ＬＯＣＯ
Ｓ酸化膜４及びゲート電極３の上に第１の層間絶縁膜と
してのＢＰＳＧ膜５を堆積した後、該ＢＰＳＧ膜５にお
けるゲート電極３の上側にコンタクト穴６を開口する。
その後、ＢＰＳＧ膜５の上に第１の第１層アルミニウム
配線７及び第２の第２層アルミニウム配線８を形成した
後、該第１及び第２の第１層アルミニウム配線７，８の
上に第２の層間絶縁膜としてのシリコン酸化膜９をプラ
ズマＣＶＤ法により堆積する。
Ｓ酸化膜４及びゲート電極３の上に第１の層間絶縁膜と
してのＢＰＳＧ膜５を堆積した後、該ＢＰＳＧ膜５にお
けるゲート電極３の上側にコンタクト穴６を開口する。
その後、ＢＰＳＧ膜５の上に第１の第１層アルミニウム
配線７及び第２の第２層アルミニウム配線８を形成した
後、該第１及び第２の第１層アルミニウム配線７，８の
上に第２の層間絶縁膜としてのシリコン酸化膜９をプラ
ズマＣＶＤ法により堆積する。
【００１７】ゲート電極３に接続されている第１の第１
層アルミニウム配線７の長さは１０μｍ、後述する第２
層アルミニウム配線群１４により他のブロックと接続さ
れる第２の第１層アルミニウム配線８の長さは１０ｍ
ｍ、第１の第１層アルミニウム配線７と第２の第１層ア
ルミニウム配線８との間隔は５μｍである。ゲート電極
３に接続されている第１の第１層アルミニウム配線７の
長さは１０μｍと短く、第１層アルミニウム配線形成時
及び第２の層間絶縁膜堆積時のアンテナ効果によるゲー
ト酸化膜２の劣化は、第１の第１層アルミニウム配線７
の長さが１０ｍｍの場合の千分の１でしかない。
層アルミニウム配線７の長さは１０μｍ、後述する第２
層アルミニウム配線群１４により他のブロックと接続さ
れる第２の第１層アルミニウム配線８の長さは１０ｍ
ｍ、第１の第１層アルミニウム配線７と第２の第１層ア
ルミニウム配線８との間隔は５μｍである。ゲート電極
３に接続されている第１の第１層アルミニウム配線７の
長さは１０μｍと短く、第１層アルミニウム配線形成時
及び第２の層間絶縁膜堆積時のアンテナ効果によるゲー
ト酸化膜２の劣化は、第１の第１層アルミニウム配線７
の長さが１０ｍｍの場合の千分の１でしかない。
【００１８】次に、図１（ｃ）に示すように、シリコン
酸化膜９における第１及び第２の第１層アルミニウム配
線７，８の上側にコンタクト穴１０，１１及び５０個の
コンタクト穴からなるコンタクト穴群１２を開口した
後、第１の第１層アルミニウム配線７と第２の第１層ア
ルミニウム配線８とを電気的に接続する長さ８μｍの第
２層アルミニウム配線１３、及び第２の第１層アルミニ
ウム配線８と他のブロックとを電気的に接続する５０本
のアルミニウム配線からなる第２層アルミニウム配線群
１４を形成する。
酸化膜９における第１及び第２の第１層アルミニウム配
線７，８の上側にコンタクト穴１０，１１及び５０個の
コンタクト穴からなるコンタクト穴群１２を開口した
後、第１の第１層アルミニウム配線７と第２の第１層ア
ルミニウム配線８とを電気的に接続する長さ８μｍの第
２層アルミニウム配線１３、及び第２の第１層アルミニ
ウム配線８と他のブロックとを電気的に接続する５０本
のアルミニウム配線からなる第２層アルミニウム配線群
１４を形成する。
【００１９】ゲート電極３は、５０個のコンタクト穴が
開口される第２の第１層アルミニウム配線８とは第２層
アルミニウム配線１３を介して電気的に接続されること
になるが、コンタクト穴形成時にはゲート電極３は第１
の第１層アルミニウム配線７にしか接続されていないた
め、コンタクト穴形成時のアンテナ効果によるゲート酸
化膜２の劣化は、第１の第１層アルミニウム配線７の上
に５０個のコンタクト穴が開口される場合の５０分の１
でしかない。
開口される第２の第１層アルミニウム配線８とは第２層
アルミニウム配線１３を介して電気的に接続されること
になるが、コンタクト穴形成時にはゲート電極３は第１
の第１層アルミニウム配線７にしか接続されていないた
め、コンタクト穴形成時のアンテナ効果によるゲート酸
化膜２の劣化は、第１の第１層アルミニウム配線７の上
に５０個のコンタクト穴が開口される場合の５０分の１
でしかない。
【００２０】以上のように、本第１実施例によると、ゲ
ート電極３に接続されている一方拡散層には接続されて
いない金属配線である第１の第１層アルミニウム配線７
は、プラズマプロセスにおいて発生し当該第１の第１層
アルミニウム配線７に入射する荷電粒子が上記ゲート酸
化膜２を劣化させない長さである１０μｍの長さに設定
されており、また拡散層に接続される最上層の金属配線
である第２アルミニウム配線１３及び第２アルミニウム
配線群１４に接続されているため（必要であれば、本第
１実施例のように、第２アルミニウム配線１３及び第２
アルミニウム配線群１４を第２の第１層アルミニウム金
属配線８に接続することができる）、最終的には同じ回
路構成でありながらプラズマプロセスにおいては配線長
が短く且つ開口されるコンタクト穴の数が少ないので、
金属配線やコンタクト部が入射してくる荷電粒子を集め
金属配線に接続されている微小な面積のゲート酸化膜を
劣化させるアンテナ効果が発生することはない。
ート電極３に接続されている一方拡散層には接続されて
いない金属配線である第１の第１層アルミニウム配線７
は、プラズマプロセスにおいて発生し当該第１の第１層
アルミニウム配線７に入射する荷電粒子が上記ゲート酸
化膜２を劣化させない長さである１０μｍの長さに設定
されており、また拡散層に接続される最上層の金属配線
である第２アルミニウム配線１３及び第２アルミニウム
配線群１４に接続されているため（必要であれば、本第
１実施例のように、第２アルミニウム配線１３及び第２
アルミニウム配線群１４を第２の第１層アルミニウム金
属配線８に接続することができる）、最終的には同じ回
路構成でありながらプラズマプロセスにおいては配線長
が短く且つ開口されるコンタクト穴の数が少ないので、
金属配線やコンタクト部が入射してくる荷電粒子を集め
金属配線に接続されている微小な面積のゲート酸化膜を
劣化させるアンテナ効果が発生することはない。
【００２１】このため、本第１実施例によると、回路動
作スピードを劣化させる保護ダイオードを付加すること
なく、信頼性の高い半導体集積回路装置を製造すること
ができる。
作スピードを劣化させる保護ダイオードを付加すること
なく、信頼性の高い半導体集積回路装置を製造すること
ができる。
【００２２】なお、ＳＲＡＭセル等のように、ゲート電
極が金属配線を介して拡散層に接続されるものについて
は、拡散層が保護ダイオードとなるため、第１層の金属
配線の長さが上記所定の長さ以上であっても、該第１層
の金属配線を最上層の金属配線を経由させる必要はな
い。
極が金属配線を介して拡散層に接続されるものについて
は、拡散層が保護ダイオードとなるため、第１層の金属
配線の長さが上記所定の長さ以上であっても、該第１層
の金属配線を最上層の金属配線を経由させる必要はな
い。
【００２３】また、上記第１実施例においては、金属配
線群が２層構造のアルミニウム配線である場合について
説明したが、金属配線群が３層構造のアルミニウム配線
である場合には、ゲート電極３に接続されるアルミニウ
ム配線を、上記所定の配線長以下（上記第１実施例では
１０μｍ以内）に設定すると共に最上層の金属配線であ
る第３層アルミニウム配線を経由させることにより、同
様の効果を得ることができる。
線群が２層構造のアルミニウム配線である場合について
説明したが、金属配線群が３層構造のアルミニウム配線
である場合には、ゲート電極３に接続されるアルミニウ
ム配線を、上記所定の配線長以下（上記第１実施例では
１０μｍ以内）に設定すると共に最上層の金属配線であ
る第３層アルミニウム配線を経由させることにより、同
様の効果を得ることができる。
【００２４】（第２実施例）図２は、本発明の第２実施
例に係る半導体集積回路装置の製造方法を示すレイアウ
ト図であって、該製造方法は以下に説明するように、自
動配置配線法によって３層構造のアルミニウム配線を形
成するものである。
例に係る半導体集積回路装置の製造方法を示すレイアウ
ト図であって、該製造方法は以下に説明するように、自
動配置配線法によって３層構造のアルミニウム配線を形
成するものである。
【００２５】自動配置配線法を用いて半導体集積回路を
設計する場合には、それぞれ複数のトランジスタから構
成され所定の機能を有する標準セル２１，２２，２３が
配置され、これら標準セル２１，２２，２３間の信号を
やりとりするための複数の第２層アルミニウム配線から
なる第１の信号線群２４及び複数の第３層アルミニウム
配線からなる第２の信号線群２５が自動配置配線法によ
り配線される。
設計する場合には、それぞれ複数のトランジスタから構
成され所定の機能を有する標準セル２１，２２，２３が
配置され、これら標準セル２１，２２，２３間の信号を
やりとりするための複数の第２層アルミニウム配線から
なる第１の信号線群２４及び複数の第３層アルミニウム
配線からなる第２の信号線群２５が自動配置配線法によ
り配線される。
【００２６】各標準セル２１，２２，２３はチップサイ
ズに比べ十分に小さく、通常は５０μｍ角程度の大きさ
であるため、各標準セル２１，２２，２３内には数ｍｍ
長の配線は存在しない。しかしながら、信号線は自動配
置配線法により発生させられるため、どのような長さの
アルミニウム配線が標準セル２１，２２，２３に接続さ
れるのかは配線の配置が終了してからでないと分からな
い。
ズに比べ十分に小さく、通常は５０μｍ角程度の大きさ
であるため、各標準セル２１，２２，２３内には数ｍｍ
長の配線は存在しない。しかしながら、信号線は自動配
置配線法により発生させられるため、どのような長さの
アルミニウム配線が標準セル２１，２２，２３に接続さ
れるのかは配線の配置が終了してからでないと分からな
い。
【００２７】標準セル２１には、第１の信号線群２４の
信号線から信号を取り入れる第１入力線２６及び第２入
力線２７と、第１の信号線群２４の信号線に信号を送る
第１出力線２８及び第２出力線２９とがそれぞれ接続さ
れるが、第１の入力線２６にはゲート電極のみが接続さ
れている。
信号線から信号を取り入れる第１入力線２６及び第２入
力線２７と、第１の信号線群２４の信号線に信号を送る
第１出力線２８及び第２出力線２９とがそれぞれ接続さ
れるが、第１の入力線２６にはゲート電極のみが接続さ
れている。
【００２８】図３は本発明の第２実施例に係る半導体装
置の製造方法を示す断面図であって、第１実施例と同様
の部位については第１実施例と同じ符号を付すことによ
り説明は省略する。
置の製造方法を示す断面図であって、第１実施例と同様
の部位については第１実施例と同じ符号を付すことによ
り説明は省略する。
【００２９】図３において、１３Ａは第１の第２層アル
ミニウム配線、１３Ｂは第２の第２層アルミニウム配
線、３１は第１の信号線群２４を構成する信号線、３２
は第３の層間絶縁膜としてのシリコン酸化膜、３３は標
準セル内の最上層の金属配線である第３層アルミニウム
配線、３４は第１及び第２の第２層アルミニウム配線１
３Ａ，１３Ｂと第３層アルミニウム配線３３とを接続す
るためのコンタクト穴であって、第１の入力線２６は、
最上層の金属配線である第３アルミニウム配線３４に接
続される。本第２実施例において、第１の入力線２６は
第１の第１層アルミニウム配線７であり、該第１の第１
層アルミニウム配線７は、第１の第２層アルミニウム配
線１３Ａ、第３層アルミニウム配線３４及び第２の第２
層アルミニウム配線１３Ｂを介して第２の第１層アルミ
ニウム配線８に接続されている。
ミニウム配線、１３Ｂは第２の第２層アルミニウム配
線、３１は第１の信号線群２４を構成する信号線、３２
は第３の層間絶縁膜としてのシリコン酸化膜、３３は標
準セル内の最上層の金属配線である第３層アルミニウム
配線、３４は第１及び第２の第２層アルミニウム配線１
３Ａ，１３Ｂと第３層アルミニウム配線３３とを接続す
るためのコンタクト穴であって、第１の入力線２６は、
最上層の金属配線である第３アルミニウム配線３４に接
続される。本第２実施例において、第１の入力線２６は
第１の第１層アルミニウム配線７であり、該第１の第１
層アルミニウム配線７は、第１の第２層アルミニウム配
線１３Ａ、第３層アルミニウム配線３４及び第２の第２
層アルミニウム配線１３Ｂを介して第２の第１層アルミ
ニウム配線８に接続されている。
【００３０】上記のように本第２実施例においても、最
終的には同じ回路構成でありながら、ゲート電極に接続
される第１の入力線２６である第１の第１層アルミニウ
ム配線７はプラズマプロセスにおいては配線長が短く且
つ開口されるコンタクト穴の数が少ないので、金属配線
やコンタクト部が入射してくる荷電粒子を集め金属配線
に接続されている微小な面積のゲート酸化膜を劣化させ
る”アンテナ効果”が発生することはない。
終的には同じ回路構成でありながら、ゲート電極に接続
される第１の入力線２６である第１の第１層アルミニウ
ム配線７はプラズマプロセスにおいては配線長が短く且
つ開口されるコンタクト穴の数が少ないので、金属配線
やコンタクト部が入射してくる荷電粒子を集め金属配線
に接続されている微小な面積のゲート酸化膜を劣化させ
る”アンテナ効果”が発生することはない。
【００３１】このため、本第２実施例によると、回路動
作スピードを劣化させる保護ダイオードを付加すること
なく、信頼性の高い半導体集積回路装置を製造すること
ができる。
作スピードを劣化させる保護ダイオードを付加すること
なく、信頼性の高い半導体集積回路装置を製造すること
ができる。
【００３２】尚、上記第２実施例においては、第１の第
１層アルミニウム配線７と第２の第１層アルミニウム配
線８とを第１及び第２の第２層アルミニウム配線１３
Ａ，Ｂ並びに第３層アルミニウム配線３４を介して接続
し、第２の第１層アルミニウム配線８を信号線３１に接
続したが、これに代えて、図４（ａ）に示すように、第
２の第２層アルミニウム配線１３Ｂを信号線３１に接続
してもよいし、図４（ｂ）に示すように、第２の第１層
アルミニウム配線８、第２の第２層アルミニウム配線１
３Ｂ及び第３層アルミニウム配線３４のいずれもが信号
線３１に対して接続可能にしてもよい。
１層アルミニウム配線７と第２の第１層アルミニウム配
線８とを第１及び第２の第２層アルミニウム配線１３
Ａ，Ｂ並びに第３層アルミニウム配線３４を介して接続
し、第２の第１層アルミニウム配線８を信号線３１に接
続したが、これに代えて、図４（ａ）に示すように、第
２の第２層アルミニウム配線１３Ｂを信号線３１に接続
してもよいし、図４（ｂ）に示すように、第２の第１層
アルミニウム配線８、第２の第２層アルミニウム配線１
３Ｂ及び第３層アルミニウム配線３４のいずれもが信号
線３１に対して接続可能にしてもよい。
【００３３】尚、上記第２実施例では５０μｍ角程度の
標準セルの入力線に関して言及したが、例えば数ｍｍの
配線においてゲート酸化膜の劣化が発生しない場合は、
図５に示すように、複数の標準セルによって構成された
ブロック間を接続するブロック間配線３５のブロックの
入力線を最上層の金属配線を経由する構成とすることに
より、標準セルのすべての入力線を最上層の金属配線を
経由させる上記第２実施例の方法を採る必要はない。
標準セルの入力線に関して言及したが、例えば数ｍｍの
配線においてゲート酸化膜の劣化が発生しない場合は、
図５に示すように、複数の標準セルによって構成された
ブロック間を接続するブロック間配線３５のブロックの
入力線を最上層の金属配線を経由する構成とすることに
より、標準セルのすべての入力線を最上層の金属配線を
経由させる上記第２実施例の方法を採る必要はない。
【００３４】
【発明の効果】以上説明したように、請求項１の発明に
よると、ＭＯＳ型半導体素子のゲート電極に接続されて
いる金属配線は、最終的には同じ回路構成でありながら
プラズマプロセスにおいては配線長が短く且つ開口され
るコンタクト穴の数が少ないため、金属配線やコンタク
ト部が入射してくる荷電粒子を集め金属配線に接続され
ている微小な面積のゲート酸化膜を劣化させる”アンテ
ナ効果”が発生しないので、回路動作スピードを劣化さ
せる保護ダイオードを付加することなく、信頼性の高い
半導体集積回路装置を実現することができる。
よると、ＭＯＳ型半導体素子のゲート電極に接続されて
いる金属配線は、最終的には同じ回路構成でありながら
プラズマプロセスにおいては配線長が短く且つ開口され
るコンタクト穴の数が少ないため、金属配線やコンタク
ト部が入射してくる荷電粒子を集め金属配線に接続され
ている微小な面積のゲート酸化膜を劣化させる”アンテ
ナ効果”が発生しないので、回路動作スピードを劣化さ
せる保護ダイオードを付加することなく、信頼性の高い
半導体集積回路装置を実現することができる。
【００３５】また、請求項２の発明に係る半導体集積回
路装置の製造方法によると、ＭＯＳ型半導体素子のゲー
ト電極に接続される金属配線を、プラズマプロセスにお
いて発生し当該金属配線に入射する荷電粒子がゲート酸
化膜を劣化させない所定の配線長に形成した後、該金属
配線を最上層の金属配線を経由させるため、請求項１の
発明に係る半導体集積回路装置を確実に製造することが
できる。
路装置の製造方法によると、ＭＯＳ型半導体素子のゲー
ト電極に接続される金属配線を、プラズマプロセスにお
いて発生し当該金属配線に入射する荷電粒子がゲート酸
化膜を劣化させない所定の配線長に形成した後、該金属
配線を最上層の金属配線を経由させるため、請求項１の
発明に係る半導体集積回路装置を確実に製造することが
できる。
【００３６】さらに、請求項３の発明に係る半導体集積
回路装置の製造方法によると、複数の標準セルの各入力
部であるゲート電極に接続される金属配線を該標準セル
内において最上層の金属配線を経由させておいた後、ゲ
ート電極に接続される金属配線のそれぞれを自動配置配
線法によって接続するため、該金属配線は、配線長が短
いと共に標準セル内において最上層の金属配線を経由し
ているので、最終的には同じ回路構成でありながらプラ
ズマプロセスにおいては配線長が短く且つ開口されるコ
ンタクト穴の数が少なく”アンテナ効果”が発生しな
い。
回路装置の製造方法によると、複数の標準セルの各入力
部であるゲート電極に接続される金属配線を該標準セル
内において最上層の金属配線を経由させておいた後、ゲ
ート電極に接続される金属配線のそれぞれを自動配置配
線法によって接続するため、該金属配線は、配線長が短
いと共に標準セル内において最上層の金属配線を経由し
ているので、最終的には同じ回路構成でありながらプラ
ズマプロセスにおいては配線長が短く且つ開口されるコ
ンタクト穴の数が少なく”アンテナ効果”が発生しな
い。
【００３７】このため、請求項３の発明によると、回路
動作スピードを劣化させる保護ダイオードを付加するこ
となく、信頼性の高い半導体集積回路装置を確実に製造
することができる。
動作スピードを劣化させる保護ダイオードを付加するこ
となく、信頼性の高い半導体集積回路装置を確実に製造
することができる。
【図１】本発明の第１実施例に係る半導体集積回路装置
及び該半導体集積回路装置の製造方法の工程を示す断面
図である。
及び該半導体集積回路装置の製造方法の工程を示す断面
図である。
【図２】本発明の第２実施例に係る半導体集積回路装置
の製造方法を示すレイアウト図である。
の製造方法を示すレイアウト図である。
【図３】上記第２実施例に係る半導体集積回路装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図４】上記第２実施例の第１変形例に係る半導体集積
回路装置の製造方法を示す断面図である。
回路装置の製造方法を示す断面図である。
【図５】上記第２実施例の第２変形例に係る半導体集積
回路装置の製造方法を示すレイアウト図である。
回路装置の製造方法を示すレイアウト図である。
【図６】プラズマプロセスにおいて発生するゲート酸化
膜の劣化現象を説明する模式図である。
膜の劣化現象を説明する模式図である。
【図７】従来の半導体集積回路装置を示す断面図であ
る。
る。
１ ｐ型シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ７ 第１の第１層アルミニウム配線（ゲート電極に接続
される金属配線） ８ 第２の第１層アルミニウム配線 １０，１１ コンタクト穴 １３ 第２層アルミニウム配線（最上層の金属配線） １３Ａ 第１の第２層アルミニウム配線 １３Ｂ 第２の第２層アルミニウム配線 ３４ 第３層アルミニウム配線（最上層の金属配線）
される金属配線） ８ 第２の第１層アルミニウム配線 １０，１１ コンタクト穴 １３ 第２層アルミニウム配線（最上層の金属配線） １３Ａ 第１の第２層アルミニウム配線 １３Ｂ 第２の第２層アルミニウム配線 ３４ 第３層アルミニウム配線（最上層の金属配線）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｂ 7514−4Ｍ 9169−4Ｍ Ｈ０１Ｌ 21/82 Ｂ
Claims (3)
- 【請求項１】 ＭＯＳ型半導体素子のゲート電極に接続
されている一方拡散層には接続されていない金属配線
は、プラズマプロセスにおいて発生し当該金属配線に入
射する荷電粒子が上記ＭＯＳ型半導体素子のゲート酸化
膜を劣化させない所定の配線長に設定されていると共
に、最上層の金属配線を経由していることを特徴とする
半導体集積回路装置。 - 【請求項２】 ＭＯＳ型半導体素子のゲート電極に接続
される一方拡散層には接続されない金属配線を、プラズ
マプロセスにおいて発生し当該金属配線に入射する荷電
粒子が上記ＭＯＳ型半導体素子のゲート酸化膜を劣化さ
せない所定の配線長に形成した後、該金属配線を最上層
の金属配線を経由させることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項３】 それぞれが複数のトランジスタにより構
成される複数の標準セルからなる標準セル群を自動配置
配線法によって接続する半導体集積回路装置の製造方法
であって、上記複数の標準セルの各入力部であるゲート
電極に接続される金属配線を該標準セル内において最上
層の金属配線を経由させておいた後、上記ゲート電極に
接続される金属配線のそれぞれを自動配置配線法によっ
て接続することを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347475A JPH06204467A (ja) | 1992-12-28 | 1992-12-28 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347475A JPH06204467A (ja) | 1992-12-28 | 1992-12-28 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204467A true JPH06204467A (ja) | 1994-07-22 |
Family
ID=18390477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4347475A Withdrawn JPH06204467A (ja) | 1992-12-28 | 1992-12-28 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204467A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6075292A (en) * | 1997-07-18 | 2000-06-13 | Nec Corporation | Semiconductor device and method of manufacturing the same in which degradation due to plasma can be prevented |
| JP2001257265A (ja) * | 2000-03-10 | 2001-09-21 | Fujitsu Ltd | 配線設計方法及び設計支援装置 |
| US6557155B2 (en) | 2000-01-25 | 2003-04-29 | Nec Electronics Corporation | Layout design method |
| US6611950B2 (en) | 1998-04-07 | 2003-08-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, semiconductor device design method, semiconductor device design method recording medium, and semiconductor device design support system |
| US6815771B2 (en) | 2001-10-29 | 2004-11-09 | Kawasaki Microelectronics, Inc. | Silicon on insulator device and layout method of the same |
| JP2006313925A (ja) * | 2006-06-26 | 2006-11-16 | Toshiba Corp | 半導体記憶装置 |
| US7787277B2 (en) | 1998-07-02 | 2010-08-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of realizing a chip with high operation reliability and high yield |
-
1992
- 1992-12-28 JP JP4347475A patent/JPH06204467A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6075292A (en) * | 1997-07-18 | 2000-06-13 | Nec Corporation | Semiconductor device and method of manufacturing the same in which degradation due to plasma can be prevented |
| KR100292899B1 (ko) * | 1997-07-18 | 2002-01-15 | 가네꼬 히사시 | 플라즈마에의한열화의방지가가능한반도체장치및그제조방법 |
| US6611950B2 (en) | 1998-04-07 | 2003-08-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, semiconductor device design method, semiconductor device design method recording medium, and semiconductor device design support system |
| US7114140B2 (en) | 1998-04-07 | 2006-09-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, semiconductor device design method, semiconductor device design method recording medium, and semiconductor device design support system |
| US7787277B2 (en) | 1998-07-02 | 2010-08-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of realizing a chip with high operation reliability and high yield |
| US8248849B2 (en) | 1998-07-02 | 2012-08-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of realizing a chip with high operation reliability and high yield |
| US8259494B2 (en) | 1998-07-02 | 2012-09-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of realizing a chip with high operation reliability and high yield |
| US8665661B2 (en) | 1998-07-02 | 2014-03-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of realizing a chip with high operation reliability and high yield |
| US6557155B2 (en) | 2000-01-25 | 2003-04-29 | Nec Electronics Corporation | Layout design method |
| JP2001257265A (ja) * | 2000-03-10 | 2001-09-21 | Fujitsu Ltd | 配線設計方法及び設計支援装置 |
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| US7160786B2 (en) | 2001-10-29 | 2007-01-09 | Kawaski Microelectronics, Inc. | Silicon on insulator device and layout method of the same |
| JP2006313925A (ja) * | 2006-06-26 | 2006-11-16 | Toshiba Corp | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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