JPH0620479A - 外部同期信号制御型入出力回路 - Google Patents
外部同期信号制御型入出力回路Info
- Publication number
- JPH0620479A JPH0620479A JP4196389A JP19638992A JPH0620479A JP H0620479 A JPH0620479 A JP H0620479A JP 4196389 A JP4196389 A JP 4196389A JP 19638992 A JP19638992 A JP 19638992A JP H0620479 A JPH0620479 A JP H0620479A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- transfer gate
- internal
- circuit
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 3
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000015654 memory Effects 0.000 description 10
- 230000003068 static effect Effects 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 本発明は外部端子から入力される外部同期信
号で制御されるスタティックメモリ回路の入出力回路の
電源にノイズが加わった場合の誤動作を防止することを
目的とする。 【構成】 外部同期信号ＣＬＫの入力バッファ回路は、
内部同期信号ＣＬＫ’の他に、その論理変化を受けて上
向きの内部パルス信号ＯＳを発生する。この内部パルス
信号ＯＳは、内部同期信号ＣＬＫ’と共に、トランスフ
ァーゲート素子に入力され、かつ、その論理構成は、内
部パルス信号ＯＳが発生している期間は伝達を強制的に
禁止する構成である。
号で制御されるスタティックメモリ回路の入出力回路の
電源にノイズが加わった場合の誤動作を防止することを
目的とする。 【構成】 外部同期信号ＣＬＫの入力バッファ回路は、
内部同期信号ＣＬＫ’の他に、その論理変化を受けて上
向きの内部パルス信号ＯＳを発生する。この内部パルス
信号ＯＳは、内部同期信号ＣＬＫ’と共に、トランスフ
ァーゲート素子に入力され、かつ、その論理構成は、内
部パルス信号ＯＳが発生している期間は伝達を強制的に
禁止する構成である。
Description
【０００１】
【産業上の利用分野】本発明はスタティックメモリ回路
の入出力回路に関し、特に外部端子から入力される外部
同期信号で制御されるスタティックメモリ回路の入出力
回路に関する。
の入出力回路に関し、特に外部端子から入力される外部
同期信号で制御されるスタティックメモリ回路の入出力
回路に関する。
【０００２】
【従来の技術】近年、スタティックメモリ回路は、その
高速アクセスの特徴を生かすためにプロセッサーのキャ
ッシュメモリとしての応用分野が広がっている。この種
のシステムでは、より高速のサイクルタイムを実現する
ために、外部端子から入力される外部同期信号で入出力
回路を制御する外部同期信号制御型入出力回路を有した
スタティックメモリ回路が求められ実用化されている。
アドレス入力回路を例に取った従来の外部同期信号制御
型入出力回路、及び外部同期信号ＣＬＫの入力バッファ
回路の回路図を図６に示す。
高速アクセスの特徴を生かすためにプロセッサーのキャ
ッシュメモリとしての応用分野が広がっている。この種
のシステムでは、より高速のサイクルタイムを実現する
ために、外部端子から入力される外部同期信号で入出力
回路を制御する外部同期信号制御型入出力回路を有した
スタティックメモリ回路が求められ実用化されている。
アドレス入力回路を例に取った従来の外部同期信号制御
型入出力回路、及び外部同期信号ＣＬＫの入力バッファ
回路の回路図を図６に示す。
【０００３】図６において、ＡＤＤ，ＡＤＤ’は外部ア
ドレス信号とその内部信号、ＣＬＫ，ＣＬＫ’は外部同
期信号とその内部同期信号、ａ１〜ａ１７はインバータ
回路、ｂ１，ｂ２はＰチャネルＭＯＳトランジスタ、ｃ
１，ｃ２はＮチャネルＭＯＳトランジスタ，ｎ１は節点
である。
ドレス信号とその内部信号、ＣＬＫ，ＣＬＫ’は外部同
期信号とその内部同期信号、ａ１〜ａ１７はインバータ
回路、ｂ１，ｂ２はＰチャネルＭＯＳトランジスタ、ｃ
１，ｃ２はＮチャネルＭＯＳトランジスタ，ｎ１は節点
である。
【０００４】インバータ回路ａ４〜ａ６、及びインバー
タ回路ａ８〜ａ１０は各々第１と第２の記憶素子を構成
する。ＰチャネルＭＯＳトランジスタｂ１，ｂ２とＮチ
ャネルＭＯＳトランジスタｃ１，ｃ２は各々第１と第２
のトランスファーゲート素子を構成し、その導通，非導
通は内部同期信号ＣＬＫ’とその逆相信号で制御され
る。第１のトランスファーゲート素子と第１の記憶素子
と第２のトランスファーゲート素子と第２の記憶素子は
直列接続されアドレス入力回路を構成する。
タ回路ａ８〜ａ１０は各々第１と第２の記憶素子を構成
する。ＰチャネルＭＯＳトランジスタｂ１，ｂ２とＮチ
ャネルＭＯＳトランジスタｃ１，ｃ２は各々第１と第２
のトランスファーゲート素子を構成し、その導通，非導
通は内部同期信号ＣＬＫ’とその逆相信号で制御され
る。第１のトランスファーゲート素子と第１の記憶素子
と第２のトランスファーゲート素子と第２の記憶素子は
直列接続されアドレス入力回路を構成する。
【０００５】この図６に示したアドレス入力回路の回路
動作を、図７に示した内部動作波形図を参照して説明す
る。図７において、外部同期信号ＣＬＫは、システムの
サイクルタイムに同期した一定周期で入力される。これ
に伴い、内部同期信号ＣＬＫ’も一定周期で変化する。
動作を、図７に示した内部動作波形図を参照して説明す
る。図７において、外部同期信号ＣＬＫは、システムの
サイクルタイムに同期した一定周期で入力される。これ
に伴い、内部同期信号ＣＬＫ’も一定周期で変化する。
【０００６】内部同期信号ＣＬＫ’がロウレベルからハ
イレベルに変化すると、第１及び第２のトランスファー
ゲート素子は、各々非導通及び導通状態になる。よって
外部アドレス信号ＡＤＤに入力されたｎ番地の情報は、
第１の記憶素子に保持されると共に、第２の記憶素子を
介して、内部アドレス信号ＡＤＤ’に伝えられる。
イレベルに変化すると、第１及び第２のトランスファー
ゲート素子は、各々非導通及び導通状態になる。よって
外部アドレス信号ＡＤＤに入力されたｎ番地の情報は、
第１の記憶素子に保持されると共に、第２の記憶素子を
介して、内部アドレス信号ＡＤＤ’に伝えられる。
【０００７】次に内部同期信号ＣＬＫ’がハイレベルか
らロウレベルに変化すると、第１及び第２のトランスフ
ァーゲート素子は、各々導通及び非導通状態になる。よ
って外部アドレス信号ＡＤＤに入力された任意のｍ番地
の情報は、第１の記憶素子に伝達されるが、第２のトラ
ンスファーゲート素子は非導通状態になるので、第２の
記憶素子に保持されたｎ番地の情報は変化せず、内部ア
ドレス信号ＡＤＤ’もｎ番地を保持する。本回路構成に
よれば、外部アドレス信号ＡＤＤに与えるべき正規情報
（ｎ番地）は、外部同期信号ＣＬＫが、ロウレベルから
ハイレベルに変化する期間のみ必要であり、他の期間は
任意の情報を与えても、内部アドレス信号ＡＤＤ’は正
規情報を保持する。したがって外部アドレス信号ＡＤＤ
に与えるべき正規情報（ｎ番地）の時間的制限が緩和さ
れ、システムのサイクルタイムの高速化を実現できる。
らロウレベルに変化すると、第１及び第２のトランスフ
ァーゲート素子は、各々導通及び非導通状態になる。よ
って外部アドレス信号ＡＤＤに入力された任意のｍ番地
の情報は、第１の記憶素子に伝達されるが、第２のトラ
ンスファーゲート素子は非導通状態になるので、第２の
記憶素子に保持されたｎ番地の情報は変化せず、内部ア
ドレス信号ＡＤＤ’もｎ番地を保持する。本回路構成に
よれば、外部アドレス信号ＡＤＤに与えるべき正規情報
（ｎ番地）は、外部同期信号ＣＬＫが、ロウレベルから
ハイレベルに変化する期間のみ必要であり、他の期間は
任意の情報を与えても、内部アドレス信号ＡＤＤ’は正
規情報を保持する。したがって外部アドレス信号ＡＤＤ
に与えるべき正規情報（ｎ番地）の時間的制限が緩和さ
れ、システムのサイクルタイムの高速化を実現できる。
【０００８】
【発明が解決しようとする課題】上記従来のアドレス入
力回路は、以下に述べる欠点がある。一般にスタティッ
クメモリ回路を搭載するシステムは、多くの半導体回路
を搭載するために、その動作により、電源配線にノイズ
が発生するばかりか、スタティックメモリ回路自体の動
作からも、電源配線にノイズが発生する。
力回路は、以下に述べる欠点がある。一般にスタティッ
クメモリ回路を搭載するシステムは、多くの半導体回路
を搭載するために、その動作により、電源配線にノイズ
が発生するばかりか、スタティックメモリ回路自体の動
作からも、電源配線にノイズが発生する。
【０００９】このようなノイズが発生した場合の従来の
アドレス入力回路の動作を、図８，図９を参照して説明
する。
アドレス入力回路の動作を、図８，図９を参照して説明
する。
【００１０】図８は図示してあるように、接地配線に上
向きノイズが発生した場合である。この様な場合には、
たとえ外部同期信号ＣＬＫが十分なハイレベルであって
も、実効的な入力電圧は、外部同期信号ＣＬＫのハイレ
ベル電位と接地配線の電位の差電圧で決まる。したがっ
て、上向きノイズが発生すると、アドレス入力回路は一
瞬ロウレベルを感知したようになる。よって、内部同期
信号ＣＬＫ’は下向きノイズが加わったようになる。
向きノイズが発生した場合である。この様な場合には、
たとえ外部同期信号ＣＬＫが十分なハイレベルであって
も、実効的な入力電圧は、外部同期信号ＣＬＫのハイレ
ベル電位と接地配線の電位の差電圧で決まる。したがっ
て、上向きノイズが発生すると、アドレス入力回路は一
瞬ロウレベルを感知したようになる。よって、内部同期
信号ＣＬＫ’は下向きノイズが加わったようになる。
【００１１】この様な、内部同期信号ＣＬＫ’の変化は
アドレス入力回路に重要な影響を与える。すなわち、こ
の変化により、第１のトランスファーゲート素子は、非
導通状態から一瞬導通状態に移行してしまう。よって、
このとき、外部アドレスＡＤＤに与えられている任意の
ｍ番地の情報は、第１の記憶素子に伝えられると共に、
再び第１のトランスファーゲート素子が非導通常態に戻
るから、そのｍ番地の情報が保持される。結果的に内部
アドレス信号ＡＤＤ’に伝えられる情報は正規のｎ番地
からｍ番地に変化し誤動作になる。したがって、外部同
期信号ＣＬＫのハイレベルスレッショルド電圧が著しく
悪化する。
アドレス入力回路に重要な影響を与える。すなわち、こ
の変化により、第１のトランスファーゲート素子は、非
導通状態から一瞬導通状態に移行してしまう。よって、
このとき、外部アドレスＡＤＤに与えられている任意の
ｍ番地の情報は、第１の記憶素子に伝えられると共に、
再び第１のトランスファーゲート素子が非導通常態に戻
るから、そのｍ番地の情報が保持される。結果的に内部
アドレス信号ＡＤＤ’に伝えられる情報は正規のｎ番地
からｍ番地に変化し誤動作になる。したがって、外部同
期信号ＣＬＫのハイレベルスレッショルド電圧が著しく
悪化する。
【００１２】同様に図９は図示してあるように、ＶＣＣ
配線に下向きノイズが発生した場合である。この場合に
も、同様に外部同期信号ＣＬＫのロウレベルスレッショ
ルド電圧が著しく悪化するのは明かである。
配線に下向きノイズが発生した場合である。この場合に
も、同様に外部同期信号ＣＬＫのロウレベルスレッショ
ルド電圧が著しく悪化するのは明かである。
【００１３】
【課題を解決するための手段】本発明の要旨は、記憶素
子と該記憶素子へデータを伝達するトランスファーゲー
ト素子とで構成される記憶回路を２段直列接続して情報
記憶回路を構成し、上記トランスファーゲート素子の入
力信号を外部端子から入力される外部同期信号で制御
し、上記情報記憶回路の入力または出力を外部端子に接
続して構成する外部同期信号制御型入出力回路におい
て、上記外部同期信号の論理変化を受けて内部パルス信
号を発生し、該内部パルス信号発生期間は、該トランス
ファーゲート素子の伝達を強制的に禁止することであ
る。
子と該記憶素子へデータを伝達するトランスファーゲー
ト素子とで構成される記憶回路を２段直列接続して情報
記憶回路を構成し、上記トランスファーゲート素子の入
力信号を外部端子から入力される外部同期信号で制御
し、上記情報記憶回路の入力または出力を外部端子に接
続して構成する外部同期信号制御型入出力回路におい
て、上記外部同期信号の論理変化を受けて内部パルス信
号を発生し、該内部パルス信号発生期間は、該トランス
ファーゲート素子の伝達を強制的に禁止することであ
る。
【００１４】
【実施例】次に本発明の外部同期信号制御型入出力回路
を、従来例同様アドレス入力回路を例に取り説明する。
図１は本発明のアドレス入力回路及び外部同期信号ＣＬ
Ｋの入力バッファ回路の回路図であり、図２はその内部
動作波形図である。
を、従来例同様アドレス入力回路を例に取り説明する。
図１は本発明のアドレス入力回路及び外部同期信号ＣＬ
Ｋの入力バッファ回路の回路図であり、図２はその内部
動作波形図である。
【００１５】図１において、ＡＤＤ，ＡＤＤ’は外部ア
ドレス信号とその内部信号、ＣＬＫ，ＣＬＫ’は外部同
期信号とその内部信号、ａ１〜ａ２３はインバータ回
路、ｂ１，ｂ２はＰチャネルＭＯＳトランジスタ、ｃ
１，ｃ２はＮチャネルＭＯＳトランジスタ、ｎ１〜ｎ３
は節点、ｄ１〜ｄ３はＮＯＲ回路、ｅ１〜ｅ２はＮＡＮ
Ｄ回路である。本実施例のアドレス入力回路は、図６に
示した従来例と以下の点が構成上の違いである。すなわ
ち、まず、外部同期信号ＣＬＫの入力バッファ回路は、
その論理変化を受けて上向きの内部パルス信号ＯＳを発
生する点、次に、この内部パルス信号ＯＳは、内部同期
信号ＣＬＫ’とともに、トランスファーゲート素子に入
力され、かつ、その論理構成は、内部パルス信号ＯＳが
発生している期間は伝達を強制的に禁止する構成である
点である。したがって、本実施例のアドレス入力回路で
も、従来のアドレス入力回路と同様な動作をする。次に
電源配線にノイズが発生した場合の動作を、図３，図４
に示した内部動作波形図を用いて説明する。
ドレス信号とその内部信号、ＣＬＫ，ＣＬＫ’は外部同
期信号とその内部信号、ａ１〜ａ２３はインバータ回
路、ｂ１，ｂ２はＰチャネルＭＯＳトランジスタ、ｃ
１，ｃ２はＮチャネルＭＯＳトランジスタ、ｎ１〜ｎ３
は節点、ｄ１〜ｄ３はＮＯＲ回路、ｅ１〜ｅ２はＮＡＮ
Ｄ回路である。本実施例のアドレス入力回路は、図６に
示した従来例と以下の点が構成上の違いである。すなわ
ち、まず、外部同期信号ＣＬＫの入力バッファ回路は、
その論理変化を受けて上向きの内部パルス信号ＯＳを発
生する点、次に、この内部パルス信号ＯＳは、内部同期
信号ＣＬＫ’とともに、トランスファーゲート素子に入
力され、かつ、その論理構成は、内部パルス信号ＯＳが
発生している期間は伝達を強制的に禁止する構成である
点である。したがって、本実施例のアドレス入力回路で
も、従来のアドレス入力回路と同様な動作をする。次に
電源配線にノイズが発生した場合の動作を、図３，図４
に示した内部動作波形図を用いて説明する。
【００１６】図３は接地配線に上向きノイズが発生した
場合である。本実施例のアドレス入力回路でも、従来例
同様に内部同期信号ＣＬＫ’には、下向きノイズが加わ
ったようになる。しかしながら、同時に内部パルス信号
ＯＳも上向きパルスを発生するので、節点ｎ２はハイレ
ベルの状態を保持する。よって、第１のトランスファー
ゲート素子は非導通状態を保持し、結果的に内部アドレ
ス信号ＡＤＤ’に伝えられた正規のｎ番地情報は変化し
ない。
場合である。本実施例のアドレス入力回路でも、従来例
同様に内部同期信号ＣＬＫ’には、下向きノイズが加わ
ったようになる。しかしながら、同時に内部パルス信号
ＯＳも上向きパルスを発生するので、節点ｎ２はハイレ
ベルの状態を保持する。よって、第１のトランスファー
ゲート素子は非導通状態を保持し、結果的に内部アドレ
ス信号ＡＤＤ’に伝えられた正規のｎ番地情報は変化し
ない。
【００１７】同様に図４は図示してあるように、ＶＣＣ
配線に下向きノイズが発生した場合である。この場合に
も、同様に節点ｎ３はハイレベルの状態を保持するの
で、第２のトランスファーゲート素子は非導通状態を保
持し、結果的に内部アドレス信号ＡＤＤ’に伝えられた
正規のｎ番地情報は変化しない。
配線に下向きノイズが発生した場合である。この場合に
も、同様に節点ｎ３はハイレベルの状態を保持するの
で、第２のトランスファーゲート素子は非導通状態を保
持し、結果的に内部アドレス信号ＡＤＤ’に伝えられた
正規のｎ番地情報は変化しない。
【００１８】次に、本発明の外部同期信号制御型入出力
回路を、図５に示した出力回路を例に取り説明する。図
５は図１に示したアドレス入力回路と全く同じ構成を取
っており、その入力をセンスアンプ出力ＳＡＯＵＴ、そ
の出力をスタティックメモリ回路の出力ＤＯＵＴに変え
ただけであり、図１と同様、電源のノイズに対し、正し
い動作を保証できるのは、明かである。
回路を、図５に示した出力回路を例に取り説明する。図
５は図１に示したアドレス入力回路と全く同じ構成を取
っており、その入力をセンスアンプ出力ＳＡＯＵＴ、そ
の出力をスタティックメモリ回路の出力ＤＯＵＴに変え
ただけであり、図１と同様、電源のノイズに対し、正し
い動作を保証できるのは、明かである。
【００１９】
【発明の効果】以上説明したように、本発明は簡単な論
理構成を追加するだけで、外部同期信号制御型入出力回
路の誤動作を防止することができる。なお、本発明は上
記した実施例に限定されず、本発明の構成を利用した全
ての回路例に効果があるのは、言うまでもない。
理構成を追加するだけで、外部同期信号制御型入出力回
路の誤動作を防止することができる。なお、本発明は上
記した実施例に限定されず、本発明の構成を利用した全
ての回路例に効果があるのは、言うまでもない。
【図１】本発明の第１実施例に係るアドレス入力回路と
しての外部同期信号制御型入出力回路と外部同期信号の
入力バッファ回路の回路図である。
しての外部同期信号制御型入出力回路と外部同期信号の
入力バッファ回路の回路図である。
【図２】第１実施例のアドレス入力回路の動作波形図で
ある。
ある。
【図３】電源配線にノイズが発生した場合の第１実施例
のアドレス入力回路の動作波形図である。
のアドレス入力回路の動作波形図である。
【図４】電源配線にノイズか発生した場合の第１実施例
のアドレス入力回路の動作波形図である。
のアドレス入力回路の動作波形図である。
【図５】本発明の第２実施例に係る出力回路としての外
部同期信号制御型入力回路の回路図である。
部同期信号制御型入力回路の回路図である。
【図６】従来のアドレス入力回路を例に取った外部同期
信号制御型入出力回路と外部同期信号の入力バッファ回
路の回路図である。
信号制御型入出力回路と外部同期信号の入力バッファ回
路の回路図である。
【図７】本発明のアドレス入力回路の動作波形図であ
る。
る。
【図８】電源配線にノイズが発生した場合の従来例のア
ドレス入力回路の動作波形図である。
ドレス入力回路の動作波形図である。
【図９】電源配線にノイズが発生した場合の従来例のア
ドレス入力回路の動作波形図である。
ドレス入力回路の動作波形図である。
ＡＤＤ 外部アドレス信号 ＡＤＤ’ 内部アドレス信号 ＣＬＫ 外部同期信号 ＣＬＫ’ 内部同期信号 ａ１〜ａ２３ インバータ回路 ｂ１，ｂ２ ＰチャネルＭＯＳトランジスタ ｃ１，ｃ２ ＮチャネルＭＯＳトランジスタ ｎ１〜ｎ３ 節点 ｄ１〜ｄ３ ＮＯＲ回路 ｅ１〜ｅ２ ＮＡＮＤ回路 ＳＡＯＵＴ センスアンプ出力 ＤＯＵＴ 出力、 ＯＳ 内部パルス信号
Claims (1)
- 【請求項１】 記憶素子と該記憶素子へデータを伝達す
るトランスファーゲート素子とで構成される記憶回路を
２段直列接続して情報記憶回路を構成し、上記トランス
ファーゲート素子の入力信号を外部端子から入力される
外部同期信号で制御し、上記情報記憶回路の入力または
出力を外部端子に接続して構成する外部同期信号制御型
入出力回路において、上記外部同期信号の論理変化を受
けて内部パルス信号を発生し、該内部パルス信号発生期
間は、該トランスファーゲート素子の伝達を強制的に禁
止することを特徴とする外部同期信号制御型入出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196389A JPH0620479A (ja) | 1992-06-30 | 1992-06-30 | 外部同期信号制御型入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196389A JPH0620479A (ja) | 1992-06-30 | 1992-06-30 | 外部同期信号制御型入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620479A true JPH0620479A (ja) | 1994-01-28 |
Family
ID=16357061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4196389A Pending JPH0620479A (ja) | 1992-06-30 | 1992-06-30 | 外部同期信号制御型入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620479A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920510A (en) * | 1996-09-20 | 1999-07-06 | Hitachi, Ltd. | Semiconductor device capable of holding signals independent of the pulse width of an external clock and a computer system including the semiconductor device |
| JP2002100185A (ja) * | 2000-09-25 | 2002-04-05 | Fujitsu Ltd | 半導体集積回路 |
-
1992
- 1992-06-30 JP JP4196389A patent/JPH0620479A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920510A (en) * | 1996-09-20 | 1999-07-06 | Hitachi, Ltd. | Semiconductor device capable of holding signals independent of the pulse width of an external clock and a computer system including the semiconductor device |
| JP2002100185A (ja) * | 2000-09-25 | 2002-04-05 | Fujitsu Ltd | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5087835A (en) | Positive edge triggered synchronized pulse generator | |
| US6356494B2 (en) | Automatic precharge apparatus of semiconductor memory device | |
| KR20000065711A (ko) | 펄스발생기를 채용한 내부클럭신호 발생회로 | |
| US6924686B2 (en) | Synchronous mirror delay (SMD) circuit and method including a counter and reduced size bi-directional delay line | |
| US5648931A (en) | High speed synchronous logic data latch apparatus | |
| US6154415A (en) | Internal clock generation circuit of semiconductor device and method for generating internal clock | |
| JP2875199B2 (ja) | ノイズを遮断するアドレスバッファー | |
| US6256260B1 (en) | Synchronous semiconductor memory device having input buffers and latch circuits | |
| KR100265599B1 (ko) | 데이터 윈도우 제어장치 및 그 방법 | |
| US10921846B1 (en) | Clock generation circuit of semiconductor device | |
| JP2000036192A (ja) | 半導体集積回路 | |
| US5812000A (en) | Pulse signal shaper in a semiconductor integrated circuit | |
| US6346823B1 (en) | Pulse generator for providing pulse signal with constant pulse width | |
| KR100333703B1 (ko) | 동기식 디램의 데이터 스트로브 버퍼 | |
| US6473468B1 (en) | Data transmission device | |
| JPH0620479A (ja) | 外部同期信号制御型入出力回路 | |
| KR100191145B1 (ko) | 데이타 출력회로 및 반도체 기억 장치 | |
| JP3109986B2 (ja) | 信号遷移検出回路 | |
| US5978310A (en) | Input buffer for a semiconductor memory device | |
| US7120083B2 (en) | Structure and method for transferring column address | |
| KR960011208B1 (ko) | 반도체 메모리 장치 | |
| JP2001051745A (ja) | アナログ同期回路 | |
| JPH10208475A (ja) | ローアドレスストローブ信号用入力バッファ | |
| KR100323642B1 (ko) | 개선된클록동기화반도체기억장치 | |
| JP3306980B2 (ja) | 外部同期信号制御型入出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |