JPH06204870A - 自動補正機能付ｄ／ａ変換器 - Google Patents
自動補正機能付ｄ／ａ変換器Info
- Publication number
- JPH06204870A JPH06204870A JP36024292A JP36024292A JPH06204870A JP H06204870 A JPH06204870 A JP H06204870A JP 36024292 A JP36024292 A JP 36024292A JP 36024292 A JP36024292 A JP 36024292A JP H06204870 A JPH06204870 A JP H06204870A
- Authority
- JP
- Japan
- Prior art keywords
- conversion circuit
- digital signal
- automatic correction
- signal
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 Ｄ／Ａ変換回路の出力補正を自動的に行うこ
とが可能な自動補正機能付Ｄ／Ａ変換器を提供する。 【構成】 ＣＰＵ１と、タイミング発生回路２と、Ｄ／
Ａ変換回路３と、Ａ／Ｄ変換回路４とを備え、ＣＰＵ１
から与えられたゼロ及びスパンに相当するデータを入力
し、タイミング発生回路２から発生する信号ＷＲにより
アナログ信号５に変換するＤ／Ａ変換回路３と、Ｄ／Ａ
変換したアナログ信号５を入力し、タイミング発生回路
２から発生する信号ＲＤによりディジタル信号に変換す
るＡ／Ｄ変換回路４と、Ａ／Ｄ変換器４のデータをＣＰ
Ｕ１のデータとし、回路出力の誤差を自動的に補正す
る。
とが可能な自動補正機能付Ｄ／Ａ変換器を提供する。 【構成】 ＣＰＵ１と、タイミング発生回路２と、Ｄ／
Ａ変換回路３と、Ａ／Ｄ変換回路４とを備え、ＣＰＵ１
から与えられたゼロ及びスパンに相当するデータを入力
し、タイミング発生回路２から発生する信号ＷＲにより
アナログ信号５に変換するＤ／Ａ変換回路３と、Ｄ／Ａ
変換したアナログ信号５を入力し、タイミング発生回路
２から発生する信号ＲＤによりディジタル信号に変換す
るＡ／Ｄ変換回路４と、Ａ／Ｄ変換器４のデータをＣＰ
Ｕ１のデータとし、回路出力の誤差を自動的に補正す
る。
Description
【０００１】
【産業上の利用分野】この発明はディジタルデータをア
ナログ信号に変換するＤ／Ａ変換器についてのものであ
り、Ｄ／Ａ変換出力を自動的に補正する自動補正機能の
付いたＤ／Ａ変換器についてのものである。
ナログ信号に変換するＤ／Ａ変換器についてのものであ
り、Ｄ／Ａ変換出力を自動的に補正する自動補正機能の
付いたＤ／Ａ変換器についてのものである。
【０００２】
【従来の技術】次に従来のＤ／Ａ変換器の構成を図５に
示す。図５の１１はＣＰＵ、１２はタイミング発生回
路、１３はＤ／Ａ変換回路である。ＣＰＵ１１から送ら
れたデータは、タイミング発生回路１２で発生する信号
ＷＲによりＤ／Ａ変換回路１３でアナログ信号１５に変
換される。
示す。図５の１１はＣＰＵ、１２はタイミング発生回
路、１３はＤ／Ａ変換回路である。ＣＰＵ１１から送ら
れたデータは、タイミング発生回路１２で発生する信号
ＷＲによりＤ／Ａ変換回路１３でアナログ信号１５に変
換される。
【０００３】一般にＤ／Ａ変換回路１３は変換誤差を持
つ。この変換誤差をできるだけ小さくするため、Ｄ／Ａ
変換回路１３の出力補正を行う必要がある。Ｄ／Ａ変換
回路１３の出力を補正する動作を図６を参照して説明す
る。図６は補正手順のフローチャートである。
つ。この変換誤差をできるだけ小さくするため、Ｄ／Ａ
変換回路１３の出力補正を行う必要がある。Ｄ／Ａ変換
回路１３の出力を補正する動作を図６を参照して説明す
る。図６は補正手順のフローチャートである。
【０００４】Ｄ／Ａ変換回路１３の補正を行う場合、図
６で、始めにディジタルデータ「０」を送り、その時の
アナログ信号出力１５がそのデータに相当するレベルに
なるよう調整する。この段階をオフセット調整と呼ぶ。
次に出力のフルスケールに相当するデータを送り、その
時のアナログ信号出力１５がフルスケールレベルになる
よう調整する。この段階をゲイン調整と呼ぶ。
６で、始めにディジタルデータ「０」を送り、その時の
アナログ信号出力１５がそのデータに相当するレベルに
なるよう調整する。この段階をオフセット調整と呼ぶ。
次に出力のフルスケールに相当するデータを送り、その
時のアナログ信号出力１５がフルスケールレベルになる
よう調整する。この段階をゲイン調整と呼ぶ。
【０００５】次にディジタルデータ「０」を送り、その
時のアナログ信号出力１５がそのデータに相当するレベ
ルになっている事を確認する。この段階を確認と呼ぶ。
ここでレベルがずれていればもう一度オフセット調整の
段階からやりなおし、誤差が所定公差内になるまで繰り
返す。
時のアナログ信号出力１５がそのデータに相当するレベ
ルになっている事を確認する。この段階を確認と呼ぶ。
ここでレベルがずれていればもう一度オフセット調整の
段階からやりなおし、誤差が所定公差内になるまで繰り
返す。
【０００６】このような補正を行うために、通常Ｄ／Ａ
変換回路１３はオフセット調整用及びゲイン調整用の可
変抵抗器を備えている。あるいはアナログ信号を入力と
する増幅器にその機能が備わっている。
変換回路１３はオフセット調整用及びゲイン調整用の可
変抵抗器を備えている。あるいはアナログ信号を入力と
する増幅器にその機能が備わっている。
【０００７】
【発明が解決しようとする課題】しかしながら、一般に
図５のようなＤ／Ａ変換回路の補正は、誤差が所定公差
内になるまでに何度か繰り返す必要があり、非常に面倒
であった。このため、Ｄ／Ａ変換回路が複数あり、その
出力が複数チャンネルある場合には多くの作業時間が必
要になるという欠点があった。
図５のようなＤ／Ａ変換回路の補正は、誤差が所定公差
内になるまでに何度か繰り返す必要があり、非常に面倒
であった。このため、Ｄ／Ａ変換回路が複数あり、その
出力が複数チャンネルある場合には多くの作業時間が必
要になるという欠点があった。
【０００８】この発明は、Ｄ／Ａ変換回路の出力補正を
自動的に行うことができる自動補正機能付Ｄ／Ａ変換器
を提供することを目的とする。
自動的に行うことができる自動補正機能付Ｄ／Ａ変換器
を提供することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に、この発明では、デジタル信号をアナログ信号に変換
する自動補正機能付Ｄ／Ａ変換器において、オフセット
調整を行う第１のディジタル信号とゲイン調整を行う第
２のディジタル信号を出力する自動補正手段１と、自動
補正手段１よりディジタル信号を入力し、このディジタ
ル信号をアナログ信号に変換するＤ／Ａ変換回路３と、
Ｄ／Ａ変換回路３で変換したアナログ信号を入力し、こ
のアナログ信号をディジタル信号に変換するＡ／Ｄ変換
回路４とを有し、自動補正手段１はＤ／Ａ変換回路３と
Ａ／Ｄ変換回路４とによりＤ／Ａ変換およびＡ／Ｄ変換
された第１のディジタル信号および第２のディジタル信
号を入力することによりオフセット調整とゲイン調整を
行う。
に、この発明では、デジタル信号をアナログ信号に変換
する自動補正機能付Ｄ／Ａ変換器において、オフセット
調整を行う第１のディジタル信号とゲイン調整を行う第
２のディジタル信号を出力する自動補正手段１と、自動
補正手段１よりディジタル信号を入力し、このディジタ
ル信号をアナログ信号に変換するＤ／Ａ変換回路３と、
Ｄ／Ａ変換回路３で変換したアナログ信号を入力し、こ
のアナログ信号をディジタル信号に変換するＡ／Ｄ変換
回路４とを有し、自動補正手段１はＤ／Ａ変換回路３と
Ａ／Ｄ変換回路４とによりＤ／Ａ変換およびＡ／Ｄ変換
された第１のディジタル信号および第２のディジタル信
号を入力することによりオフセット調整とゲイン調整を
行う。
【００１０】この発明によれば、また、ディジタル信号
をアナログ信号に変換する自動補正機能付Ｄ／Ａ変換器
において、オフセット調整を行う第１のディジタル信号
とゲイン調整を行う第２のディジタル信号を出力する自
動補正手段１と、自動補正手段１よりディジタル信号を
入力し、このディジタル信号をアナログ信号に変換する
複数のＤ／Ａ変換回路３Ａ，３Ｂ，３Ｃ，．．．，３ｘ
と、Ｄ／Ａ変換回路３Ａ，３Ｂ，３Ｃ，．．．，３ｘで
変換したアナログ信号を入力し、このアナログ信号をデ
ィジタル信号に変換するＡ／Ｄ変換回路４と、複数のＤ
／Ａ変換回路３Ａ，３Ｂ，３Ｃ，．．．，３ｘの出力端
子と接続され、これら出力端子のいずれか１つをＡ／Ｄ
変換回路４の入力端子と接続するスイッチ６とを備え、
自動補正手段１はスイッチ６で選択されたＤ／Ａ変換回
路３Ａ，３Ｂ，３Ｃ，．．．，３ｘとＡ／Ｄ変換回路４
とによりＤ／Ａ変換およびＡ／Ｄ変換された第１のディ
ジタル信号および第２のディジタル信号を入力すること
によりＤ／Ａ変換回路３Ａ，３Ｂ，３Ｃ，．．．，３ｘ
のオフセット調整とゲイン調整を行う。
をアナログ信号に変換する自動補正機能付Ｄ／Ａ変換器
において、オフセット調整を行う第１のディジタル信号
とゲイン調整を行う第２のディジタル信号を出力する自
動補正手段１と、自動補正手段１よりディジタル信号を
入力し、このディジタル信号をアナログ信号に変換する
複数のＤ／Ａ変換回路３Ａ，３Ｂ，３Ｃ，．．．，３ｘ
と、Ｄ／Ａ変換回路３Ａ，３Ｂ，３Ｃ，．．．，３ｘで
変換したアナログ信号を入力し、このアナログ信号をデ
ィジタル信号に変換するＡ／Ｄ変換回路４と、複数のＤ
／Ａ変換回路３Ａ，３Ｂ，３Ｃ，．．．，３ｘの出力端
子と接続され、これら出力端子のいずれか１つをＡ／Ｄ
変換回路４の入力端子と接続するスイッチ６とを備え、
自動補正手段１はスイッチ６で選択されたＤ／Ａ変換回
路３Ａ，３Ｂ，３Ｃ，．．．，３ｘとＡ／Ｄ変換回路４
とによりＤ／Ａ変換およびＡ／Ｄ変換された第１のディ
ジタル信号および第２のディジタル信号を入力すること
によりＤ／Ａ変換回路３Ａ，３Ｂ，３Ｃ，．．．，３ｘ
のオフセット調整とゲイン調整を行う。
【００１１】
【作用】この発明によれば、自動補正手段１はオフセッ
ト調整を行う第１のディジタル信号をＤ／Ａ変換回路３
に出力する。第１のディジタル信号はＤ／Ａ変換回路３
に入力されると、アナログ信号に変換されて出力され
る。このアナログ信号は、さらにＡ／Ｄ変換回路４に入
力されてディジタル信号に変換され、自動補正手段１に
入力される。自動補正手段１は、Ａ／Ｄ変換回路４で変
換されたディジタル信号を入力すると、このディジタル
信号と先に出力した第１のディジタル信号とを比較する
ことによってオフセット調整を行う。また、自動補正手
段１はゲイン調整を行う第２のディジタル信号をＤ／Ａ
変換回路３に出力する。第２のディジタル信号はＤ／Ａ
変換回路３に入力されると、アナログ信号に変換されて
出力される。このゲイン調整のためのアナログ信号は、
さらにＡ／Ｄ変換回路４に入力されてディジタル信号に
変換され、自動補正手段１に入力される。自動補正手段
１は、Ａ／Ｄ変換回路４で変換されたこのディジタル信
号を入力すると、このディジタル信号と先に出力した第
２のディジタル信号とを比較することによってゲイン調
整を行う。
ト調整を行う第１のディジタル信号をＤ／Ａ変換回路３
に出力する。第１のディジタル信号はＤ／Ａ変換回路３
に入力されると、アナログ信号に変換されて出力され
る。このアナログ信号は、さらにＡ／Ｄ変換回路４に入
力されてディジタル信号に変換され、自動補正手段１に
入力される。自動補正手段１は、Ａ／Ｄ変換回路４で変
換されたディジタル信号を入力すると、このディジタル
信号と先に出力した第１のディジタル信号とを比較する
ことによってオフセット調整を行う。また、自動補正手
段１はゲイン調整を行う第２のディジタル信号をＤ／Ａ
変換回路３に出力する。第２のディジタル信号はＤ／Ａ
変換回路３に入力されると、アナログ信号に変換されて
出力される。このゲイン調整のためのアナログ信号は、
さらにＡ／Ｄ変換回路４に入力されてディジタル信号に
変換され、自動補正手段１に入力される。自動補正手段
１は、Ａ／Ｄ変換回路４で変換されたこのディジタル信
号を入力すると、このディジタル信号と先に出力した第
２のディジタル信号とを比較することによってゲイン調
整を行う。
【００１２】またこの発明によれば、複数のＤ／Ａ変換
回路Ｄ／Ａ変換回路３Ａ，３Ｂ，３Ｃ，．．．，３ｘが
ある場合には、順番にスイッチ６でオフセット調整およ
びゲイン調整を行うＤ／Ａ変換回路３とＡ／Ｄ変換回路
４とを接続し、上記処理を繰り返し行うことでオフセッ
ト調整およびゲイン調整を行う。
回路Ｄ／Ａ変換回路３Ａ，３Ｂ，３Ｃ，．．．，３ｘが
ある場合には、順番にスイッチ６でオフセット調整およ
びゲイン調整を行うＤ／Ａ変換回路３とＡ／Ｄ変換回路
４とを接続し、上記処理を繰り返し行うことでオフセッ
ト調整およびゲイン調整を行う。
【００１３】
【実施例】次にこの発明による自動補正機能付Ｄ／Ａ変
換器の実施例を図１を参照して説明する。
換器の実施例を図１を参照して説明する。
【００１４】図１はこの発明による自動補正機能付Ｄ／
Ａ変換器の一実施例を示す機能ブロック図であり、この
発明の最も基本的な構成である自動補正機能付Ｄ／Ａ変
換器５が示されている。自動補正機能付Ｄ／Ａ変換器５
は、ＣＰＵ１、タイミング発生回路２、Ｄ／Ａ変換回路
３、およびＡ／Ｄ変換回路４で構成されている。
Ａ変換器の一実施例を示す機能ブロック図であり、この
発明の最も基本的な構成である自動補正機能付Ｄ／Ａ変
換器５が示されている。自動補正機能付Ｄ／Ａ変換器５
は、ＣＰＵ１、タイミング発生回路２、Ｄ／Ａ変換回路
３、およびＡ／Ｄ変換回路４で構成されている。
【００１５】ＣＰＵ１は、オフセット調整およびゲイン
調整を行うことにより、図１に示したＤ／Ａ変換器５の
出力誤差を自動的に補正する自動補正回路である。すな
わち、ＣＰＵ１は自動補正により求めたオフセット調整
値（Ａ）とゲイン調整値（Ｂ）により、出力するデータ
ｘをＤ＝Ａ＋Ｂ×ｘで変換することでＤ／Ａ変換器５の
出力誤差の補正を行う。ＣＰＵ１は、タイミング発生回
路２、Ｄ／Ａ変換回路３およびＡ／Ｄ変換回路４とバス
５０によりバス接続されている。
調整を行うことにより、図１に示したＤ／Ａ変換器５の
出力誤差を自動的に補正する自動補正回路である。すな
わち、ＣＰＵ１は自動補正により求めたオフセット調整
値（Ａ）とゲイン調整値（Ｂ）により、出力するデータ
ｘをＤ＝Ａ＋Ｂ×ｘで変換することでＤ／Ａ変換器５の
出力誤差の補正を行う。ＣＰＵ１は、タイミング発生回
路２、Ｄ／Ａ変換回路３およびＡ／Ｄ変換回路４とバス
５０によりバス接続されている。
【００１６】タイミング発生回路２は、信号線ＷＲによ
りＤ／Ａ変換回路３に接続され、所定のタイミングでこ
の信号線ＷＲを介して信号ＷＲをＤ／Ａ変換回路３に出
力する。タイミング発生回路２はまた、信号線ＲＤによ
りＡ／Ｄ変換回路４に接続され、所定のタイミングでこ
の信号線ＲＤを介して信号ＲＤをＤ／Ａ変換回路３に出
力する。
りＤ／Ａ変換回路３に接続され、所定のタイミングでこ
の信号線ＷＲを介して信号ＷＲをＤ／Ａ変換回路３に出
力する。タイミング発生回路２はまた、信号線ＲＤによ
りＡ／Ｄ変換回路４に接続され、所定のタイミングでこ
の信号線ＲＤを介して信号ＲＤをＤ／Ａ変換回路３に出
力する。
【００１７】Ｄ／Ａ変換回路３は、信号ＷＲを入力する
と、バス５０を介してＣＰＵ１から入力したディジタル
データをアナログ信号に変換する。Ｄ／Ａ変換回路３で
変換されたアナログ信号は、信号線５２を介して自動補
正機能付Ｄ／Ａ変換器５の出力として出力されるととも
に、Ａ／Ｄ変換回路４に入力される。なお、Ｄ／Ａ変換
回路３は、その出力信号の範囲が必要とされる出力信号
範囲よりも大きいＤ／Ａ変換回路である。
と、バス５０を介してＣＰＵ１から入力したディジタル
データをアナログ信号に変換する。Ｄ／Ａ変換回路３で
変換されたアナログ信号は、信号線５２を介して自動補
正機能付Ｄ／Ａ変換器５の出力として出力されるととも
に、Ａ／Ｄ変換回路４に入力される。なお、Ｄ／Ａ変換
回路３は、その出力信号の範囲が必要とされる出力信号
範囲よりも大きいＤ／Ａ変換回路である。
【００１８】Ａ／Ｄ変換回路４は、タイミング発生回路
２より信号ＲＤを入力すると、信号線５２を介してＤ／
Ａ変換されたアナログ信号を入力し、ディジタル信号に
変換する。そして、このディジタル信号をバス５０を介
してＣＰＵ１に送る。
２より信号ＲＤを入力すると、信号線５２を介してＤ／
Ａ変換されたアナログ信号を入力し、ディジタル信号に
変換する。そして、このディジタル信号をバス５０を介
してＣＰＵ１に送る。
【００１９】次に、自動補正機能付Ｄ／Ａ変換器５の動
作を図３および図４のフローチャートを参照して説明す
る。なおここでは、Ａ／Ｄ変換回路４は事前にその出力
値が補正されているとする。
作を図３および図４のフローチャートを参照して説明す
る。なおここでは、Ａ／Ｄ変換回路４は事前にその出力
値が補正されているとする。
【００２０】まず、初めにＣＰＵ１は出力するデータｘ
を、Ｄ＝Ａ＋Ｂ×ｘに従って変換し、Ｄ／Ａ変換回路３
に出力する。ここで初期値はそれぞれＡ＝０、Ｂ＝１で
ある。また、Ｄ／Ａ変換回路の出力誤差が所定範囲内に
あるかどうかを示すフラグＦＡをこのとき“０”に設定
する。
を、Ｄ＝Ａ＋Ｂ×ｘに従って変換し、Ｄ／Ａ変換回路３
に出力する。ここで初期値はそれぞれＡ＝０、Ｂ＝１で
ある。また、Ｄ／Ａ変換回路の出力誤差が所定範囲内に
あるかどうかを示すフラグＦＡをこのとき“０”に設定
する。
【００２１】アナログ信号５２の出力信号範囲の下限値
Ｓ（０）に相当するデータｘ（０）は、ＣＰＵ１により
データｄ（０）に変換され、バス５０によりＤ／Ａ変換
回路３に送られる。Ｄ／Ａ変換回路３は、ＣＰＵ１から
送られてきたアナログ信号５２の出力信号範囲の下限値
Ｓ（０）に相当するデータｄ（０）を、タイミング発生
回路２から入力した信号ＷＲにより変換して信号線５２
に出力する。
Ｓ（０）に相当するデータｘ（０）は、ＣＰＵ１により
データｄ（０）に変換され、バス５０によりＤ／Ａ変換
回路３に送られる。Ｄ／Ａ変換回路３は、ＣＰＵ１から
送られてきたアナログ信号５２の出力信号範囲の下限値
Ｓ（０）に相当するデータｄ（０）を、タイミング発生
回路２から入力した信号ＷＲにより変換して信号線５２
に出力する。
【００２２】信号線５２に出力されたデータｄ（０）は
Ａ／Ｄ変換器４で読み込まれ、タイミング発生回路２の
信号ＲＤのタイミングで再びディジタル信号に変換され
る。そして、このデータｄ（０）は、バス５０に出力さ
れてＣＰＵ１に入力される。ＣＰＵ１は、読み込んだデ
ータｄ（０）が下限値に相当するデータＤ（０）と相違
していた場合、その差を次式のようにＡから差し引いて
Ａに代入する。 Ａ←Ａ−｛ｄ（０）−Ｄ（０）｝ このようにしてオフセット調整値であるＡを算出する。
このとき、Ｄ／Ａ変換出力誤差である｜ｄ（０）−Ｄ
（０）｜が所定範囲であるΔ以下になることが必要条件
となる。ΔはＤ／Ａ変換回路の分解能である。このた
め、もしこの条件を満たしていない場合には、ＣＰＵ１
はフラグＦＡ＝１を立てて上記処理を繰り返す。
Ａ／Ｄ変換器４で読み込まれ、タイミング発生回路２の
信号ＲＤのタイミングで再びディジタル信号に変換され
る。そして、このデータｄ（０）は、バス５０に出力さ
れてＣＰＵ１に入力される。ＣＰＵ１は、読み込んだデ
ータｄ（０）が下限値に相当するデータＤ（０）と相違
していた場合、その差を次式のようにＡから差し引いて
Ａに代入する。 Ａ←Ａ−｛ｄ（０）−Ｄ（０）｝ このようにしてオフセット調整値であるＡを算出する。
このとき、Ｄ／Ａ変換出力誤差である｜ｄ（０）−Ｄ
（０）｜が所定範囲であるΔ以下になることが必要条件
となる。ΔはＤ／Ａ変換回路の分解能である。このた
め、もしこの条件を満たしていない場合には、ＣＰＵ１
はフラグＦＡ＝１を立てて上記処理を繰り返す。
【００２３】次に、アナログ信号５の出力信号範囲の上
限値Ｓ（ＦＳ）に相当するデータｘ（ＦＳ）をＤ＝Ａ＋
Ｂ×ｘで変換後Ｄ／Ａ変換器３から出力し、その出力を
Ａ／Ｄ変換器４から読み込む。読み込んだデータｄ（Ｆ
Ｓ）とＤ（０）の差で出力信号範囲を除したものを次式
のようにＢに代入することでゲイン調整値Ｂを算出す
る。ここで代入される前のＢの値をＢ１とする。 Ｂ←｛Ｓ（ＦＳ）−Ｓ（０）｝／｛ｄ（ＦＳ）−Ｄ（０）｝ ゲイン調整の場合にも、Ｄ／Ａ変換分解能である｜ｄ
（ＦＳ）−Ｄ（ＦＳ）｜が所定範囲であるΔ以下になる
ことが必要条件となる。このため、最初にフラグＦＢ＝
０とし、Ｄ／Ａ変換分解能Δがもしこの条件を満たして
いない場合には、ＣＰＵ１はフラグＦＢ＝１を立てて上
記処理を繰り返す。
限値Ｓ（ＦＳ）に相当するデータｘ（ＦＳ）をＤ＝Ａ＋
Ｂ×ｘで変換後Ｄ／Ａ変換器３から出力し、その出力を
Ａ／Ｄ変換器４から読み込む。読み込んだデータｄ（Ｆ
Ｓ）とＤ（０）の差で出力信号範囲を除したものを次式
のようにＢに代入することでゲイン調整値Ｂを算出す
る。ここで代入される前のＢの値をＢ１とする。 Ｂ←｛Ｓ（ＦＳ）−Ｓ（０）｝／｛ｄ（ＦＳ）−Ｄ（０）｝ ゲイン調整の場合にも、Ｄ／Ａ変換分解能である｜ｄ
（ＦＳ）−Ｄ（ＦＳ）｜が所定範囲であるΔ以下になる
ことが必要条件となる。このため、最初にフラグＦＢ＝
０とし、Ｄ／Ａ変換分解能Δがもしこの条件を満たして
いない場合には、ＣＰＵ１はフラグＦＢ＝１を立てて上
記処理を繰り返す。
【００２４】ゲイン調整値Ｂが算出されると、ここでオ
フセット調整した点が動かないように、Ａに対してさら
に次式のような補正を加える。 Ａ←Ａ＋（Ｂ1 −Ｂ）×ｘ（ＦＳ） オフセット調整、ゲイン調整と続けて行ってどちらの場
合にも新たな代入が必要なければ調整は終了する。この
係数ＡおよびＢを記憶しておき、以後はこの補正された
値Ｄを出力する。
フセット調整した点が動かないように、Ａに対してさら
に次式のような補正を加える。 Ａ←Ａ＋（Ｂ1 −Ｂ）×ｘ（ＦＳ） オフセット調整、ゲイン調整と続けて行ってどちらの場
合にも新たな代入が必要なければ調整は終了する。この
係数ＡおよびＢを記憶しておき、以後はこの補正された
値Ｄを出力する。
【００２５】図２はこの発明による自動補正機能付Ｄ／
Ａ変換器の他の実施例として、複数のＤ／Ａ変換回路３
Ａ〜３Ｘを備えた自動補正機能付Ｄ／Ａ変換器７を示し
たものである。図２に示すように自動補正機能付Ｄ／Ａ
変換器７は、タイミング発生回路２で切替え制御される
スイッチ６を備え、このスイッチ６によりオフセット調
整やゲイン調整を行うＤ／Ａ変換回路３とＡ／Ｄ変換回
路４とが接続される。そして、各Ｄ／Ａ変換回路３Ａ〜
３Ｘが順次選択され、先に説明した処理が施されること
により、各Ｄ／Ａ変換回路３に対しオフセット調整およ
びゲイン調整が行われる。
Ａ変換器の他の実施例として、複数のＤ／Ａ変換回路３
Ａ〜３Ｘを備えた自動補正機能付Ｄ／Ａ変換器７を示し
たものである。図２に示すように自動補正機能付Ｄ／Ａ
変換器７は、タイミング発生回路２で切替え制御される
スイッチ６を備え、このスイッチ６によりオフセット調
整やゲイン調整を行うＤ／Ａ変換回路３とＡ／Ｄ変換回
路４とが接続される。そして、各Ｄ／Ａ変換回路３Ａ〜
３Ｘが順次選択され、先に説明した処理が施されること
により、各Ｄ／Ａ変換回路３に対しオフセット調整およ
びゲイン調整が行われる。
【００２６】
【発明の効果】この発明によれば、Ｄ／Ａ変換回路の出
力補正が人手を介さず自動的に行うことができ、このた
め、Ｄ／Ａ変換回路が複数チャンネルある場合でも、補
正作業に必要な時間が短かくなり、作業効率の向上を図
ることができる。
力補正が人手を介さず自動的に行うことができ、このた
め、Ｄ／Ａ変換回路が複数チャンネルある場合でも、補
正作業に必要な時間が短かくなり、作業効率の向上を図
ることができる。
【図１】本発明による自動補正機能付Ｄ／Ａ変換器の一
実施例を示す機能ブロック図である。
実施例を示す機能ブロック図である。
【図２】本発明による自動補正機能付Ｄ／Ａ変換器の他
の実施例を示す機能ブロック図である。
の実施例を示す機能ブロック図である。
【図３】図１の動作を説明するフローチャートである。
【図４】図１の動作を説明するフローチャートである。
【図５】従来技術によるＤ／Ａ変換器の構成図である。
【図５】従来技術によるＤ／Ａ変換器の校正動作を説明
するフローチャートである。
するフローチャートである。
１ ＣＰＵ ２ タイミング発生回路 ３ Ｄ／Ａ変換回路 ４ Ａ／Ｄ変換回路 ５・７ 自動補正機能付Ｄ／Ａ変換器 ６ アナログスイッチ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１２月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明による自動補正機能付Ｄ／Ａ変換器の一
実施例を示す機能ブロック図である。
実施例を示す機能ブロック図である。
【図２】本発明による自動補正機能付Ｄ／Ａ変換器の他
の実施例を示す機能ブロック図である。
の実施例を示す機能ブロック図である。
【図３】図１の動作を説明するフローチャートである。
【図４】図１の動作を説明するフローチャートである。
【図５】従来技術によるＤ／Ａ変換器の構成図である。
【図６】従来技術によるＤ／Ａ変換器の校正動作を説明
するフローチャートである。
するフローチャートである。
【符号の説明】 １ ＣＰＵ ２ タイミング発生回路 ３ Ｄ／Ａ変換回路 ４ Ａ／Ｄ変換回路 ５、７ 自動補正機能付Ｄ／Ａ変換器 ６ アナログスイッチ
Claims (2)
- 【請求項１】 デジタル信号をアナログ信号に変換する
自動補正機能付Ｄ／Ａ変換器において、 オフセット調整を行う第１のディジタル信号とゲイン調
整を行う第２のディジタル信号を出力する自動補正手段
(1) と、 自動補正手段(1) よりディジタル信号を入力し、このデ
ィジタル信号をアナログ信号に変換するＤ／Ａ変換回路
(3) と、 Ｄ／Ａ変換回路(3) で変換したアナログ信号を入力し、
このアナログ信号をディジタル信号に変換するＡ／Ｄ変
換回路(4) とを備え、 自動補正手段(1) はＤ／Ａ変換回路(3) とＡ／Ｄ変換回
路(4) とによりＤ／Ａ変換およびＡ／Ｄ変換された第１
のディジタル信号および第２のディジタル信号を入力す
ることによりオフセット調整とゲイン調整を行うことを
特徴とする自動補正機能付Ｄ／Ａ変換器。 - 【請求項２】 ディジタル信号をアナログ信号に変換す
る自動補正機能付Ｄ／Ａ変換器において、 オフセット調整を行う第１のディジタル信号とゲイン調
整を行う第２のディジタル信号を出力する自動補正手段
(1) と、 自動補正手段(1) よりディジタル信号を入力し、このデ
ィジタル信号をアナログ信号に変換する複数のＤ／Ａ変
換回路(3A,3B,3C,...,3x) と、 Ｄ／Ａ変換回路(3A,3B,3C,...,3x) で変換したアナログ
信号を入力し、このアナログ信号をディジタル信号に変
換するＡ／Ｄ変換回路(4) と、 複数のＤ／Ａ変換回路(3A,3B,3C,...,3x) の出力端子と
接続され、これら出力端子のいずれか１つをＡ／Ｄ変換
回路(4) の入力端子と接続するスイッチ(6) とを備え、 自動補正手段(1) はスイッチ(6) で選択されたＤ／Ａ変
換回路(3A,3B,3C,...,3x) とＡ／Ｄ変換回路(4) とによ
りＤ／Ａ変換およびＡ／Ｄ変換された第１のディジタル
信号および第２のディジタル信号を入力することにより
Ｄ／Ａ変換回路(3A,3B,3C,...,3x) のオフセット調整と
ゲイン調整を行うことを特徴とする自動補正機能付Ｄ／
Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36024292A JPH06204870A (ja) | 1992-12-29 | 1992-12-29 | 自動補正機能付ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36024292A JPH06204870A (ja) | 1992-12-29 | 1992-12-29 | 自動補正機能付ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204870A true JPH06204870A (ja) | 1994-07-22 |
Family
ID=18468534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36024292A Pending JPH06204870A (ja) | 1992-12-29 | 1992-12-29 | 自動補正機能付ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204870A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731772A (en) * | 1993-11-30 | 1998-03-24 | Nokia Mobile Phones Ltd. | Method and apparatus for compensation for a DC voltage offset of a digital to analog converter |
| WO2009021533A1 (de) * | 2007-08-13 | 2009-02-19 | Siemens Aktiengesellschaft | Digital-analog-wandler |
| JP2009100242A (ja) * | 2007-10-17 | 2009-05-07 | Meidensha Corp | ディジタル制御装置の自動調整方式 |
| JP2010183365A (ja) * | 2009-02-05 | 2010-08-19 | Nec Corp | デジタルアナログ変換装置およびデジタルアナログ変換方法 |
| JPWO2024261999A1 (ja) * | 2023-06-23 | 2024-12-26 |
-
1992
- 1992-12-29 JP JP36024292A patent/JPH06204870A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731772A (en) * | 1993-11-30 | 1998-03-24 | Nokia Mobile Phones Ltd. | Method and apparatus for compensation for a DC voltage offset of a digital to analog converter |
| WO2009021533A1 (de) * | 2007-08-13 | 2009-02-19 | Siemens Aktiengesellschaft | Digital-analog-wandler |
| JP2009100242A (ja) * | 2007-10-17 | 2009-05-07 | Meidensha Corp | ディジタル制御装置の自動調整方式 |
| JP2010183365A (ja) * | 2009-02-05 | 2010-08-19 | Nec Corp | デジタルアナログ変換装置およびデジタルアナログ変換方法 |
| JPWO2024261999A1 (ja) * | 2023-06-23 | 2024-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60193082A (ja) | アナログ信号処理装置 | |
| US7071856B2 (en) | Pipeline ADC calibrating method and apparatus thereof | |
| KR100735930B1 (ko) | 아날로그-디지털 변환기 | |
| US5955979A (en) | System and method for compensating for glitch errors in a D/A converter | |
| JPS61295722A (ja) | Ｄ／ａ変換器のゲイン調整方式 | |
| JPS6161577B2 (ja) | ||
| JPS58136134A (ja) | デイジタル・アナログ変換装置 | |
| JPS62204617A (ja) | 高分解能ａ／ｄコンバ−タ | |
| JPH0526372B2 (ja) | ||
| JPS60210029A (ja) | 温度補正型ｄ／ａ変換器 | |
| JP3230227B2 (ja) | Ａ／ｄコンバータ | |
| JPS60148228A (ja) | アナログ・デイジタル変換装置 | |
| JP3097346B2 (ja) | アナログ−デジタル変換器 | |
| JPH06125274A (ja) | Ａ／ｄコンバータの冗長性機能試験回路およびその方法 | |
| JPS63121320A (ja) | 誤差補正回路付ｄａ変換器 | |
| JP2506982B2 (ja) | 画像読取装置 | |
| JPS6094534A (ja) | デジタルアナログ変換装置 | |
| JPH01101734A (ja) | 信号変換回路 | |
| JPH05284027A (ja) | Ｄ／ａ変換器のオフセット補正回路 | |
| JPH07162311A (ja) | Ｄａコンバータ回路 | |
| JP3214230B2 (ja) | Ｄ／ａ変換器のゲイン調整回路 | |
| JP3129190B2 (ja) | ディジタル変調回路 | |
| JP3431760B2 (ja) | Ａｄ変換装置 | |
| SU1667246A1 (ru) | Аналого-цифровой преобразователь с автоматической коррекцией функции преобразовани | |
| JPS63256019A (ja) | アナログデジタル変換器 |