JPH06204965A - エラスティック・ストアにおけるチャネルの入替回路 - Google Patents
エラスティック・ストアにおけるチャネルの入替回路Info
- Publication number
- JPH06204965A JPH06204965A JP5017059A JP1705993A JPH06204965A JP H06204965 A JPH06204965 A JP H06204965A JP 5017059 A JP5017059 A JP 5017059A JP 1705993 A JP1705993 A JP 1705993A JP H06204965 A JPH06204965 A JP H06204965A
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- Japan
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- terminal
- circuit
- channel
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- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 簡単な回路構成であって、しかも出力に遅延
を生じないチャネル入替え回路を提供することを目的と
したものである。 【構成】 受信した多重化されたチャネルデータを一旦
メモリに記憶し、該メモリを介して所要チャネル順番で
データを読み出すエラスティック・ストア方式のチャネ
ル入替え回路において、上記メモリからチャネルデータ
を読み出す際のアドレス生成経路に、アドレス値を所要
数インクリメントする回路と、デクリメントする回路
と、生成されたアドレス、インクリメントしたアドレス
又はデクリメントしたアドレスのいづれかを選択する回
路を備える。
を生じないチャネル入替え回路を提供することを目的と
したものである。 【構成】 受信した多重化されたチャネルデータを一旦
メモリに記憶し、該メモリを介して所要チャネル順番で
データを読み出すエラスティック・ストア方式のチャネ
ル入替え回路において、上記メモリからチャネルデータ
を読み出す際のアドレス生成経路に、アドレス値を所要
数インクリメントする回路と、デクリメントする回路
と、生成されたアドレス、インクリメントしたアドレス
又はデクリメントしたアドレスのいづれかを選択する回
路を備える。
Description
【０００１】
【産業上の利用分野】本発明はエラスティックストアに
おけるチャネルの入替回路に関し、詳しくは時分割多重
通信により伝送される多チャネル信号を、クロック周波
数の異なる他の装置にて受信し、更には必要に応じてチ
ャネル位置を変更する手段に関するものである。
おけるチャネルの入替回路に関し、詳しくは時分割多重
通信により伝送される多チャネル信号を、クロック周波
数の異なる他の装置にて受信し、更には必要に応じてチ
ャネル位置を変更する手段に関するものである。
【０００２】
【従来技術】近年、時分割多重通信伝送システムにおい
て、受信した多チャネルデータをクロック周波数が異な
る装置に取り込む際、エラスティックストアと云う手段
が使用されるようになった。この方式は例えば２ポ−ト
ＲＡＭに受信した多重化チャネル信号を一旦記憶し、装
置内クロックに基づいて、順次必要なチャネルデータを
読み出すものであり、この方法によれば、周波数の異な
るクロックによって制御されたシステム間にてチャネル
データの授受が可能となり、また、必要に応じてチャネ
ル順番を任意に入替え可能となる。
て、受信した多チャネルデータをクロック周波数が異な
る装置に取り込む際、エラスティックストアと云う手段
が使用されるようになった。この方式は例えば２ポ−ト
ＲＡＭに受信した多重化チャネル信号を一旦記憶し、装
置内クロックに基づいて、順次必要なチャネルデータを
読み出すものであり、この方法によれば、周波数の異な
るクロックによって制御されたシステム間にてチャネル
データの授受が可能となり、また、必要に応じてチャネ
ル順番を任意に入替え可能となる。
【０００３】図３はチャネルデータの流れを示す図であ
り、同図（ａ）に示すように例えば９６チャネルのデー
タが周期的に順次並んで送信されており、通常は１チャ
ネルから順番に９６チャネルまで順に受信されるが、必
要に応じて図（ｂ）に示すように３チャネルと４チャネ
ルが入れ替えられて受信されることがある。
り、同図（ａ）に示すように例えば９６チャネルのデー
タが周期的に順次並んで送信されており、通常は１チャ
ネルから順番に９６チャネルまで順に受信されるが、必
要に応じて図（ｂ）に示すように３チャネルと４チャネ
ルが入れ替えられて受信されることがある。
【０００４】図４はこのような制御を行う機能をもった
従来のチャネル入替え回路の例であって、受信されたチ
ャネル信号はＩＣ化された２ポ−トＲＡＭ１のライトデ
ータ端子ＷＤ（書き込み端子）に入力される。また、伝
送路を介して伝送されるクロック信号をライト制御回路
２において検出すると共に、このクロックに基づいてラ
イトアドレスを生成しライトアドレス端子ＷＡＤを介し
て２ポ−トＲＡＭに供給する。
従来のチャネル入替え回路の例であって、受信されたチ
ャネル信号はＩＣ化された２ポ−トＲＡＭ１のライトデ
ータ端子ＷＤ（書き込み端子）に入力される。また、伝
送路を介して伝送されるクロック信号をライト制御回路
２において検出すると共に、このクロックに基づいてラ
イトアドレスを生成しライトアドレス端子ＷＡＤを介し
て２ポ−トＲＡＭに供給する。
【０００５】一方、読み出し側はリ−ド制御回路３にお
いて、装置内部クロックに基づきリ−ドアドレスを生成
し、リ−ドアドレス端子ＲＡＤを介して上記２ポ−トＲ
ＡＭに供給する。読み出しデータはリ−ド端子ＲＤから
出力され、セレクタ４の端子１に接続されるが、また同
時にその分岐信号は第一のＦ／Ｆ５を介してセレクタの
端子２に、更にその分岐信号は第二のＦ／Ｆ６を介して
セレクタ４の第三の端子３に接続されている。このセレ
クタ４は入替制御回路７を介してセレクタに供給される
上記リ−ド制御信号によってコントロールされるように
なっている。
いて、装置内部クロックに基づきリ−ドアドレスを生成
し、リ−ドアドレス端子ＲＡＤを介して上記２ポ−トＲ
ＡＭに供給する。読み出しデータはリ−ド端子ＲＤから
出力され、セレクタ４の端子１に接続されるが、また同
時にその分岐信号は第一のＦ／Ｆ５を介してセレクタの
端子２に、更にその分岐信号は第二のＦ／Ｆ６を介して
セレクタ４の第三の端子３に接続されている。このセレ
クタ４は入替制御回路７を介してセレクタに供給される
上記リ−ド制御信号によってコントロールされるように
なっている。
【０００６】図５は上記構成の切替装置における各端子
のチャネル信号を示したもので、通常はセレクタ４は端
子２に印加されているチャネル信号を選択するが、リ−
ドアドレス端子ＲＡＤに入れ替えるべきチャネル、この
例では４チャネルになったとき端子１に切替え、次のス
ロットルにて端子３に切り替える。即ち、上記Ｆ／Ｆ５
とＦ／Ｆ６は１チャネル分遅延させる機能をもってお
り、セレクタ４の端子１は端子２よりも１チャネル分進
んだ状態、また端子３は端子２より１チャネル分遅れた
状態であるから、結果的に図５の（ｆ）に示す様にチャ
ネル３と４が入れ替わったチャネル配置となって出力さ
れる。しかしながら、このような従来のチャネル切替回
路では、チャネル信号を遅延させるＦ／Ｆが最低２個必
要となり、回路が複雑になる上に、必然的に出力が１タ
イムスロットル分遅延したものとなるという問題があっ
た。
のチャネル信号を示したもので、通常はセレクタ４は端
子２に印加されているチャネル信号を選択するが、リ−
ドアドレス端子ＲＡＤに入れ替えるべきチャネル、この
例では４チャネルになったとき端子１に切替え、次のス
ロットルにて端子３に切り替える。即ち、上記Ｆ／Ｆ５
とＦ／Ｆ６は１チャネル分遅延させる機能をもってお
り、セレクタ４の端子１は端子２よりも１チャネル分進
んだ状態、また端子３は端子２より１チャネル分遅れた
状態であるから、結果的に図５の（ｆ）に示す様にチャ
ネル３と４が入れ替わったチャネル配置となって出力さ
れる。しかしながら、このような従来のチャネル切替回
路では、チャネル信号を遅延させるＦ／Ｆが最低２個必
要となり、回路が複雑になる上に、必然的に出力が１タ
イムスロットル分遅延したものとなるという問題があっ
た。
【０００７】
【発明の目的】本発明は上述したような従来のチャネル
入替え回路の問題点を解決するためのもので、簡単な回
路構成であって、しかも出力に遅延を生じないチャネル
入替え回路を提供することを目的としたものである。
入替え回路の問題点を解決するためのもので、簡単な回
路構成であって、しかも出力に遅延を生じないチャネル
入替え回路を提供することを目的としたものである。
【０００８】
【発明の概要】この目的を達成するため本発明では、受
信した多重化されたチャネルデータを一旦メモリに記憶
し、該メモリを介して所要チャネル順番でデータを読み
出すエラスティック・ストア方式のチャネル入替え回路
において、上記メモリからチャネルデータを読み出す際
のアドレス生成経路に、アドレス値を所要数インクリメ
ントする回路と、デクリメントする回路と、生成された
アドレス、インクリメントしたアドレス又はデクリメン
トしたアドレスのいづれかを選択する回路を備えたこと
を特徴としている。
信した多重化されたチャネルデータを一旦メモリに記憶
し、該メモリを介して所要チャネル順番でデータを読み
出すエラスティック・ストア方式のチャネル入替え回路
において、上記メモリからチャネルデータを読み出す際
のアドレス生成経路に、アドレス値を所要数インクリメ
ントする回路と、デクリメントする回路と、生成された
アドレス、インクリメントしたアドレス又はデクリメン
トしたアドレスのいづれかを選択する回路を備えたこと
を特徴としている。
【０００９】
【実施例】以下、図示した実施例に基づいて本発明のエ
ラスティック・ストアにおけるチャネル入替回路を詳細
に説明する。図１は本発明によるチャネル入替回路の一
実施例を示すブロック構成図であり、この例に示す回路
はＩＣ化された２ポ−トＲＡＭ１０のライト端子（書き
込み端子）ＷＤに受信したチャネルデータを入力し、リ
−ド端子（読み出し端子）ＲＤから出力を得るものであ
る。また、２ポ−トＲＡＭ１のライトアドレス端子ＷＡ
Ｄには、ライト制御回路１１において伝送路から得たク
ロック信号により生成されたライトアドレスが供給され
ている。
ラスティック・ストアにおけるチャネル入替回路を詳細
に説明する。図１は本発明によるチャネル入替回路の一
実施例を示すブロック構成図であり、この例に示す回路
はＩＣ化された２ポ−トＲＡＭ１０のライト端子（書き
込み端子）ＷＤに受信したチャネルデータを入力し、リ
−ド端子（読み出し端子）ＲＤから出力を得るものであ
る。また、２ポ−トＲＡＭ１のライトアドレス端子ＷＡ
Ｄには、ライト制御回路１１において伝送路から得たク
ロック信号により生成されたライトアドレスが供給され
ている。
【００１０】一方、２ポ−トＲＡＭ１０のリ−ドアドレ
ス端子ＲＡＤにはセレクタ１２の出力端が接続され、こ
のセレクタには１、２、３と三つの端子が備えられてい
る。第一の端子１にはリ−ド制御回路１３の出力が直接
に印加され、次の端子２、３にはそれぞれリ−ド制御回
路出力のアドレス値を＋１するインクリメント回路１４
と、−１するデクリメント回路１５を介して上記リ−ド
制御回路出力が印加されている。また、リ−ド制御回路
１３には装置内クロックが供給されており、このクロッ
クに従って読み出すべきチャネルアドレスを生成してい
る。更に、上記セレクタ１２は入替え制御回路１６によ
りコントロールされ、この入替え制御回路は上記リ−ド
制御回路１３によって制御される。
ス端子ＲＡＤにはセレクタ１２の出力端が接続され、こ
のセレクタには１、２、３と三つの端子が備えられてい
る。第一の端子１にはリ−ド制御回路１３の出力が直接
に印加され、次の端子２、３にはそれぞれリ−ド制御回
路出力のアドレス値を＋１するインクリメント回路１４
と、−１するデクリメント回路１５を介して上記リ−ド
制御回路出力が印加されている。また、リ−ド制御回路
１３には装置内クロックが供給されており、このクロッ
クに従って読み出すべきチャネルアドレスを生成してい
る。更に、上記セレクタ１２は入替え制御回路１６によ
りコントロールされ、この入替え制御回路は上記リ−ド
制御回路１３によって制御される。
【００１１】以上の構成において図２を参照しつつ動作
を説明する。受信データは２ポ−トＲＡＭ１０の書き込
み端子ＷＤに供給され、同時にＷＡＤ端子から供給され
る書き込みアドレスに従って、所定メモリ領域に記憶さ
れる。一方、読み出しデータはＲＤ端子からＤOUT とし
て出力されるが、この制御はＲＡＤ端子に供給される読
み出しアドレスに従って実行される。この実施例では読
み出しアドレスを発生する際に、必要なチャネル入替え
を実行するものである。
を説明する。受信データは２ポ−トＲＡＭ１０の書き込
み端子ＷＤに供給され、同時にＷＡＤ端子から供給され
る書き込みアドレスに従って、所定メモリ領域に記憶さ
れる。一方、読み出しデータはＲＤ端子からＤOUT とし
て出力されるが、この制御はＲＡＤ端子に供給される読
み出しアドレスに従って実行される。この実施例では読
み出しアドレスを発生する際に、必要なチャネル入替え
を実行するものである。
【００１２】即ち、リ−ド制御回路１３から出力される
アドレスは図２（ａ）に示すリ−ド制御回路から出力さ
れ、通常はチャネル１から順番に生成される。ここで、
チャネル３と４を入れ替えて出力する場合は、図２
（ｂ）に示すようにセレクタ１２を制御する。つまり、
通常はセレクタ１２の端子１を指定しておき、リ−ド制
御回路からのアドレスを直接選択するが、入れ替えるべ
きチャネルにおいて端子２か端子３を適宜選択すること
によってチャネルの前後関係を整える。この例ではチャ
ネル３と４を入れ替えるのであるから図２（ｂ）のよう
にチャネル３の位置でセレクタ端子２を選択することに
よって読み出しアドレスを＋１インクリメントした状態
で読み出す。従って、このときリ−ド制御回路からはア
ドレス３が出力されているが読み出しはアドレス４から
行われ、書き込み側でインプットされたチャネル４が出
力される。また続いて、チャネル４のアドレスが出力さ
れる際に、セレクタ１２の端子３を選択すれば、その時
出力されるアドレスが１だけデクリメントされて、チャ
ネル３のアドレスが読み出されることになる。
アドレスは図２（ａ）に示すリ−ド制御回路から出力さ
れ、通常はチャネル１から順番に生成される。ここで、
チャネル３と４を入れ替えて出力する場合は、図２
（ｂ）に示すようにセレクタ１２を制御する。つまり、
通常はセレクタ１２の端子１を指定しておき、リ−ド制
御回路からのアドレスを直接選択するが、入れ替えるべ
きチャネルにおいて端子２か端子３を適宜選択すること
によってチャネルの前後関係を整える。この例ではチャ
ネル３と４を入れ替えるのであるから図２（ｂ）のよう
にチャネル３の位置でセレクタ端子２を選択することに
よって読み出しアドレスを＋１インクリメントした状態
で読み出す。従って、このときリ−ド制御回路からはア
ドレス３が出力されているが読み出しはアドレス４から
行われ、書き込み側でインプットされたチャネル４が出
力される。また続いて、チャネル４のアドレスが出力さ
れる際に、セレクタ１２の端子３を選択すれば、その時
出力されるアドレスが１だけデクリメントされて、チャ
ネル３のアドレスが読み出されることになる。
【００１３】図２の（ｃ）は上記書き換えられたアドレ
ス配列を図示したもので、読み出し端子ＲＤからは同図
（ｄ）に示すように目的とするチャネル入替えを行った
出力が得られる。このとき、出力には何等遅延を伴わな
い。このように本発明によれば読み出しアドレス発生側
で、チャネルの入替えを行うものであり、付加すべき回
路はアドレス値のインクリメントとデクリメント手段で
あるから、極めて簡単な構成となる。
ス配列を図示したもので、読み出し端子ＲＤからは同図
（ｄ）に示すように目的とするチャネル入替えを行った
出力が得られる。このとき、出力には何等遅延を伴わな
い。このように本発明によれば読み出しアドレス発生側
で、チャネルの入替えを行うものであり、付加すべき回
路はアドレス値のインクリメントとデクリメント手段で
あるから、極めて簡単な構成となる。
【００１４】以上の実施例では隣接するチャネルの入替
えを行う場合を示したが、本発明ではこの例に限らず任
意のチャネル間の入替えが可能である。例えばチャネル
１とチャネル３、又はチャネル２とチャネル４のように
２つ置きの入替えの場合は上記＋１、−１の回路に代え
て、＋２、−２の回路を挿入する場よく、同様に＋３、
−３あるいはその他のインクリメント回路、デクリメン
ト回路を使用することもできる。更には、これらを任意
に混在させて複雑な入替えを実行することも可能であ
る。
えを行う場合を示したが、本発明ではこの例に限らず任
意のチャネル間の入替えが可能である。例えばチャネル
１とチャネル３、又はチャネル２とチャネル４のように
２つ置きの入替えの場合は上記＋１、−１の回路に代え
て、＋２、−２の回路を挿入する場よく、同様に＋３、
−３あるいはその他のインクリメント回路、デクリメン
ト回路を使用することもできる。更には、これらを任意
に混在させて複雑な入替えを実行することも可能であ
る。
【００１５】
【発明の効果】本発明は以上説明したように、チャネル
入替えに際して、読み出しアドレス値を制御するように
構成したので、簡単な回路構成によって、しかも読み出
しデータに遅延を伴うことなくチャネル入替えを実行す
ることができる。
入替えに際して、読み出しアドレス値を制御するように
構成したので、簡単な回路構成によって、しかも読み出
しデータに遅延を伴うことなくチャネル入替えを実行す
ることができる。
【図１】本発明の一実施例を示すチャネル入替回路のブ
ロック図である。
ロック図である。
【図２】上記本発明の一実施例の動作を説明する信号配
列図であって、（ａ）リ−ド制御回路出力、（ｂ）はセ
レクタ出力、（ｃ）は読み出しアドレス端子入力、
（ｄ）は読み出し端子出力の信号配列図である。
列図であって、（ａ）リ−ド制御回路出力、（ｂ）はセ
レクタ出力、（ｃ）は読み出しアドレス端子入力、
（ｄ）は読み出し端子出力の信号配列図である。
【図３】多重化チャネル信号配列例を示す図で、（ａ）
は入替え前、（ｂ）は入替え後のチャネル配列を示す図
である。
は入替え前、（ｂ）は入替え後のチャネル配列を示す図
である。
【図４】従来のチャネル入替え回路例を示すブロック図
である。
である。
【図５】従来のチャネル入替え回路の動作を説明する図
であり、（ａ）は読み出しアドレス、（ｂ）はセレクタ
の端子１出力チャネル、（ｃ）はセレクタの端子２出
力、（ｄ）はセレクタの端子３出力、（ｅ）はセレクタ
の選択端子番号、（ｆ）はセレクタの出力におけるチャ
ネルデータの夫々の配列を示す図である。
であり、（ａ）は読み出しアドレス、（ｂ）はセレクタ
の端子１出力チャネル、（ｃ）はセレクタの端子２出
力、（ｄ）はセレクタの端子３出力、（ｅ）はセレクタ
の選択端子番号、（ｆ）はセレクタの出力におけるチャ
ネルデータの夫々の配列を示す図である。
１、１０ ２ポ−トＲＡＭ、 ２、１１ ライト制御回
路、３、１３ リ−ド制御回路、 ４、１２ セレク
タ、 ５、６ Ｆ／Ｆ ７、１６ 入替え制御回路、 １４ インクリメンタ、
１５ デクリメンタ。
路、３、１３ リ−ド制御回路、 ４、１２ セレク
タ、 ５、６ Ｆ／Ｆ ７、１６ 入替え制御回路、 １４ インクリメンタ、
１５ デクリメンタ。
Claims (1)
- 【請求項１】 受信した多重化されたチャネルデータを
一旦メモリに記憶し、該メモリを介して所要チャネル順
番でデータを読み出すエラスティック・ストア方式のチ
ャネル入替え回路において、上記メモリからチャネルデ
ータを読み出す際のアドレス生成経路に、アドレス値を
所要数インクリメントする回路と、デクリメントする回
路と、生成されたアドレス、インクリメントしたアドレ
ス又はデクリメントしたアドレスのいづれかを選択する
回路を備えたことを特徴とするエラスティック・ストア
におけるチャネルの入替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5017059A JPH06204965A (ja) | 1993-01-07 | 1993-01-07 | エラスティック・ストアにおけるチャネルの入替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5017059A JPH06204965A (ja) | 1993-01-07 | 1993-01-07 | エラスティック・ストアにおけるチャネルの入替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204965A true JPH06204965A (ja) | 1994-07-22 |
Family
ID=11933419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5017059A Pending JPH06204965A (ja) | 1993-01-07 | 1993-01-07 | エラスティック・ストアにおけるチャネルの入替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204965A (ja) |
-
1993
- 1993-01-07 JP JP5017059A patent/JPH06204965A/ja active Pending
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