JPH06204990A - 冗長構成をもつクロック生成回路 - Google Patents
冗長構成をもつクロック生成回路Info
- Publication number
- JPH06204990A JPH06204990A JP5017058A JP1705893A JPH06204990A JP H06204990 A JPH06204990 A JP H06204990A JP 5017058 A JP5017058 A JP 5017058A JP 1705893 A JP1705893 A JP 1705893A JP H06204990 A JPH06204990 A JP H06204990A
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- JP
- Japan
- Prior art keywords
- counter
- output
- clock
- clock generation
- generation circuit
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 複雑な構成となることなく、現用・予備の切
替にあたってもクロックの位相変動を発生しない冗長構
成をもったクロック生成装置を提供することを目的とし
ている。 【構成】 基準クロックを計数し所定数カウントアップ
する毎にクロック信号を発生するブロックを複数備え、
このブロックの一つを選択する冗長構成をもつクロック
生成回路において、上記複数のブロックの各カウンタ
を、現用として選択されたブロックのクリア信号に基づ
いてリセットする。
替にあたってもクロックの位相変動を発生しない冗長構
成をもったクロック生成装置を提供することを目的とし
ている。 【構成】 基準クロックを計数し所定数カウントアップ
する毎にクロック信号を発生するブロックを複数備え、
このブロックの一つを選択する冗長構成をもつクロック
生成回路において、上記複数のブロックの各カウンタ
を、現用として選択されたブロックのクリア信号に基づ
いてリセットする。
Description
【０００１】
【産業上の利用分野】本発明はクロック生成回路に関
し、詳しくは現用・予備の冗長構成をもったクロック生
成装置における切替制御回路に関するものである。
し、詳しくは現用・予備の冗長構成をもったクロック生
成装置における切替制御回路に関するものである。
【０００２】
【従来技術】従来から、重要な通信システムにおいては
信頼性向上のため同一機能ブロックを複数備えて置き、
現用ブロックが故障した時、予備ブロックに切り替える
ことによって運用を継続できるように構成されている。
特に、伝送システムにおける網同期用等のクロック信号
生成装置は重要なブロックであるため冗長構成をとるこ
とが多い。
信頼性向上のため同一機能ブロックを複数備えて置き、
現用ブロックが故障した時、予備ブロックに切り替える
ことによって運用を継続できるように構成されている。
特に、伝送システムにおける網同期用等のクロック信号
生成装置は重要なブロックであるため冗長構成をとるこ
とが多い。
【０００３】図３は従来の冗長構成をもったクロック生
成装置の例を示すブロック構成図であり、この装置はク
ロック生成回路１、２を備え、一方の回路１には基準ク
ロック信号ＳＣと切替制御信号ＣＯＮＴが、また他方の
回路２には基準クロック信号ＳＣとインバ−タ３によっ
て論理反転された切替制御信号が夫々供給されており、
両者のクロック出力がワイヤ−ドオアされて必要なブロ
ックに供給されるように構成されたものである。これら
二つのクロック生成回路の出力の一方が上記切替制御信
号ＣＯＮＴの状態値によって選択されるようになってい
る。
成装置の例を示すブロック構成図であり、この装置はク
ロック生成回路１、２を備え、一方の回路１には基準ク
ロック信号ＳＣと切替制御信号ＣＯＮＴが、また他方の
回路２には基準クロック信号ＳＣとインバ−タ３によっ
て論理反転された切替制御信号が夫々供給されており、
両者のクロック出力がワイヤ−ドオアされて必要なブロ
ックに供給されるように構成されたものである。これら
二つのクロック生成回路の出力の一方が上記切替制御信
号ＣＯＮＴの状態値によって選択されるようになってい
る。
【０００４】図４は上記クロック生成回路の内部構成例
を示すブロック図であり、基準クロックのパルス数を計
数するカウンタ４と、カウンタ出力をデコ−ドするデコ
−ダ５と、デコ−ダ出力波形を整形する波形整形回路６
と３ステ−ト・ゲ−ト７とを備え、上記切替制御信号Ｃ
ＯＮＴによって上記３ステ−ト・ゲ−ト７のオン・オフ
を制御し、且つ上記デコ−ダ５の出力によってカウンタ
４をリセットするように接続されたものである。この構
成によれば、基準クロックＳＣが所定数カウントされる
毎にデコ−ダ５からパルスが発生し、波形整形回路６及
び３ステ−ト・ゲ−ト７を経てクロック信号として出力
される。デコ−ダ出力が発生する毎にカウンタ４がリセ
ットされ、新たな計数を繰り返す。従って、生成される
クロックは基準クロック信号をカウンタとデ−コ−ダの
設定値に基づいて分周したものとなる。
を示すブロック図であり、基準クロックのパルス数を計
数するカウンタ４と、カウンタ出力をデコ−ドするデコ
−ダ５と、デコ−ダ出力波形を整形する波形整形回路６
と３ステ−ト・ゲ−ト７とを備え、上記切替制御信号Ｃ
ＯＮＴによって上記３ステ−ト・ゲ−ト７のオン・オフ
を制御し、且つ上記デコ−ダ５の出力によってカウンタ
４をリセットするように接続されたものである。この構
成によれば、基準クロックＳＣが所定数カウントされる
毎にデコ−ダ５からパルスが発生し、波形整形回路６及
び３ステ−ト・ゲ−ト７を経てクロック信号として出力
される。デコ−ダ出力が発生する毎にカウンタ４がリセ
ットされ、新たな計数を繰り返す。従って、生成される
クロックは基準クロック信号をカウンタとデ−コ−ダの
設定値に基づいて分周したものとなる。
【０００５】このように構成されたクロック生成回路を
二組備え、先に示した図３の構成によって二つのブロッ
クから一方を選択して、そのクロック信号を出力する。
つまり、切替制御信号ＣＯＮＴがＨレベルのときはクロ
ック生成回路１の３ステ−ト・ゲ−トがオンし、クロッ
ク生成回路２のゲ−トはオフするから、クロック生成回
路１の出力が選択され、逆に切替制御信号がＬレベルの
ときはクロック生成回路２の出力がクロック信号として
選択される。しかしながら、従来の上記二つのクロック
生成回路は互いに独立してクロックを発生しているの
で、切り替えた際、前後のクロック周期が一致せず、ク
ロック信号の位相がずれてしまうと云う欠点があった。
クロック信号の位相のずれは、情報伝送上のデータ誤り
を発生する原因となり、伝送装置の信頼性を著しく損な
うものであった。
二組備え、先に示した図３の構成によって二つのブロッ
クから一方を選択して、そのクロック信号を出力する。
つまり、切替制御信号ＣＯＮＴがＨレベルのときはクロ
ック生成回路１の３ステ−ト・ゲ−トがオンし、クロッ
ク生成回路２のゲ−トはオフするから、クロック生成回
路１の出力が選択され、逆に切替制御信号がＬレベルの
ときはクロック生成回路２の出力がクロック信号として
選択される。しかしながら、従来の上記二つのクロック
生成回路は互いに独立してクロックを発生しているの
で、切り替えた際、前後のクロック周期が一致せず、ク
ロック信号の位相がずれてしまうと云う欠点があった。
クロック信号の位相のずれは、情報伝送上のデータ誤り
を発生する原因となり、伝送装置の信頼性を著しく損な
うものであった。
【０００６】
【発明の目的】本発明は上述したような従来の冗長構成
をもったクロック発生装置における、切替に関する欠点
をなくすためのもので、複雑な構成となることなく、現
用・予備の切替にあたってもクロックの位相変動を発生
しない冗長構成をもったクロック生成装置を提供するこ
とを目的としている。
をもったクロック発生装置における、切替に関する欠点
をなくすためのもので、複雑な構成となることなく、現
用・予備の切替にあたってもクロックの位相変動を発生
しない冗長構成をもったクロック生成装置を提供するこ
とを目的としている。
【０００７】
【発明の概要】この目的を達成するため本発明では、基
準クロックを計数し所定数カウントアップする毎にクロ
ック信号を発生するブロックを複数備え、このブロック
の一つを選択する冗長構成をもつクロック生成回路にお
いて、上記複数のブロックの各カウンタを、現用として
選択されたブロックのクリア信号に基づいてリセットす
るように構成したことを特徴とする。また、基準クロッ
クを計数し所定数カウントアップする毎にクロック信号
を発生するカウンタと、このカウンタ出力の外部への出
力を制御するゲ−ト手段と、自己のカウンタ出力又は他
のブロックのカウンタ出力のいづれかによって上記カウ
ンタをリセットする手段をもった複数のブロックを備
え、このブロックの一つを選択するように構成したこと
を特徴とする。
準クロックを計数し所定数カウントアップする毎にクロ
ック信号を発生するブロックを複数備え、このブロック
の一つを選択する冗長構成をもつクロック生成回路にお
いて、上記複数のブロックの各カウンタを、現用として
選択されたブロックのクリア信号に基づいてリセットす
るように構成したことを特徴とする。また、基準クロッ
クを計数し所定数カウントアップする毎にクロック信号
を発生するカウンタと、このカウンタ出力の外部への出
力を制御するゲ−ト手段と、自己のカウンタ出力又は他
のブロックのカウンタ出力のいづれかによって上記カウ
ンタをリセットする手段をもった複数のブロックを備
え、このブロックの一つを選択するように構成したこと
を特徴とする。
【０００８】
【実施例】以下、図示した実施例に基づいて本発明の冗
長構成をもつクロック生成回路を詳細に説明する。図１
は本発明によるクロック生成回路の一実施例を示すブロ
ック構成図である。この図に示す回路は、上記図３に示
した従来回路とほぼ同じであるが、二つのクロック生成
回路１、２が互いにクリア端子によって接続された点が
異なっている。即ち、この冗長構成をもったクロック生
成装置はクロック生成回路１、２を備え、一方の回路１
には基準クロック信号ＳＣと切替制御信号ＣＯＮＴが、
また他方の回路２には基準クロック信号ＳＣとインバ−
タ３によって論理反転された切替制御信号が夫々供給さ
れており、二つのクロック生成回路のクリア端子が互い
に接続されると共に、両者のクロック出力がワイヤ−ド
オアされて必要なブロックに供給されるように構成され
たものである。これら二つのクロック生成回路の出力の
一方が上記切替制御信号ＣＯＮＴの状態値によって選択
されるようになっている。
長構成をもつクロック生成回路を詳細に説明する。図１
は本発明によるクロック生成回路の一実施例を示すブロ
ック構成図である。この図に示す回路は、上記図３に示
した従来回路とほぼ同じであるが、二つのクロック生成
回路１、２が互いにクリア端子によって接続された点が
異なっている。即ち、この冗長構成をもったクロック生
成装置はクロック生成回路１、２を備え、一方の回路１
には基準クロック信号ＳＣと切替制御信号ＣＯＮＴが、
また他方の回路２には基準クロック信号ＳＣとインバ−
タ３によって論理反転された切替制御信号が夫々供給さ
れており、二つのクロック生成回路のクリア端子が互い
に接続されると共に、両者のクロック出力がワイヤ−ド
オアされて必要なブロックに供給されるように構成され
たものである。これら二つのクロック生成回路の出力の
一方が上記切替制御信号ＣＯＮＴの状態値によって選択
されるようになっている。
【０００９】図２は上記クロック生成回路の具体的構成
例を示すブロック図であり、この回路の特徴は図４に示
した従来のものに、セレクタ８と第二の３ステ−ト・ゲ
−ト９を付加し、次のように接続した点である。つま
り、基準クロックのパルス数を計数するカウンタ４と、
カウンタ出力をデコ−ドするデコ−ダ５と、デコ−ダ出
力波形を整形する波形整形回路６と３ステ−ト・ゲ−ト
７と、上記デコ−ダ５の出力と後述する第二の３ステ−
ト・ゲ−ト９の出力を選択し上記カウンタ４のリセット
端子に供給するセレクタ８と、デコ−ダ５の出力を入力
としクリア出力を発生する第二の３ステ−ト・ゲ−ト９
とを備え、出力制御、即ち切替制御信号ＣＯＮＴによっ
て第一と第二の３ステ−ト・ゲ−ト７及び９のイネ−ブ
ル端子と上記セレクタ８のセレクタ端子とを制御するよ
うに接続したものである。
例を示すブロック図であり、この回路の特徴は図４に示
した従来のものに、セレクタ８と第二の３ステ−ト・ゲ
−ト９を付加し、次のように接続した点である。つま
り、基準クロックのパルス数を計数するカウンタ４と、
カウンタ出力をデコ−ドするデコ−ダ５と、デコ−ダ出
力波形を整形する波形整形回路６と３ステ−ト・ゲ−ト
７と、上記デコ−ダ５の出力と後述する第二の３ステ−
ト・ゲ−ト９の出力を選択し上記カウンタ４のリセット
端子に供給するセレクタ８と、デコ−ダ５の出力を入力
としクリア出力を発生する第二の３ステ−ト・ゲ−ト９
とを備え、出力制御、即ち切替制御信号ＣＯＮＴによっ
て第一と第二の３ステ−ト・ゲ−ト７及び９のイネ−ブ
ル端子と上記セレクタ８のセレクタ端子とを制御するよ
うに接続したものである。
【００１０】この構成によれば、先に説明した通り、基
準クロックＳＣが所定数カウントされる毎にデコ−ダ５
からパルスが発生し、波形整形回路６及び３ステ−ト・
ゲ−ト７を経てクロック信号として出力される。デコ−
ダ出力が発生する毎にカウンタ４がリセットされ、新た
な計数を繰り返す。従って、生成されるクロックは基準
クロック信号をカウンタとデ−コ−ダの設定値に基づい
て分周したものとなる。このように構成されたクロック
生成回路を二組備え、先に示した図１の構成によって二
つのブロックから一方を選択して、そのクロック信号を
出力する。
準クロックＳＣが所定数カウントされる毎にデコ−ダ５
からパルスが発生し、波形整形回路６及び３ステ−ト・
ゲ−ト７を経てクロック信号として出力される。デコ−
ダ出力が発生する毎にカウンタ４がリセットされ、新た
な計数を繰り返す。従って、生成されるクロックは基準
クロック信号をカウンタとデ−コ−ダの設定値に基づい
て分周したものとなる。このように構成されたクロック
生成回路を二組備え、先に示した図１の構成によって二
つのブロックから一方を選択して、そのクロック信号を
出力する。
【００１１】即ち、この実施例ではセレクタ８の出力に
よってカウンタ４がリセットされるようになっているの
で、例えばクロック生成回路１が選択されたとき、つま
り切替制御信号がＨレベルの時は、その回路に入力する
基準クロック信号に基づいてカウンタが動作し、カウン
ト値が所定のデコ−ド値になるとデコ−ド出力を発生す
る。セレクタ８では自己のブロックが選択された場合は
デコ−ダ５の出力を選択し、この選択されているブロッ
クのデ−コ−ダ出力によってカウンタがリセットされ
る。このようにカウンタはカウントアップとリセットを
繰り返しつつデコ−ド出力をデュ−ティ比５０％の矩形
波に整形してクロック信号として出力する。一方、選択
されていないブロックにおいては、つまり切替制御信号
がＬレベルのときは図１におけるクロック生成回路２で
は、第一及び第二の３ステ−ト・ゲ−トはオフ状態であ
るから、クロック信号は出力されず、しかも第二の３ス
テ−ト・ゲ−ト出力であるクリア出力も発生せず、他方
の選択された方の回路からのクリア出力のみがセレクタ
８を介してカウンタ４のリセット端子に供給される。従
って、常に一方の回路のクリア出力によって両方のクロ
ック発生回路のカウンタがリセットされることになるか
ら、両者のカウンタ動作は一致し、常に同期が成立した
状態でカウントアップとリセットが繰り返される。
よってカウンタ４がリセットされるようになっているの
で、例えばクロック生成回路１が選択されたとき、つま
り切替制御信号がＨレベルの時は、その回路に入力する
基準クロック信号に基づいてカウンタが動作し、カウン
ト値が所定のデコ−ド値になるとデコ−ド出力を発生す
る。セレクタ８では自己のブロックが選択された場合は
デコ−ダ５の出力を選択し、この選択されているブロッ
クのデ−コ−ダ出力によってカウンタがリセットされ
る。このようにカウンタはカウントアップとリセットを
繰り返しつつデコ−ド出力をデュ−ティ比５０％の矩形
波に整形してクロック信号として出力する。一方、選択
されていないブロックにおいては、つまり切替制御信号
がＬレベルのときは図１におけるクロック生成回路２で
は、第一及び第二の３ステ−ト・ゲ−トはオフ状態であ
るから、クロック信号は出力されず、しかも第二の３ス
テ−ト・ゲ−ト出力であるクリア出力も発生せず、他方
の選択された方の回路からのクリア出力のみがセレクタ
８を介してカウンタ４のリセット端子に供給される。従
って、常に一方の回路のクリア出力によって両方のクロ
ック発生回路のカウンタがリセットされることになるか
ら、両者のカウンタ動作は一致し、常に同期が成立した
状態でカウントアップとリセットが繰り返される。
【００１２】この状態において、一方の現用回路に障害
が発生すると、図示を省略した回路によって故障が検出
され、上記切替制御信号がＬ状態になると、予備ブロッ
クのクロック生成回路２が選択される。クロック生成回
路２が選択されると、上記と同様の関連動作が回路１と
２と逆になって機能し、引き続き回路２からのクロック
信号が外部に出力される。
が発生すると、図示を省略した回路によって故障が検出
され、上記切替制御信号がＬ状態になると、予備ブロッ
クのクロック生成回路２が選択される。クロック生成回
路２が選択されると、上記と同様の関連動作が回路１と
２と逆になって機能し、引き続き回路２からのクロック
信号が外部に出力される。
【００１３】
【発明の効果】本発明は以上説明したように、複数設け
られたクロック生成回路内部の基準クロック信号を計数
するカウンタを現用選択中のブロック出力によって同時
にリセットするように構成したので、常にクロックの位
相が一致し、現用予備の切替にあたっても出力クロック
信号に位相変動を伴うことがない。
られたクロック生成回路内部の基準クロック信号を計数
するカウンタを現用選択中のブロック出力によって同時
にリセットするように構成したので、常にクロックの位
相が一致し、現用予備の切替にあたっても出力クロック
信号に位相変動を伴うことがない。
【図１】本発明の一実施例を示す冗長構成をもったクロ
ック生成回路のブロック図である。
ック生成回路のブロック図である。
【図２】上記本発明の一実施例に使用するクロック生成
回路の内部構成例を示すブロック図である。
回路の内部構成例を示すブロック図である。
【図３】従来の他の冗長構成をもったクロック生成回路
を示すブロック図である。
を示すブロック図である。
【図４】従来のクロック生成回路例を示すブロック図で
ある。
ある。
１、２ クロック生成回路、 ３ インバ−タ、 ４
カウンタ、５ デコ−ダ、 ６ 波形整形回路、
７、９ ３ステ−ト・ゲ−ト、８ セレクタ。
カウンタ、５ デコ−ダ、 ６ 波形整形回路、
７、９ ３ステ−ト・ゲ−ト、８ セレクタ。
Claims (2)
- 【請求項１】 基準クロックを計数し所定数カウントア
ップする毎にクロック信号を発生するブロックを複数備
え、このブロックの一つを選択する冗長構成をもつクロ
ック生成回路において、上記複数のブロックの各カウン
タを、現用として選択されたブロックのクリア信号に基
づいてリセットするように構成したことを特徴とする冗
長構成をもつクロック生成回路。 - 【請求項２】 基準クロックを計数し所定数カウントア
ップする毎にクロック信号を発生するカウンタと、この
カウンタ出力の外部への出力を制御するゲ−ト手段と、
自己のカウンタ出力又は他のブロックのカウンタ出力の
いづれかによって上記カウンタをリセットする手段をも
った複数のブロックを備え、このブロックの一つを選択
するように構成したことを特徴とする冗長構成をもつク
ロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5017058A JPH06204990A (ja) | 1993-01-07 | 1993-01-07 | 冗長構成をもつクロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5017058A JPH06204990A (ja) | 1993-01-07 | 1993-01-07 | 冗長構成をもつクロック生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204990A true JPH06204990A (ja) | 1994-07-22 |
Family
ID=11933391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5017058A Pending JPH06204990A (ja) | 1993-01-07 | 1993-01-07 | 冗長構成をもつクロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204990A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002341960A (ja) * | 2001-05-10 | 2002-11-29 | Ge Medical Systems Global Technology Co Llc | クロック信号の選択出力方法および選択出力回路 |
-
1993
- 1993-01-07 JP JP5017058A patent/JPH06204990A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002341960A (ja) * | 2001-05-10 | 2002-11-29 | Ge Medical Systems Global Technology Co Llc | クロック信号の選択出力方法および選択出力回路 |
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