JPH06208515A

JPH06208515A - メモリー・カード

Info

Publication number: JPH06208515A
Application number: JP5256786A
Authority: JP
Inventors: Thomas O Holtey; トーマス・オー・ホルティー; Peter J Wilson; ピーター・ジェイ・ウィルソン
Original assignee: Bull HN Information Systems Inc
Current assignee: Bull HN Information Systems Inc
Priority date: 1992-10-14
Filing date: 1993-10-14
Publication date: 1994-07-26
Anticipated expiration: 2019-02-03
Also published as: US5293424A; FI955307A0; JP3493047B2; DK0596276T3; NO954438D0; ATE180587T1; SG48001A1; EP0596276A3; EP0596276A2; DE69325072T2; NO309887B1; EP0596276B1; FI955307A7; NO954438L; DE69325072D1; ES2135432T3

Abstract

(57)【要約】【目的】１つの半導体チップ上のマイクロプロセッサ
と、１つ以上の不揮発性のアドレス指定可能なメモリー
・チップとを含む機密保護メモリー・カードを提供す
る。【構成】マイクロプロセッサ・チップと不揮発性メモリ
ー・チップとは、共に内部カード・バスに接続して、ア
ドレスとデータと制御情報とを前記不揮発性メモリー・
チップへ転送する。マイクロプロセッサは、多数のキー
値を含む情報と、用途に固有の構成情報と、プログラム
命令情報とを含む。各チップのメモリーは、多数のブロ
ック即ちバンクに構成され、各メモリー・チップは機密
保護制御論理回路を含むように構成される。これらの回
路は、ユーザがホスト・コンピュータによる予め定めた
確認手順を成功裏に実施したことをマイクロプロセッサ
が判定した後にのみ、マイクロプロセッサの制御下でキ
ーおよび構成情報でロードされる複数の不揮発性および
揮発性の記憶装置を含んでいる。その後、ユーザは、構
成情報により定義される如きブロックのみからの情報の
読出しを許容される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、携帯用パーソナル・コ
ンピュータの分野に関し、特に可搬性ディジタル情報環
境におけるデータ機密保護のための保守システムに関す
る。

【０００２】

【従来の技術】個人情報の機密保護はいつまでも問題で
ある。この個人情報は、ロック、コードおよびシークレ
ット・ポケットにより保証されてきた。情報が新しい形
態をとると、変化した状況に見合うように新しい方法が
要求されてきた。

【０００３】歴史的には、情報の機密保護は，署名、印
章および写真の使用により対処されてきた。自動銀行業
務機械の如き電子装置は、コード化カードおよび個人の
識別番号（ＰＩＮ）を機密保護ツールのレパートリに加
えた。コンピュータ・システムは、パスワードを使用し
続けている。

【０００４】特に、「スマート・カード」が機密保護ツ
ールとして使用されている。この「スマート・カード」
は、書込み可能な不揮発性メモリーと、１枚のチップと
して作られプラスチック製「クレジット・カード」に組
込まれた簡単な入出力インターフェースとを備えた小型
マイクロコンピュータである。このカードは、特に設計
された装置と接続することを可能にする外部パッドを有
する。カードのマイクロコンピュータに保持されるプロ
グラムは、この装置と対話して、その不揮発性メモリー
・データをパスワードの交換を任意に含む所要のアルゴ
リズムに従って読出しあるいは修正することを可能にす
る。メモリー情報を保護しかつ状況に従って種々の許容
を行う特殊な技法が実現されてきた。例えば、米国特許
第４，３８２，２７９号「オンチップ修飾可能メモリー
を備えた単一チップ・マイクロプロセッサ（Ｓｉｎｇｌ
ｅＣｈｉｐＭｉｃｒｏｐｒｏｃｅｓｓｏｒｗｉｔ
ｈｏｎ−ＣｈｉｐＭｏｄｉｆｉａｂｌｅＭｅｍｏｒ
ｙ）」は、処理および制御装置と同じチップに含まれる
不揮発性メモリーの自動プログラミングを可能にするア
ーキテクチャを開示している。他のシステムにおけるよ
うに、マイクロプロセッサは単に同じチップ上のメモリ
ーを保護するに過ぎない。

【０００５】「スマート・カード」は、識別のプロセス
を容易にすると共に重要な情報を使えるようにするため
に用いられてきた。このような場合に、大半の過去の状
況における如く、「キー」の物理的存在ならびにある特
別な知識が、検証または確認プロセスの一部として用い
られて来た。上記のこのような場合に、識別は、アクセ
スを要求する個人と機密保護ガードまたは自動出納機械
の如き固定された機関との間の対話であった。

【０００６】自立する計算装置の可搬性の今日の状態
は、物理的なキーと確認機関の両者を小型で可搬性のあ
るものにし、従って更に紛失または盗難が避けられなく
なる。更に、計算装置は、識別プロセスと関連する特殊
な知識またはパスワードを考えあるいは推論する試みを
何度も行うことを可能にする。これは、確認機関または
装置もまた泥棒または強盗の手中にある場合にも特に妥
当する。更に悪いことにには、技術は今や災難から免れ
ないポケットまたはハンドバッグに大量の敏感な情報を
携行することを許しかつ促すものである。

【０００７】今日では、ノートブックおよびサブノート
ブック・サイズのコンピュータが、著しい計算能力を許
容しこのため更なるデータ格納容量の必要を生じる可搬
性のある自立環境を提供する。このことは、最初はプロ
グラムとデータの両方を保持する小型ハード・ディスク
装置により遭遇した。パスワード保護は、これらのシス
テムにおいてしばしば用いられているが、第１に、確認
機関自体が被害を受け易いため、敏感なデータを完全に
保護するものではない。しかし、更に、データを保持す
るディスク・ドライブは、物理的に取外すことができ、
かつデータ分析を更に容易にする設定においてアクセス
することができる。この場合、ある形態の暗号化だけが
データの保護を可能にする。ディスク・アクセスの性質
が、不当な行為もしくはコストの障壁なしにこれを可能
にする。このような形式のシステムの一例は、米国特許
第４，９８５，９２０号「集積回路カード（Ｉｎｔｅｇ
ｒａｔｅｄＣｉｒｃｕｉｔＣａｒｄ）」において記
述されている。

【０００８】フラッシュ・メモリーおよび取外し可能
「記憶カード」の最近の出現により、携帯型コンピュー
タの寸法および給電要件の大きな低減を可能にした。こ
のフラッシュ・メモリーは、ランダム・アクセス・メモ
リー（ＲＡＭ）の柔軟性をディスクの性能に結付ける。
今日では、これら技術の組合わせにより、紙を必要とす
ることなく２０，０００，０００バイトまでのデータを
クレジット・カード・サイズの取外し可能パッケージに
保有することを可能にする。このデータは、あたかも従
来のディスク・ドライブに保持されるかのように、ある
いはホストのメモリーの拡張であるかのようにホスト・
システムから見えるにようにすることができる。これら
の技術の進展は、ハンドバッグまたはブリーフケースよ
りもポケットで携行される如き程度までシステム・サイ
ズの更なる減少を可能にした。

【０００９】このため、データおよびそのホスト・シス
テムは、紛失または盗難を受け易くなると同時に、大き
なコストおよび性能上の障壁となるため、暗号化により
メモリーのデータを保護することを更に困難にした。

【００１０】

【発明が解決しようとする課題】従って、本発明の主た
る目的は、機密保護メモリー・サブシステムを備えた携
帯型ディジタル・システムの提供にある。

【００１１】本発明の別の目的は、携帯型ディジタル・
システムから取出されても保護することができるメモリ
ー・カードの提供にある。

【００１２】本発明の更に他の目的は、かかるカードの
チップが取出されても保護されるメモリー・カードの提
供にある。

【００１３】

【課題を解決するための手段】上記の目的は、本発明の
望ましい実施態様の機密保護カードにおいて達成され
る。この機密保護メモリー・カードは、単一の半導体チ
ップ上のマイクロプロセッサと、１つ以上の不揮発性の
アドレス指定可能なメモリー・チップとを含んでいる。
このマイクロプロセッサ・チップおよび不揮発性メモリ
ー・チップは、共にアドレス、データおよび制御情報を
このような不揮発性メモリー・チップへ送るための内部
カード・バスに接続している。マイクロプロセッサは、
内部バスにおけるアドレス、データおよび制御情報の転
送を制御するための複数のキー値、構成情報およびプロ
グラム命令情報を含む情報を記憶するためのアドレス指
定可能な不揮発性メモリーを含む。チップ・メモリー
は、各々が複数のアドレス指定可能な記憶場所を有する
複数のブロック即ちバンクに構成される。

【００１４】本発明によれば、各メモリー・チップは、
機密保護制御論理回路を含むように構成される。望まし
い実施態様においては、これら回路は、マイクロプロセ
ッサの制御下でロード可能な不揮発性ロック・メモリ
ー、不揮発性ロック記憶可能化要素および揮発性アクセ
ス制御メモリーを含む。更に、マイクロプロセッサは、
第１に、ロック値を不揮発性ロック・メモリーにロード
し、アクセスを禁止するロック記憶可能化要素をリセッ
トする。その後、マイクロプロセッサは、構成情報によ
り指定されるようにアクセス制御メモリーをロードす
る。このような情報は、ユーザがホスト・コンピュータ
による予め定めた確認手順を成功裏に行ったことをマイ
クロプロセッサが判定した後にのみロードされる。各メ
モリーの機密保護論理回路は、メモリー・チップのアク
セス制御メモリーにロードされた構成情報の関数とし
て、フラッシュ・メモリーの選択されたアドレス指定可
能なブロックに記憶された情報の読出しを可能化する。
周期的に、ユーザはホスト・コンピュータによる確認手
順をうまくゆくように行うことが要求され、またユーザ
はアクセス制御メモリーにより許容される如き情報の読
出しを継続することが許される。望ましい実施態様にお
いては、ホスト・コンピュータは、パーソナル・コンピ
ュータ・メモリー・カード国際協会（ＰＣＭＣＩＡ）規
格と合致するインターフェースの如き標準的インターフ
ェースを介してメモリー・カードに接続される。

【００１５】本発明は、電子的な小型化が生成する「機
密保護」環境におけるフラッシュ・メモリー技術により
可能にされる大量のデータの保護を可能にするための要
諦である「スマート・カード」と「メモリー・カード」
技術を融合する。更に、本発明は、両技術における改善
および強化を利用することができる。

【００１６】更に、本発明の機密保護論理回路は、フラ
ッシュ・メモリーの基本的論理回路に対して行うことが
要求される変更量を最小化するように、フラッシュ・メ
モリーに組込まれてこれと関連して動作する。更に、フ
ラッシュ・メモリーは、機密保護モード、および機密保
護論理回路がバイパスされてフラッシュ・メモリーがこ
の回路が組込まれなかったかのように動作することを可
能にする非機密保護モードで動作することができる。通
常、非機密保護モードには、フラッシュ・メモリーの不
揮発性ロック・メモリー内容がクリヤされる時に入る。
これは一般に、予め定めた状態（即ち、全て１の状態）
に自然に消去するプログラムされないか完全に消去され
たフラッシュ・メモリーを示す。

【００１７】少量のロジックをフラッシュ・メモリーお
よび「アクセス制御プロセッサ（ＡＣＰ）」に加えるこ
とにより、フラッシュ・メモリーの内容はデータの暗号
化を必要とせずに機密保護される。従って、本発明は、
大きなデータ・ブロックに対しては非常に時間を費やし
得るデータの暗号化および解読のオーバーヘッドを排除
する。

【００１８】動作において、ＡＣＰは、システムのユー
ザにある形態の確認の入力を周期的に促す。これは、パ
スワード、ＰＩＮ、特定のペン・コンピュータの筆記面
上の特定点で行われる「ジェスチャ」、ユーザの音声に
よる指令即ち「音声プリント」であり得る。方法はシス
テムによって異なる。プログラム可能ＡＣＰは、ユーザ
が確認の特定内容およびプロンプトの周期を変更するこ
とを許容する。ロックおよびアクセス制御メモリーによ
り要求される確認に対するコードおよびデータは、ＡＣ
Ｐと同じチップ上にあるＡＣＰ不揮発性メモリー内に記
憶され、従って保護される。

【００１９】先に述べたように、良好な確認はＡＣＰを
してアクセスのためフラッシュ・メモリーの全てまたは
選択されたブロックを可能状態にさせあるいは可能状態
を継続させる。障害が、フラッシュ・メモリーに対する
アクセスを不能にさせる。このため、この動作は、確認
を良好に完了し損なうとフラッシュ・メモリーのデータ
を保護させることになる点において「デッドマン・スロ
ットル」に類似している。更に、ユーザにより発された
指令もまた、アクセスを不能にさせ得る。更に、給電オ
フ状態からの最初の給電と同時に、保護されたメモリー
内容に対するアクセスは、最初の確認が成功裏に行われ
るまで阻止される。

【００２０】このため、メモリー・カードまたはそのホ
スト・プロセッサのいずれか一方が失われるか、盗まれ
るか、消勢されるか、あるいは接続されないままにおか
れるならば、メモリーのデータは、即時あるいはその時
の周期的確認が終了直後のアクセスから保護される。盗
難の場合は、メモリー・データは、メモリー・カードが
開路されて電子的にプローブされるか、あるいはメモリ
ー・チップが取外されて別の装置に置かれても、アクセ
スから保護される。

【００２１】本発明の上記の目的および利点について
は、添付図面に関して以降の記述を読めば更によく理解
されよう。

【００２２】

【実施例】図１は、パーソナル・コンピュータあるいは
トランザクション・プロセッサとして使用可能な携帯可
能な機密保護コンピュータ・システム１のブロック図で
ある。システム１は、バス１０２によりホスト・プロセ
ッサ５と接続する本発明により構成されたメモリー・カ
ード３を含む。ホスト・プロセッサ５は、Ｈｅｗｌｅｔ
ｔ−Ｐａｃｋａｒｄ社製のＨＰ９５ＬＸの如きパームト
ップ・パーソナル・コンピュータの形態をとり得る。ホ
スト・プロセッサ５は、全て共通にバス１０６と接続さ
れる液晶ディスプレイ（ＬＣＤ）５−２と、キーボード
５−４と、マイクロプロセッサ５−６と、メモリー５−
８と、直列インターフェース５−１０とを含む。メモリ
ー５−８は、１Ｍバイトの読出し専用メモリー（ＲＯ
Ｍ）と、５１２Ｋバイトのランダム・アクセス・メモリ
ー（ＲＡＭ）とを含む。

【００２３】メモリー・カード３とホスト・プロセッサ
５との間の接続は、標準的バス・インターフェースを介
して確立される。望ましい実施態様においては、バス１
０２は、パーソナル・コンピュータ・メモリー・カード
国際協会（ＰＣＭＣＩＡ）規格に合致している。バス１
０２は、ホスト・プロセッサ５とメモリー・カード３間
に標準的インターフェース・チップ１０４およびメモリ
ー・カード・バス１０５を介してアドレス、制御および
データ情報を送るための経路を提供する。バス１０２、
１０５、１０６の各々は、データ・バス、制御バスおよ
びアドレス・バスを含み、全ての類似のバスを介する連
続的な信号経路を提供する。例えば、バス１０５は、ア
ドレス・バス１０５ａと、データ・バス１０５ｂと、制
御バス１０５ｃとを含む。

【００２４】ＰＣＭＣＩＡバス規格は、メモリー・カー
ド上のディスク・エミュレーションをサポートする規格
からメモリー・データに対するランダム・アクセスを可
能にする実質的に異なる規格へ展開した。本発明のメモ
リー・カードは、暗号化技術によらずにランダムな記憶
場所に対する迅速なアクセスを行うことにより、この新
しい規格をサポートする保護技術を提供する。メモリー
・アレイからホストへデータを運ぶデータ経路を制御す
ることにより、本発明のメモリー・カードは、時間を費
やすバッファリング、暗号化あるいはこの経路における
他の逐次処理を用いることなくデータを保護する。

【００２５】典型的には、ユーザは、キーボード５−４
からシステム１を操作して、ディスプレイ５−２上に情
報を表示してメモリー・カード３にファイル単位で記憶
された情報を更新する表計算およびデータベース機能の
如き典型的な動作を行う。ホスト・プロセッサ５は、ア
ドレス情報をバス１０２に送出して情報を検索し、必要
に応じて、この情報を更新してこれを必要なアドレスお
よび制御情報とともにメモリー・カード３へ返送する。

【００２６】図１に示されるように、本発明のメモリー
・カード３は、バス１０５と接続されたアクセス制御プ
ロセッサ（ＡＣＰ）１０と、各々バス１０５と接続され
た複数（ｎ個の）のＣＭＯＳフラッシュ・メモリー・チ
ップ１０３ａ乃至１０３ｎとを含む。ＡＣＰ１０は、典
型的には「スマート・カード」において使用されるもの
と同じ形式の処理要素である。ＣＭＯＳフラッシュ・メ
モリー１０３ａ乃至１０３ｎは、Ｉｎｔｅｌ社製のフラ
ッシュ・メモリー・チップの形態を呈するものでよい。
例えば、これらは、８個の１２８Ｋバイト×８個のＣＭ
ＯＳフラッシュ・メモリーを含むＩｎｔｅｌ２８Ｆ０
０１ＢＸ１Ｍと呼ばれるＩｎｔｅｌフラッシュ・メモ
リー・チップの形態のものでよい。このため、４Ｍバイ
トのフラッシュ・メモリー・カードは、３２個のＣＭＯ
Ｓフラッシュ・メモリーを含む、即ち、「ｎ」＝３２。

【００２７】（アクセス制御プロセッサ１０）図２は、
望ましい実施態様のアクセス制御プロセッサ（ＡＣＰ）
１０をブロック図の形態で示している。図示の如く、Ａ
ＣＰ１０は、バス１０５と接続された保護不揮発性メモ
リー１０−２と、ランダム・アクセス・メモリー（ＲＡ
Ｍ）１０−４と、マイクロプロセッサ１０−６と、イン
ターバル・カウンタ１０−８と、インターフェース・ブ
ロック１０−１０とを含む。不揮発性メモリー１０−２
は、確認情報およびプログラムを記憶する複数のアドレ
ス指定された記憶場所を専用化する。更に、記憶域１０
−２ａは、１つ以上の個人の識別番号（ＰＩＮ）、プロ
トコル・シーケンス、あるいはユーザがシステムに対し
てアクセスしたことを識別しかつ再確認のため使用され
る時間間隔値に加えてユーザがアクセスし得るフラッシ
ュ・メモリー１０３ａ乃至１０３ｎにおけるブロックを
識別するための他の識別情報を記憶する。

【００２８】記憶域１０−２ｂは、フラッシュ・メモリ
ー１０３ａ乃至１０３ｎの各々の保護のため使用される
キー値またはフラッシュ・メモリー１０３ａ乃至１０３
ｎの各々のここのブロックを保護するため使用されるコ
ードを記憶する。

【００２９】記憶域１０−２ｃは、要求される確認操作
を実行するため、また障害に対して予め設定された条件
が満たされるならば、システムをクリヤするためのプロ
グラム命令シーケンスを記憶する。あるプログラム命令
は、ユーザの再確認が生じる時を確立するインターバル
・カウンタ１０−８のセッティングをユーザが制御する
ことを可能にする。この再確認間隔は、割込みと、ユー
ザにＰＩＮまたは他のパスワードを再び入れさせること
によりユーザの同一性の検証を要求するホスト・プロセ
ッサ５に対する割込みとの間の時間を定義する。インタ
ーバル・カウンタ１０−８は、バス１０２によりホスト
・プロセッサ５からのクロック・パルスを受取り、作業
環境に従ってユーザにより設定することができる。例え
ば、家庭において、ユーザはタイマーをオフにする（即
ち、タイマーを最大値に設定する）か、あるいはタイマ
ー間隔を１時間に設定することもできる。航空機におい
て、保護を増すためにユーザはこのタイマーを１０分に
設定することもできる。先に述べたように、ユーザは、
「パワーオン」毎にこの間隔のセッティングを再検査す
るように促され、これにより周期的な再確認を強制して
機密保護を実施する。

【００３０】（フラッシュ・メモリー１０３ａ乃至１０
３ｎ）図３は、フラッシュ・メモリー１０３ａ乃至１０
３ｎの詳細なブロック図である。メモリー１０３ｂ乃至
１０３ｎはメモリー１０３ａと同一に構成されているた
め、メモリー１０３ａの詳細な論理回路のみが示され
る。

【００３１】フラッシュ・メモリー１０３ａは、基本的
には２つのセクション、即ち、本発明の機密保護アクセ
ス制御回路を含む１つのセクションと、フラッシュ・メ
モリーの基本的即ち標準的な論理回路を含む別のセクシ
ョンとからなる。

【００３２】（機密保護アクセス制御セクション）図３
から判るように、本発明の機密保護制御回路は、図示の
如く配置された３２ビットのキー・レジスタと、３２ビ
ット揮発性ロック・レジスタ３３と、１２ビット遅延カ
ウンタ３２と、コンパレータ回路３９と、全て１検出信
号回路３８と、不揮発性ロック・メモリー３５と、１ビ
ット不揮発性ロック記憶可能化要素３６と、揮発性アク
セス制御メモリー４３と、アクセス修正許容ＡＮＤゲー
ト３４と、出力ＯＲゲート４５とを含む。このセクショ
ンは、基本的論理セクションに含まれる指令レジスタ５
０からの種々の16進数値（例えば、３１Ｈ乃至３８Ｈ）
により示される指令制御信号を受取ることに注目された
い。これらの信号は、ＡＣＰ１０からデータ・バス１０
５ｂを介して指令レジスタ５０により受取られる指令セ
ットの異なるデータ値を表示する。これらの指令は、通
常フラッシュ・メモリーにより使用される指令セットに
対する重要な拡張である。標準的フラッシュ・メモリー
指令は、２８Ｆ００１ＢＸフラッシュ・メモリーにより
用いられる指令の形態をとる。これら指令については、
参考のため本文に援用されるＩｎｔｅｌ社の「メモリー
製品（ＭｅｍｏｒｙＰｒｏｄｕｃｔｓ）」に記載され
ている。本発明により使用される指令は、表１に記載さ
れている。

【００３３】表１に示される最初の指令は、乱数生成ロ
ック値をメモリー１０３ａ乃至１０３ｎの各々における
不揮発性ロック・メモリー（ＬＭ）３５へ最初にロード
するため使用されるロード・ロック・メモリー指令であ
る。メモリー１０３ａ乃至１０３ｎの各々は、ユーザの
機密保護の必要に従って異なるロック値または同じロッ
ク値を有する。このロック値は、１ビット不揮発性ロッ
ク記憶要素３６の制御下でキー（Ｋ）レジスタ３１を介
してＬＭ３５へロードされる。表１のリセット・ロック
記憶可能化指令は、記憶要素３６のリセットに用いられ
る。これは、リセット・ロック記憶可能化指令により一
旦リセットされた記憶要素３６はセットできないため、
ＬＭ３５に記憶されたロック値が変更されることを阻止
する。ＬＭ３５の不揮発性の内容は、パワーアップと同
時にＬレジスタ３３へ送られる。ロック・メモリー３５
の場所即ちサイトが設計に依存することが判るであろ
う。例えば、メモリー３５は、メモリー・アレイ５４に
対する拡張として構成することができる。

【００３４】表１のロード・キー・レジスタ指令は、キ
ー（Ｋ）レジスタ３１をロードしかつ遅延カウンタ３２
をセットするために使用される。この減分遅延カウンタ
の指令は、遅延カウンタ３２の内容を１だけ減分するた
めＡＣＰ１０により使用される。読出し許容メモリー・
バンクおよび読出し不能化メモリー・バンク指令は、ア
クセス制御メモリー４３のロード中メモリー・アレイ５
４の異なるメモリー・ブロックに対するアクセスを可能
化あるいは不能化するためＡＣＰ１０により使用され
る。

【００３５】表１指令第１バス・アドレス日付第２バス・サイクル日付サイクル動作動作アドレスロック・書込み３１Ｈ書込みＮ／Ａメモリーロードロック・書込み３３ＨＮ／ＡＮ／Ａ記憶可能化リセットキー・書込み３２Ｈ書込みキー日付レジスタロード遅延カウ書込み３５ＨＮ／ＡＮ／Ａンタ減分メモリー・書込みＭＢＡ３４Ｈ書込みＭＢＡバンク読出し許容メモリー・書込みＭＢＡ３８Ｈ書込みＭＢＡバンク読出し不能化ロック・メモリーをロード（３１Ｈ）この指令は、ロック記憶可能化要素３６の出力信号が
「真」である場合のみ、キー・レジスタ３１の内容を不
揮発性ロック・メモリー３５へコピーする。

【００３６】ロック記憶可能化をリセット（３３Ｈ）この指令は、ロック記憶可能化論理要素３６をリセット
して、これによりロック・メモリー３５のロードまたは
変更を禁止する。

【００３７】キー・レジスタをロード（３２Ｈ）この指令は、キー・レジスタ３１の前の内容を１バイト
（ＬＳＢからＭＳＢへ）だけシフトし、ＡＣＰ１０から
の「キー値」をキー・レジスタのＬＳＢにロードする。
更に、この指令は遅延カウンタ３２をその最大値、例え
ば全て「１」にセットする。

【００３８】遅延カウンタを減分（３５Ｈ）この指令は、遅延カウンタ３２を１だけ減分する。遅延
カウンタは、メモリー・アレイ５４の以降の読出しを許
容するには「０」と等しくなければならない。

【００３９】メモリー・バンクを読出し許容（３４Ｈ）この指令は、アクセス修正許容信号３７が「真」である
ならば、アクセス制御メモリー４３におけるメモリー・
バンク・アドレス（ＭＢＡ）と対応するビットをセット
する。これは、選択されたバンクへの読出しアクセスを
許容する。

【００４０】メモリー・バンクを読出し不能化（３８Ｈ）この指令は、アクセス制御メモリー４３におけるメモリ
ー・バンク・アドレスと対応するビットをリセットす
る。

【００４１】表１を更に詳細に考察すれば、表１が加え
られた指令の各々に対するバス・サイクル動作をも示す
ことが判る。２バス・サイクルを要求する各指令に対し
て、最初のバス・サイクル毎に、指令レジスタ５０がＡ
ＣＰ１０により生じ、バス１０５のデータ・バス１０５
ａおよび入力バッファ５１を介して送られた８ビット指
令を受取る。指令レジスタ５０は、２番目のバス・サイ
クルの間選択された論理要素がデータ・バス１０５ｂか
ら指令を実行するため必要な情報を受取るよう条件付け
する。明らかなように、リセット・ロック記憶可能化お
よび減分遅延カウンタ指令が実行のために１サイクルの
みを必要とするため、この２番目のバス・サイクルは、
使用不能（Ｎ／Ａ）と表示される。

【００４２】正常動作中、Ｋレジスタ３１は、ロード・
キー・レジスタ指令により記憶場所１０−２ｂから受取
ったキー値でロードされ、遅延カウンタ３２はその最大
値にセットされる。遅延カウンタ３２は、ＡＣＰ１０か
ら受取る連続的な減分遅延カウンタ指令に応答して全て
「ゼロ」に減分され、ＡＮＤ３４に入力として与えられ
るゼロ・カウント出力信号４１を生じる。

【００４３】各遅延カウンタ３２は、泥棒がチップを外
してこれらを「違法カード」に取付けて各メモリー・チ
ップのキーを推理するためプロセッサ即ち装置を反復的
に試行するようにプログラムする場合に、フラッシュ・
メモリー１０３ａ乃至１０３ｎをアクセスするため行う
ことができる試行即ち試みの回数を制限する。換言すれ
ば、カウンタ３２は、フラッシュ・メモリーに対する不
法なアクセスを獲得するために非常に多くの回数の試行
即ち試みを行わねばならないことを保証する。キーおよ
び遅延カウンタのサイズは、このような試みが異常な時
間を要することを必要とするように選択される。

【００４４】更に、キー・レジスタ３１は、略々四十億
（２³²）の異なる組合わせを記憶する。望ましい実施態
様においては、遅延カウンタ３２は１２ビット・カウン
タである。遅延カウンタ３２がマイクロ秒毎に１回減分
されるものとすれば、キー値の推論の試み毎に２¹²即ち
４ミリ秒を要することになる。正しいキー値を知るＡＣ
Ｐ１０は、最初のセットアップにおいて４ミリ秒の遅れ
を生じるに過ぎない。キー値を推理するランダムな試み
は、５０％の成功率を得るためには２³¹回の試みを必要
とする。これは、キー値を推理するために２³¹×２¹²ミ
リ秒、即ち１０２日を要する。この時間は、大半の泥棒
を諦めさせるに充分である。無論、キーおよび遅延カウ
ンタ３２のサイズを修正することにより、より長いか短
い時間を与えることも可能である。

【００４５】本発明のメモリー・カードが盗まれて「不
法なホスト」に取付けられる場合には、ＡＣＰ１０は、
既知の手法でＰＩＮを推理する泥棒の試み回数を制限す
る。このような手法は、不当な推理の閾値を越えるなら
ば、アクセスをロックするかあるいはデータを破壊する
ことを含み得る。

【００４６】フラッシュ・メモリー１０３ａに対する最
初の確認動作中、キー値は、４回連続するロード・キー
・レジスタ指令に応答してキー値が３２ビットのＫレジ
スタ３１へロードされる（即ち、データ・バス１０５ｂ
が１バイト幅のバスである）。遅延カウンタ３２は、連
続する最初のバス・サイクルにおいて減分遅延カウンタ
指令を送るＡＣＰ１０により（全て「１」の）その最大
カウントに強制されて減分される。遅延カウンタ３２は
「０」に減分されると、ＡＮＤゲート３４の１つの入力
に与えられるゼロ・カウント信号４１を生成する。

【００４７】Ｋレジスタ３１に記憶されたキー値が対応
するＬレジスタ３３に記憶されたロック値と等しくユー
ザが正しい識別をホスト・プロセッサ５へ与えたことを
示すならば、比較ロジック３９が等価比較信号４２をＡ
ＮＤゲート３４の別の入力へ与える。これは、ＡＮＤゲ
ート３４をしてその出力にアクセス修正許容信号３７を
生じさせ、これがＡＣＰ１０の制御下でアクセス制御メ
モリー４３に対する書込みを可能化する。これは更に、
メモリー・アレイ５４の読出しを後で許容する。

【００４８】アクセス制御メモリー４３は、メモリー・
アレイ５４の各ブロック／バンクに対して１ビットの揮
発性記憶域を保持する。これらのビットは、フラッシュ
・メモリーのパワーアップ・シーケンスの一部として
「ゼロ」にクリヤされる。データがメモリー１０３ａか
ら読出されるためには、アドレス指定されたメモリー・
ブロックと対応するビットが論理値「１」でなければな
らない。これらビットは、アクセス修正許容信号３７が
「真」である場合にのみＡＣＰ１０によりセットされて
読出し許容修正許容信号３７を生じる。

【００４９】表１に示されるように、読出し許容メモリ
ー・バンク指令の２番目のバス・サイクルの間、メモリ
ー・アレイ５４の選択されたメモリー・バンクの３つの
上位アドレス・ビットがアドレス・バス１０５ｃに送出
されると共に、16進数の指令識別子の反復がデータ・バ
ス１０５ａを介して指令レジスタ５０へ送られる。その
結果、「１」がアクセス制御メモリー４３におけるアド
レス指定されたビット場所へ書込まれることになる。望
ましい実施態様においては、メモリー・アレイ５４がそ
れぞれ１６Ｋバイトの８つのバンクに構成されるため、
読出し許容メモリー・バンク指令シーケンスが８回繰返
される。ＡＣＰ１０は、類似の方法で読出し不能化メモ
リー・バンク指令のシーケンスを発することにより選択
されたバンクに対するアクセスを制限することもでき
る。

【００５０】本発明のアクセス制御メモリー４３の出力
は、メモリー・アレイ５４のどれかのバンクの記憶域の
内容が読出されつつある各フラッシュ・メモリー読出し
サイクルの間、出力バッファ５２に対して可能化入力と
して与えられる。即ち、１読出しサイクルが生じるが、
適当なバンクのアクセス制御メモリーのゲート信号のな
い時は読出されたデータが出力バッファ５２を通過する
ことが禁止される。特に、望ましい実施態様の場合は、
アクセス制御メモリー４３は、８つの個々にアドレス指
定可能なビット記憶要素と、各記憶要素の入力に接続さ
れた入力アドレス３乃至８ビット・デコーダと、各記憶
要素の出力の接続された１乃至８出力マルチプレクサ回
路とを含む。各アドレスの３つの上位アドレス・ビット
は、復号されてその内容が変更されるべきブロックに対
する記憶要素を選択するため使用される。同様に、同じ
３ビットが、読出されるフラッシュ・メモリーの記憶域
を含むブロックに対する記憶要素の出力を選択するため
使用される。

【００５１】ロック・メモリー３５が完全に消去され
る、即ち全て「１」のＬレジスタ３３の内容により示さ
れる如き全て「１」であるならば、出力バッファ５２は
常に可能状態になる。即ち、ロック・レジスタ３３が
「全て１」を含む時、これは「全て１」検出要素３８か
らＯＲゲート４５に対する信号を生成して出力バッファ
５２を可能状態にする。これは、フラッシュ・メモリー
１０３ａを有効に非機密保護モードに置く。これは、本
発明の全ての機密保護論理回路をバイパスさせる。従っ
て、同じフラッシュ・メモリー・チップを機密保護およ
び非機密保護の両用途に使用することができ、これによ
り生産経済をもたらす結果となる。

【００５２】（フラッシュ・メモリーの基本論理回路）
図３および図４に示されるように、この回路は、メモリ
ー・アレイ５４と、指令レジスタ５０と、入出力論理回
路６０と、アドレス・ラッチ５６と、書込み状態マシン
６１と、消去電圧システム６２と、出力マルチプレクサ
５３と、データ・レジスタ５１と、出力バッファ５２
と、状態レジスタ５８とを図のように含む。フラッシュ
・メモリー１０３ａの基本論理回路は先に述べたよう
に、Ｉｎｔｅｌ社製の２８Ｆ００１ＢＸと呼ばれるフラ
ッシュ・メモリーに含まれる回路形式の形態をとる。こ
のような回路は周知であるため、必要な程度に述べるに
止める。この回路に関するこれ以上の情報については、
文献「メモリー製品（ＭｅｍｏｒｙＰｒｏｄｕｃｔ
ｓ）」（注文番号２１０８３０、Ｉｎｔｅｌ社１９９２
年発行）の３−１０９乃至３−１３４ページを参照され
たい。図３および図４に示されるように、フラッシュ・
メモリーの基本回路は、多数の入力信号（Ａ０〜Ａ１
６）、アドレス、データ信号（Ｄ００〜Ｄ０７）および
制御信号（ＣＥ、ＷＥ、ＯＥ、ＰＷＤおよびＶＰＰ）を
受取る。これら信号については、表２において以降に記
述する。

【００５３】表２記号名前および機能Ａ０〜Ａ１６メモリー・アドレスに対する「アドレス入力」。アドレスは書込みサイクルの間内部的にラッチされる。

【００５４】Ｄ００〜ＤＪ０７「データ入出力」：メ
モリー書込みサイクル間の入力データおよび指令はメモ
リーおよび状態読出しサイクルの間データを出力する。
データ・ピンはハイのアクティブ状態にあり、チップが
選択から外されるか出力が消勢される時、３状態のオフ
へフロートする。データは書込みサイクルの間内部的に
ラッチされる。

【００５５】ＣＥチップ可能化：装置の制御ロジッ
ク、入力バッファ、デコーダおよび検出増幅器を付勢す
る。ＣＥはローのアクティブ状態であり、ＣＥハイが記
憶装置の選択を外して、電力消費を待機レベルに低減す
る。

【００５６】ＰＷＤパワーダウン：装置を深いパワー
ダウン・モードに置く。ＰＷＤがローのアクティブ状態
にあり、ＰＷＤハイが正常な動作をゲートする。ＰＷＤ
＝ＶＨＨは、メモリー・ブロックのプログラミングを可
能にする。ＰＷＤはんた、ローのアクティブ状態にある
時消去または書込み動作をロックして、電力の供給中に
データ保護を行う。

【００５７】ＯＥ出力可能化：読出しサイクルの間
装置の出力をデータ・バッファを通るように装置の出力
をゲートする。ＯＥはローにアクティブ状態にある。

【００５８】ＷＥ書込み可能化：指令レジスタ置くア
レイ・ブロックへの書込みを制御する。ＷＥはローのア
クティブ状態にある。アドレスおよびデータは、ＷＥパ
ルスの立上がりエッジと同時にラッチされる。

【００５９】Ｖｐｐアレイの消去ブロックあるいは各
ブロックのプログラミング・バイトに対する消去／プロ
グラム給電。注：Ｖｐｐ＜Ｖｐｐ１Ｍａｘの時、メモ
リー内容は変更できない。

【００６０】表２に示されるように、チップ可能化（Ｃ
Ｅ）、書込み可能化プロセッサ（ＷＥ）および出力可能
化（ＯＥ）の諸信号は、ホスト・プロセッサ５からバス
１０２置く制御バス１０５ｂを介して指令レジスタ５０
および入出力論理回路６０へ与えられ、制御指定論理ブ
ロックへ分散される。パワーダウン（ＰＷＤ）信号もま
た、フラッシュ・メモリーが表２で指定された諸動作を
行うことを可能にするため指令レジスタ５０へ与えられ
る。この信号は、必要に応じてフラッシュ・メモリーの
機密保護制御セクションの揮発性記憶要素をクリヤする
ため使用することができ、これにより正常な動作が再び
再開されると、ユーザの再確認を強化する。

【００６１】一般に、フラッシュ・メモリーの基本論理
要素は下記のように動作する。情報は、アドレス・バス
１０５ｃからのアドレス・ロジック５６により受取られ
るアドレスにより指定されるメモリー・ブロックの１つ
のアドレス指定された場所におけるデータ・バス１０５
ａ、入力バッファ５１およびデータ・レジスタ５５を介
してメモリー・アレイ５４に記憶される。情報は、メモ
リー・アレイ５４のバンクの指定されたアドレス場所か
ら読出され、出力マルチプレクサ５３、出力バッファ５
２、データ・バス１０５ａおよびバス１０２を介してホ
スト・プロセッサ５へ送られる。状態レジスタ５８は、
書込み状態マシンの状態、エラー中断状態、消去状態、
プログラム状態およびＶｐｐ状態を記憶するために使用
される。

【００６２】書込み状態マシン６１は、ブロックの消去
を制御しかつプログラムのアルゴリズムを制御する。プ
ログラム／消去電圧システム６２は、Ｖｐｐのレベルの
関数として、メモリー・アレイ５４のブロックまたは各
ブロックのプログラミング・バイトの消去のため使用さ
れる（即ち、Ｖｐｐがハイのレベルにある時、プログラ
ミングが生じ得る；Ｖｐｐがローのレベルならば、メモ
リー・アレイ５４は読出し専用メモリーとして機能す
る）。

【００６３】（動作の記述）本発明の機密保護メモリー
・カードの動作については、特に図５、図６および図７
のフロー図に関して以下に述べる。このような動作を詳
細に述べる前に、メモリー・カードの製造、特別調製お
よび動作に含まれる諸ステップについて最初に述べるこ
とにする。

【００６４】最初のステップとして、カードの製造時
に、ＡＣＰ１０はメモリー・カード上の各メモリー・チ
ップに対するロック値をセットする。ＡＣＰ１０は、キ
ー値を図３および図４のロック・メモリーへロードする
ことによりこれを行う。これらの値は、ＡＣＰの保護不
揮発性メモリー１０−２（即ち、図２におけるキー１〜
ｎ）に記憶される。次にロック記憶可能化論理要素３６
がゼロにセットされて、ロック・メモリーの内容のこれ
以上の変更または読出しを禁止する。これら要素が不揮
発性であるため、フラッシュ・メモリー・チップ全体が
クリヤされなければ、変更することができない。

【００６５】第２のステップとして、用途の特別調製時
に、書込みが保護の機能により影響を受けないため、メ
モリー・カードはそのデータまたはソフトウエア・アプ
リケーションでロードすることができる。この時、ＡＣ
Ｐ１０はメモリーのバンク構造および各メモリー・バン
クに与えられるべき保護の程度に関する情報でロードさ
れる。

【００６６】第３のステップとして、ユーザの特別調製
時に、ユーザは確認データおよび要求される特定データ
の周期およびモードに対するパラメータ（例えば、個人
識別番号（ＰＩＮ））を確立する。

【００６７】第４のステップとして、パワーオン時に、
「キー・レジスタ」、「アクセス修正許容」信号および
「アクセス制御メモリー」が初期設定されて、アクセス
制御メモリー４３に対するデータ・アクセスまたは書込
みを禁止する。最初の確認対話が開始される。

【００６８】最初の確認対話時に、ＡＣＰ１０は、その
ホスト・プロセッサ５のサービスを用いてユーザを促し
て確認情報を受取る。確認が不成功であれば、動作は行
われず、成功すれば、各々メモリー・チップのキー・レ
ジスタがＡＣＰのメモリーに記憶された値でロードされ
る。この動作中、遅延カウンタ３２が、成果のないプロ
セス乱打むな試みを行う以降のローディングの期間中チ
ップの動作を禁止するため用いられるキー・レジスタの
ローディングは、「アクセス修正許容」信号を各チップ
において真にさせる。その時、ＡＣＰ１０は、記憶され
た情報の構成に従ってアクセス制御メモリーをロードす
ることによりアクセスを確立する。

【００６９】６番目のステップとして、以降の確認対話
時に、ユーザの構成に従って、ＡＣＰ１０が別のユーザ
の確認（再確認）を促す。失敗の場合、ＡＣＰ１０は全
てのメモリー・チップをそれらのパワーオン状態に強制
し、これによりアクセス制御メモリー４３をクリヤしか
つキー・レジスタ３１の内容をクリヤすることによりメ
モリーのデータに対するアクセスを禁止する。次に、図
１のシステムの動作について図５、図６および図７に関
して記述する。

【００７０】（遅延の最初の動作）図５および図６は、
種々の動作モードをブロック図形態で示している。ブロ
ック４０２および４０１は、２つの始動条件を示す。ブ
ロック４０２において、ユーザはメモリー・カード３を
前にパワーアップされたホスト・プロセッサ５に挿入す
る。ブロック４０１において、ユーザはホスト・プロセ
ッサ５を既に組込んだメモリー・カード３でパワーアッ
プする。

【００７１】上記の始動動作のいずれかにおいて、ブロ
ック４０２の間、ＡＣＰ１０およびそのインターフェー
スが従来周知の方法で初期設定され、ブロック４０３が
「ｎ」個のＫレジスタ３１と「ｎ」個のアクセス制御メ
モリー４３をフラッシュ・メモリー１０３ａ乃至１０３
ｎの全てを内部初期設定シーケンスの一部としてクリヤ
する。これは、各メモリーにおける出力バッファ５２が
不能化されるため、メモリー１０３ａ乃至１０３ｎから
データが読出されることを阻止する。ロック値が、パワ
ーオンの結果として各ＬＭ３５から「ｎ個の」Ｌレジス
タ３３にロードされる。

【００７２】次にブロック４０４において、ＡＣＰ１０
は、ユーザからＰＩＮまたは他の識別情報を要求するこ
とにより応答するホスト・プロセッサ５へ割込み信号を
送る。ブロック４０５において、ＡＣＰ１０は、メモリ
ー記憶域１０−２ａに記憶されたプログラムにより、前
記ＰＩＮまたは他の識別情報がメモリー記憶域１０−２
ａに記憶された情報と一致することを調べる。もし一致
しなければ、判断ブロック４０６がエラーをカウントし
て、ＡＣＰ１０がブロック４０４へ分岐しテストを反復
する。テストが予め設定された回数失敗するならば、判
断ブロック４０６はブロック４０７へ分岐してＡＣＰ１
０をしてメモリー１０３ａ乃至１０３ｎの内容をロック
アップあるいは破壊させる。

【００７３】（成功した最初のユーザ確認）判断ブロッ
ク４０６において成功した確認を示す一致があるなら
ば、ブロック４０８において、ＡＣＰ１０がロード・キ
ー・レジスタ指令を介して、各Ｋレジスタ３１を記憶場
所１０−２ｂから適当なキー値でロードする。また、ブ
ロック４０９は遅延カウンタ３２の内容を反復的に減分
して、減分遅れカウンタ指令を２進数ゼロのカウントに
なるよう連続的に発行し、これが図３および図４におけ
るゼロ・カウント信号４１の生成を生じる。

【００７４】ブロック４１０において、アクセス制御メ
モリー４３の各記憶域が読出し許容メモリー・バンク指
令により情報がロードされて、対応するフラッシュ・メ
モリー１０３ａ乃至１０３ｎの選択されたバンクへのア
クセスを許容する。

【００７５】（間欠的な再確認）ブロック４１１におい
て、ＡＣＰ１０は、ユーザの再確認を要求する前に、イ
ンターバル・カウンタ１０−８により信号される記憶域
１０−２に記憶された情報により確立される予め設定さ
れた時間間隔の終りを待機する。次いで、ブロック４１
２において、ＡＣＰ１０は、ホスト・プロセッサ５に割
込みをかけてユーザがＰＩＮまたは他の要求される識別
を再入力することを要求する。

【００７６】判断ブロック４１３は、ホスト・プロセッ
サ５から受取ったＰＩＮまたは他の情報を記憶域１０−
２ａに記憶された情報に対して検査し、インターバル・
カウンタ１０−８出力が記録される。ユーザは、確認情
報をホスト・プロセッサ５に入力する典型的に３０秒の
予め設定された時間間隔を有する。クロックが作動し続
ける間、判断ブロック４１３のテストが失敗すると、ブ
ロック４１４がこのテストをエラーとして記録する。こ
の時、これは、最大数のエラーが受取られたかどうかを
調べ、ブロック４１２および４１３を反復するため分岐
する。エラー数が最大数と等しければ、ブロック４１５
において、ＡＣＰ１０は連続的なロード・キー・レジス
タ指令によりフラッシュ・メモリーのＫレジスタ３１を
クリヤし、連続的な読出し不能化メモリー指令によりア
クセス制御メモリー４３をクリヤする。次にブロック４
１５は、ブロック４０４へ分岐して新しい「最初の確
認」動作が生じることを許容する。

【００７７】判断ブロック４１３におけるテストが成功
するならば、Ｋレジスタ３１は変化しないままであり
（即ち、ＡＣＰにより前にロードされたキー値を保持す
る）、ユーザがシステム１を動作させ続けることを可能
にする。判断ブロック４１３がＰＩＮまたは他の情報を
受取ることなく３０秒が経過した場合、ＡＣＰ１０は前
のようにＫレジスタ３１とアクセス制御メモリー４３と
をクリヤする。

【００７８】図７は、図５および図６のブロック４０４
および４１２に応答して、ホスト・プロセッサ５がどの
ようにＡＣＰ１０からの割込み要求に応答するかを示す
フロー図である。図示の如く、判断ブロック５０１は、
ユーザがＰＩＮまたは他の情報を再入力することを要求
するＡＣＰ１０からの割込みを待機する。判断ブロック
５０１は、ブロック４０４または４１２から割込みを受
取る時ブロック５０２へ分岐する。ブロック５０２は、
ホストのディスプレイ５−２におけるＰＩＮまたは他の
情報に対する要求を表示する。ブロック５０３は、キー
ボードからの情報を受入れ、ブロック５０４はＡＣＰ１
０に割込みをかける。ブロック５はＡＣＰ１０に対して
ＰＩＮを送出する。

【００７９】当業者には、本発明の教示から逸脱するこ
となく本発明の望ましい実施態様に多くの変更が可能で
あることが判るであろう。例えば、本発明は、異なる形
式の不揮発性メモリーおよび異なるインターフェースな
どと共に用いることができる。

【００８０】法規に従って本発明の最善の形態を記し示
したが、頭書の特許請求の範囲に記載したように本発明
の趣旨から逸脱することなく変更が可能であり、ある場
合には、本発明のある特徴を他の特徴に関わることなく
有利に用いることができる。

【図面の簡単な説明】

【図１】本発明により構成されたメモリー・カードを組
込んだシステムを示す全体ブロック図である。

【図２】不揮発性メモリーのレイアウトを含む図１のア
クセス制御プロセッサ（ＡＣＰ）を更に詳細に示すブロ
ック図である。

【図３】本発明により修正された図１の標準的なフラッ
シュ・メモリーを示す更に詳細なブロック図である。

【図４】本発明により修正された図１の標準的なフラッ
シュ・メモリーを示す更に詳細なブロック図である。

【図５】種々の確認手順を実施する際の本発明のメモリ
ー・カードの動作を説明するため用いられるフロー図で
ある。

【図６】種々の確認手順を実施する際の本発明のメモリ
ー・カードの動作を説明するため用いられるフロー図で
ある。

【図７】種々の確認手順を実施する際の本発明のメモリ
ー・カードの動作を説明するため用いられるフロー図で
ある。

【符号の説明】

１携帯可能な機密保護コンピュータ・システム３メモリー・カード５ホスト・プロセッサ５−２液晶ディスプレイ（ＬＣＤ）５−４キーボード５−６マイクロプロセッサ５−８メモリー５−１０直列インターフェース１０アクセス制御プロセッサ（ＡＣＰ）１０−２保護不揮発性メモリー１０−４ランダム・アクセス・メモリー（ＲＡＭ）１０−６マイクロプロセッサ１０−８インターバル・カウンタ１０−１０インターフェース・ブロック１０−１２インターフェース論理装置３１キー（Ｋ）・レジスタ３２１２ビット遅延カウンタ３３３２ビット揮発性ロック・レジスタ３４アクセス修正許容ＡＮＤゲート３５不揮発性ロック（Ｌ）・メモリー３６１ビット不揮発性ロック記憶可能化要素３７アクセス修正許容信号３８全て１検出信号回路３９コンパレータ論理回路４１ゼロ・カウント信号４２等価比較信号４３揮発性アクセス制御メモリー４５出力ＯＲゲート５０指令レジスタ５１データ・レジスタ５２出力バッファ５３出力マルチプレクサ５４メモリー・アレイ５６アドレス・ラッチ５８状態レジスタ６０入出力論理回路６１書込み状態マシン６２プログラム／消去電圧システム１０２バス１０３ａ〜ｎ１２８Ｋ×８ビットＣＭＯＳフラッシュ
・メモリー・チップ１０４標準的インターフェース論理装置１０５メモリー・カード・バス

───────────────────────────────────────────────────── フロントページの続き (72)発明者ピーター・ジェイ・ウィルソンアメリカ合衆国テキサス州78641，リーンダー，フォレスト・トレイル 102

Claims

【特許請求の範囲】

【請求項１】ホストの携帯コンピュータと共に使用さ
れる機密保護メモリー・カードにおいて、前記ホスト・コンピュータに対しおよびこれからアドレ
ス、データおよび制御情報を送受するように接続された
マイクロプロセッサを設け、該マイクロプロセッサは、複数のキー値を含む情報と構成情報とを記憶するアドレ
ス指定可能不揮発性メモリーを含み、前記マイクロプロセッサに接続されて、アドレスとデー
タと前記カードにより行われるべきメモリー動作を定義
する制御情報とを伝送する内部バスと、前記マイクロプロセッサと共通に前記内部バスに接続さ
れて、前記アドレスとデータと制御情報とを受取る少な
くとも１つの不揮発性のアドレス指定可能メモリーとを
設け、前記メモリーは、不揮発性記憶セクションと機密
保護制御セクションとを含み、該記憶セクションは複数
のブロックに構成されたメモリー・アレイを含み、各ブ
ロックは複数のアドレス指定可能な場所と前記記憶動作
を行う制御論理手段とを有し、前記機密保護制御セクシ
ョンは前記内部バスと前記制御論理手段と前記メモリー
・アレイとに接続され、前記機密保護制御セクション
は、前記ブロックと関連する少なくとも一つの前記キー値と
構成情報を記憶する複数の不揮発性および揮発性記憶装
置と、前記制御論理手段と前記記憶装置とに接続されたアクセ
ス制御論理手段とを含み、該アクセス制御論理手段は、
前記マイクロプロセッサが予め定めた確認手順が前記ホ
スト・コンピュータにより行われて前記アクセス制御論
理手段が前記構成情報に従って前記メモリー・アレイか
らの前記情報の読出しを許容することを可能にしたと判
定した後のみ、前記構成情報により指定される如き前記
メモリー・アレイの前記ブロックのアドレス指定された
ものに記憶された情報の読出しを可能にすることを特徴
とするメモリー・カード。
【請求項２】前記マイクロプロセッサおよび前記不揮
発性メモリーが個々の半導体チップ上に含まれることを
特徴とする請求項１記載のメモリー・カード。
【請求項３】前記カードが更に、該カードを前記ホス
ト・コンピュータに接続するインターフェース回路手段
を含み、該インターフェース回路手段および前記マイク
ロプロセッサが同じ半導体チップ上に含まれることを特
徴とする請求項１記載のメモリー・カード。
【請求項４】前記不揮発性メモリー・カードおよび前
記不揮発性記憶装置がフラッシュ・メモリーであること
を特徴とする請求項１記載のメモリー・カード。
【請求項５】前記不揮発性記憶装置の一方が、前記１
つのキー値と対応するロック値を記憶するロック・メモ
リーであり、前記不揮発性装置の第２のものが前記ロッ
ク・メモリーに接続するロック記憶可能化要素であり、
前記ロック・メモリーが最初に前記ロック値でロードさ
れ、前記ロック記憶可能化要素が、前記マイクロプロセ
ッサの制御下で前記ロック値の修正を禁止する状態へ切
換えられることを特徴とする請求項１記載のメモリー・
カード。
【請求項６】前記ロック値の記憶および前記ロック記
憶可能化要素の切換えが、前記メモリー・カードの初期
の製造中に起生することを特徴とする請求項２記載のメ
モリー・カード。
【請求項７】前記揮発性記憶装置の一方が、数におい
て前記構成情報を記憶するための前記メモリー・アレイ
のブロック数と対応する複数の記憶域を持つアドレス指
定可能なアクセス制御メモリーであり、該アクセス制御
メモリーが前記内部バスと前記アクセス制御論理手段と
に接続され、前記予め定めた確認手順が、前記アクセス
制御論理手段による前記アクセス制御メモリーの可能化
を生じる前記ホスト・コンピュータにより最初に成功裏
に行われたことを判定した後にのみ、前記アクセス制御
メモリーが前記マイクロプロセッサの制御下でロードさ
れることを特徴とする請求項５記載のメモリー・カー
ド。
【請求項８】前記ロック・メモリーにロードされた前
記ロック値が全て１であり、前記機密保護制御セクショ
ンが更に、前記ロック・メモリーに接続された全て１の
検出回路を含み、該検出回路が前記全て１のロック値に
応答して、前記機密保護制御セクションを有効にバイパ
スする信号を生成して、前記不揮発性メモリーがあたか
も前記機密保護制御セクションが含まれなかったかのよ
うに動作することを可能にすることを特徴とする請求項
７記載のメモリー・カード。
【請求項９】前記予め定めた確認手順の実施が、前記
メモリー・カードが前記ホスト・コンピュータと通信す
るように最初に接続される時に初めて起生することを特
徴とする請求項７記載のメモリー・カード。
【請求項１０】前記アクセス制御メモリーが、前記ロ
ック・メモリーから前記ロック値を受取るように接続さ
れたロック・レジスタと、コンパレータ回路と、前記マ
イクロプロセッサにより前記キー・レジスタに送られる
キー値を記憶するキー・レジスタと、予め定めた時間間
隔を定義するカウントを記憶する遅延カウンタと、前記
アクセス制御メモリーと前記コンパレータと前記遅延カ
ウンタとに接続されたゲート手段とを含み、前記コンパ
レータ回路が、前記ロックおよびキー・レジスタと前記
ゲート手段とに接続され、該ゲート手段が前記遅延カウ
ンタに接続されて、前記遅延カウンタが前記予め定めた
時間間隔の終りを信号した時前記ロック・レジスタにロ
ードされる前記ロック・コード値間の同じ比較を信号す
る前記コンパレータ回路に応答してアクセス修正許容信
号を生じ、前記アクセス修正許容信号が前記構成情報を
ロードするように前記アクセス制御メモリーを条件付け
る信号を許容することを特徴とする請求項９記載のメモ
リー・カード。
【請求項１１】前記制御論理手段が、各メモリー・チ
ップの前記機密保護制御セクションの動作を制御する際
に前記マイクロプロセッサにより使用される予め定めた
指令セットに応答して指令信号を生じる回路を含むこと
を特徴とする請求項１０記載のメモリー・カード。
【請求項１２】前記制御論理手段が、前記マイクロプ
ロセッサにより生じる前記予め定めた指令セットの最初
のものに応答して、前記ロック・コード値を前記ロック
・メモリーにロードする第１の信号を生じ、該予め定め
た指令の前記最初のものが前記カードの初期の製造中に
生成されることを特徴とする請求項１１記載のメモリー
・カード。
【請求項１３】前記制御論理手段が、前記マイクロプ
ロセッサにより生成された前記予め定めた指令セットの
第２のものに応答して、前記ロック記憶可能化要素を、
前記ロック・メモリーに記憶された前記ロック値に対す
る前記読出しまたは修正を禁止する予め定めた状態へ切
換えるための第２の信号を生じることを特徴とする請求
項１２記載のメモリー・カード。
【請求項１４】前記制御論理手段が、前記マイクロプ
ロセッサにより生じた前記予め定めた指令セットの第３
のものに応答して、前記キー値の予め定めたもので前記
予め定めたキー・レジスタをロードする第３の信号を生
じ、前記予め定めた指令セットの前記第３のものが、前
記予め定めた確認手順が成功裏に行われたことを前記マ
イクロプロセッサが判定した後にのみ、前記マイクロプ
ロセッサにより生じることを特徴とする請求項１２記載
のメモリー・カード。
【請求項１５】前記制御論理手段により生じる前記第
３の信号が、前記遅延カウンタを前記予め定めた時間間
隔の開始を確立する予め定めたカウントに同時に強制
し、前記制御論理手段が、前記マイクロプロセッサによ
り生じる前記予め定めた指令セットの第４のものの各々
に応答して前記予め定めたカウントを１だけ減分し、前
記遅延カウンタが、前記予め定めた指令セットの予め定
めた数の前記第４のものの実行に続く前記時間間隔の前
記終りを信号することを特徴とする請求項１４記載のメ
モリー・カード。
【請求項１６】前記予め定めた制御論理手段が、前記
マイクロプロセッサによる前記予め定めた指令セットの
第５および第６の複数に応答して、情報の読出しが許容
される前記ブロックのどれかを判定するため前記構成情
報に従って前記アクセス制御メモリーにおける場所をセ
ットしリセットするための第５および第６の信号を生じ
ることを特徴とする請求項１１記載のメモリー・カー
ド。
【請求項１７】前記ホスト・コンピュータとの通信を
確立するためホストの携帯コンピュータに組込み可能な
機密保護メモリー・カードにおいて、単一の半導体チップ上に含まれるマイクロプロセッサを
設け、該マイクロプロセッサは、前記ホスト・コンピュ
ータに対しかつこれからアドレスとデータと制御情報と
を送受するよう接続され、該マイクロプロセッサは、記憶域に対するユーザのアクセス可能性を定義する複数
のキー値を含む情報と、前記記憶域に対するメモリー読
出しアクセス可能性を定義するメモリー構成情報とを記
憶するためのアドレス指定可能な不揮発性メモリーを含
み、アドレスとデータと前記カードにより行われるべき記憶
動作を定義する制御情報とを伝送する内部バスと、前記アドレスとデータと制御情報とを受取るため前記マ
イクロプロセッサと共通に前記内部バスに接続された少
なくとも１つの不揮発性のアドレス指定可能なメモリー
・チップとを設け、該メモリー・チップは１つの記憶セ
クションと１つの機密保護セクションとを含み、該記憶
セクションはデータ出力を有する不揮発性のメモリー・
アレイを含んで各々が複数のアドレス指定可能な場所を
有する複数のブロックに構成され、前記記憶動作を行う
ための制御論理手段を含み、前記機密保護セクション
は、前記内部バスと前記制御論理手段と前記データ出力
とに接続され、該機密保護セクションは、前記内部バスに接続されて前記キー値数の１つと合致す
る予め定めたロック値を最初に受取りかつこれを恒久的
に記憶する不揮発性ロック・メモリーと、前記制御論理手段および前記ロック・メモリーと接続さ
れて、前記予め定めたロック・コード値が前記マイクロ
プロセッサにより前記内部バスに与えられた前記キー値
の選択された１つに識別可能に合致する時を検出すると
同時に、可能化信号を生じるアクセス制御論理手段と、前記読出し可能性を定義する前記記憶構成情報を記憶す
るための数において前記メモリー・アレイの前記ブロッ
ク数と対応する複数の場所を有するアドレス指定可能な
揮発性アクセス制御メモリーとを含み、前記アクセス制
御メモリーが、前記制御論理手段と前記メモリー・アレ
イのデータ出力と前記内部バスと前記アクセス制御論理
手段とに接続され、該アクセス制御論理手段は、予め定
めた確認手順が前記ホスト・コンピュータにより成功裏
に行われ、かつ前記記憶のキー・コードの前記予め定め
た１つを転送して、前記アクセス制御メモリーの構成情
報により指定される如き前記データ出力に加えるための
前記可能化信号を、前記アクセス制御論理手段をして前
記データ出力に加えられる前記可能化信号を生じさせた
ことを前記マイクロプロセッサが判定した後にのみ、前
記記憶構成情報により指定される如き前記メモリー・ア
レイの読出しを可能にすることを特徴とするメモリー・
カード。
【請求項１８】各々が複数のモードにおける動作能力
を有するアドレス指定可能な場所のブロックに構成され
たメモリー・アレイを含む複数の不揮発性メモリー・チ
ップを含む機密保護メモリー・カードにおいて、ロック値を記憶するロック・メモリーと、第１および第２の指令と予め定めたキー値とを生成する
制御手段と、前記制御手段に接続されて、前記第１の指令に応答して
前記予め定めたキー値を記憶するキー・レジスタと、前記ロック・メモリーおよび前記キー・レジスタに接続
され、前記ロック値および前記予め定めたキー値が等し
い時は常に比較信号を生成するコンパレータと、前記生成手段に接続され、かつ前記第１の指令に応答し
て前記カウンタを最大カウント値に設定し、かつ一連の
連続する第２の指令に応答して前記遅延カウンタがゼロ
に減分された時ゼロ・カウント信号を生じる遅延カウン
タと、前記コンパレータおよび前記遅延カウンタに接続され、
前記比較信号および前記ゼロ・カウント信号に応答して
アクセス修正許容信号を生じる論理回路手段とを設け、前記制御手段が、第３の指令と、前記第１のブロックお
よび以降のブロックをそれぞれ識別する第１のアドレス
信号と以降のアドレス信号とを生じ、前記論理手段と前記制御手段とに接続されたアクセス制
御メモリー手段を設け、該アクセス制御メモリーは、前
記アクセス記憶可能化信号と前記アドレス信号と前記第
３の指令とに応答して、前記ブロックおよび前記以降の
ブロックの内の一つが読出しのため可能状態にされる時
を指定する表示を記憶することを特徴とするメモリー・
カード。
【請求項１９】前記メモリー・カードが不当なホスト
・コンピュータに配置される時、前記予め定めた値およ
び最大値が、前記不揮発性メモリーに記憶された前記情
報に対する容易なアクセスを阻止するように充分に大き
く選定されることを特徴とする請求項１８記載のシステ
ム。
【請求項２０】前記制御手段が、第１のユーザの確認
動作を成功裏に行ったと同時に、前記第１、第２および
第３の指令を生じる前記メモリーに接続するマイクロプ
ロセッサを含むことを特徴とする請求項１８記載のカー
ド。
【請求項２１】前記第１の指令がロード・キー指令で
あり、前記第２の指令が減分指令であり、前記第３の指
令が読出し許容ブロック指令であることを特徴とする請
求項２０記載のカード。
【請求項２２】前記メモリーが更に、前記カードを正
常な記憶動作を行うように条件付ける予め定めた指令セ
ットを復号する指令制御手段を含み、前記指令制御手段
が、前記第１、第２および第３の指令を含む別の指令セ
ットを復号して前記メモリーに記憶された情報に対する
機密保護を行う手段を含むことを特徴とする請求項１８
記載のカード。
【請求項２３】各々がアドレス指定可能な場所に構成
されたメモリー・アレイを含む複数の不揮発性メモリー
・チップと、記憶動作を行う指令信号を生じる制御論理
回路を含むホスト・コンピュータに組込み可能な機密保
護メモリー・カードを構成する方法において、（ａ）組込まれた時前記ホスト・コンピュータと通信す
るように接続される前記カードにマイクロプロセッサを
組込み、該マイクロプロセッサは、記憶域に対するユー
ザのアクセス可能性を定義する複数のキー値を含む情報
と、前記記憶域に対するアクセス可能性を定義するメモ
リー構成情報とを記憶するためのアドレス指定可能な不
揮発性メモリーを含み、（ｂ）機密保護論理回路を各不揮発性メモリー・チップ
に組込み、該機密保護論理回路が、予め定めたロック値
を記憶する不揮発性ロック・メモリーと、該ロック・メ
モリーと接続されたアクセス制御論理手段と、前記構成
情報に従ってアクセス可能性のビット情報を記憶する前
記ブロック数と対応する複数の場所を有するアドレス指
定可能な揮発性アクセス制御メモリーとを含み、（ｃ）前記マイクロプロセッサを各メモリー・チップに
組込み、アドレスとデータと制御情報とを前記各メモリ
ー・チップへ転送し、（ｄ）複数の指令に応答して前記機密保護論理回路を動
作させるよう前記制御論理回路を修正し、（ｅ）前記ホスト・コンピュータと共に前記マイクロプ
ロセッサによる初期の予め確立されたユーザ確認動作を
実施し、（ｆ）ステップ（ｅ）における前記確認動作が成功裏に
行われた時にのみ、前記各チップに対して前記複数の指
令の特定のものを転送する前記マイクロプロセッサによ
り前記機密保護論理回路を可能状態にして、前記ブロッ
クの異なるものに記憶された前記情報を前記アクセス制
御メモリーに記憶された前記アクセス可能性ビット情報
に従って読出すことを許容するステップを含むことを特
徴とする方法。
【請求項２４】前記マイクロプロセッサの不揮発性メ
モリーが複数のセクションを有し、ステップ（ａ）が更
に、前記キー値に対する乱数を生成して該キー値を前記
セクション数の最初のものにロードするステップを含む
ことを特徴とする請求項２３記載の方法。
【請求項２５】前記マイクロプロセッサが更に、前記
マイクロプロセッサの不揮発性メモリーに接続されたイ
ンターバル・カウンタを含み、ステップ（ａ）が更に、
ユーザが選択した時間間隔を生成して該ユーザ選択時間
間隔値と対応する値を前記インターバル・カウンタへロ
ードするステップを含み、更に（ｇ）前記ユーザ選択時間間隔でステップ（ｅ）の前記
ユーザ確認動作を周期的に開始し、（ｈ）ステップ（ｂ）の前記確認動作が成功裏に行われ
る限り、前記ブロックに記憶された前記情報が前記アク
セス可能性ビット情報に従って読出されることを許容し
続けるステップを含むことを特徴とする請求項２４記載
の方法。
【請求項２６】各々がアドレス指定可能な場所のブロ
ックに構成されたメモリー・アレイを含む多数の情報を
記憶するための複数の不揮発性メモリー・チップと、記
憶動作を行うための指令信号を生成する制御論理回路と
を含む機密保護メモリー・カードを構成する方法におい
て、（ａ）記憶域に対するユーザのアクセス可能性を定義す
る多数のキー値を含む情報と、前記記憶域に対するアク
セス可能性を定義するメモリー構成情報とを記憶するた
めのアドレス指定可能な不揮発性メモリーを含むマイク
ロプロセッサを前記カードに組込み、（ｂ）予め定めたロック値を記憶する不揮発性ロック・
メモリーと、該ロック・メモリーに接続されたアクセス
制御論理手段と、前記構成情報に従ってユーザのアクセ
ス可能性ビット情報を記憶する前記多数のブロックと数
において対応する複数の場所を有するアドレス指定可能
な揮発性アクセス制御メモリーとを含む機密保護論理回
路を各不揮発性メモリー・チップに組込み、（ｃ）アドレスとデータと制御情報とを前記各メモリー
・チップへ転送するため前記マイクロプロセッサを各メ
モリー・チップに相互に接続し、（ｄ）前記制御論理回路により通常与えられる１組の指
令に対する拡張として前記機密保護論理回路を動作させ
る複数の指令を組込むように前記制御論理回路を修正す
ることにより、前記機密保護論理回路が、前記多数のチ
ップが前記メモリー・カードから取外される場合でも、
前記チップに含まれる前記情報が不当な方法で読出され
ることを防護するステップを含むことを特徴とする方
法。