JPH06208602A - 可検査性設計規則の検証方法 - Google Patents
可検査性設計規則の検証方法Info
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- JPH06208602A JPH06208602A JP5256929A JP25692993A JPH06208602A JP H06208602 A JPH06208602 A JP H06208602A JP 5256929 A JP5256929 A JP 5256929A JP 25692993 A JP25692993 A JP 25692993A JP H06208602 A JPH06208602 A JP H06208602A
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Abstract
(57)【要約】
【目的】 当該のテスタビリティデザイン（ＤＦＴ）へ
のデジタル回路設計の整合性を検証するためにＶＨＤＬ
シミュレータの適用を行なうことが本発明の目的であ
る。 【構成】 ＶＨＤＬの強力なロジックモデリング機能を
用いて特別なＤＦＴロジックを定義し、当該ＤＦＴロジ
ックに基づく或種のシンボリックシミュレーションを実
施するものである。
のデジタル回路設計の整合性を検証するためにＶＨＤＬ
シミュレータの適用を行なうことが本発明の目的であ
る。 【構成】 ＶＨＤＬの強力なロジックモデリング機能を
用いて特別なＤＦＴロジックを定義し、当該ＤＦＴロジ
ックに基づく或種のシンボリックシミュレーションを実
施するものである。
Description
【０００１】
【産業上の利用分野】本発明は所定セットの可検査性設
計規則へのディジタル回路設計の整合性を検証する方法
に関する。
計規則へのディジタル回路設計の整合性を検証する方法
に関する。
【０００２】
【従来の技術】標準的なハードウエア記述言語ＶＨＤＬ
はこれまで大抵はシュミレーション及び合成のため用い
られて来ている。このコンテキスト（文脈）においてユ
ーザは自分の任意の論理型（ロジック型式、タイプ）を
定義することは稀である、それというのは、合成ツール
はそれらをサポートしないからであるか、又はシユミレ
ーションが次のようなレベルでなされるからである、即
ちすべてのデータが単一（シンプル）ビット又はビット
ベクトル型を有するレベルでシミュレーションがなされ
るからである。本願においてはそれに基づき幾つかの可
検査性（テスタビリティないしテスト容易性）に関連す
る設計規則をＶＨＤＬシミュレータにより検証し得る特
別な論理型を定義付けるためにどのようにＶＨＤの論理
的定義を利用し得るかが示してある。
はこれまで大抵はシュミレーション及び合成のため用い
られて来ている。このコンテキスト（文脈）においてユ
ーザは自分の任意の論理型（ロジック型式、タイプ）を
定義することは稀である、それというのは、合成ツール
はそれらをサポートしないからであるか、又はシユミレ
ーションが次のようなレベルでなされるからである、即
ちすべてのデータが単一（シンプル）ビット又はビット
ベクトル型を有するレベルでシミュレーションがなされ
るからである。本願においてはそれに基づき幾つかの可
検査性（テスタビリティないしテスト容易性）に関連す
る設計規則をＶＨＤＬシミュレータにより検証し得る特
別な論理型を定義付けるためにどのようにＶＨＤの論理
的定義を利用し得るかが示してある。
【０００３】設計規則（デザインルール）検証への幾つ
かのアプローチが発表されている［ＧｏＦＢ７７、Ｂｈ
ａｖ８３、ＫｎＴｒ８９、ＫＨＯＭ９０、Ｖａｒｍ９
０、Ｂｉｄ−ｊ９１、Ｐｅｌｚ９２］。良好な分類が
［Ｐｅｌｚ９２］にて見出され得る。手法の点で異なる
が、そられのアプローチすべては［ＧｏＦＢ７７］を除
いて、当該検証を実行するために特殊目的ツールを必要
とする。本発明の狙いとすることろは、特別な目的ツー
ルの必要性を回避すべく規則検証のための標準的シミュ
レーション資源を利用し得るようにすることにある。標
準ロジックシミュレータにより単純な簡単な設計規則を
検証する技術思想は［ＧｏＦＢ７７］にて提示されてい
る。但しこのプロセーデコア（手続き）は著しく制限さ
れている、それというのはシミュレータにより設定され
た標準ロジックを用いなければならなかったからであ
る。ＶＨＤＬの融通性に基づき本願の新規な方法は著し
く一層複雑な検証を可能にするものである。
かのアプローチが発表されている［ＧｏＦＢ７７、Ｂｈ
ａｖ８３、ＫｎＴｒ８９、ＫＨＯＭ９０、Ｖａｒｍ９
０、Ｂｉｄ−ｊ９１、Ｐｅｌｚ９２］。良好な分類が
［Ｐｅｌｚ９２］にて見出され得る。手法の点で異なる
が、そられのアプローチすべては［ＧｏＦＢ７７］を除
いて、当該検証を実行するために特殊目的ツールを必要
とする。本発明の狙いとすることろは、特別な目的ツー
ルの必要性を回避すべく規則検証のための標準的シミュ
レーション資源を利用し得るようにすることにある。標
準ロジックシミュレータにより単純な簡単な設計規則を
検証する技術思想は［ＧｏＦＢ７７］にて提示されてい
る。但しこのプロセーデコア（手続き）は著しく制限さ
れている、それというのはシミュレータにより設定され
た標準ロジックを用いなければならなかったからであ
る。ＶＨＤＬの融通性に基づき本願の新規な方法は著し
く一層複雑な検証を可能にするものである。
【０００４】
【発明の目的】本発明の目的ないし課題とするところ
は、公知方法より一層大きな融通性を有し、ユーザ定義
（非標準的）ロジックの可能性を利用し、同時に、ＶＨ
ＤＬ回路記述言語のような標準シミュレーションツール
を用いて適用され得るようにした所定のテスタビリティ
値セット（所定の可検査性値セットないしテスト容易性
値セット）へのデジタル回路設計の整合性を検証する方
法を提供することにある。
は、公知方法より一層大きな融通性を有し、ユーザ定義
（非標準的）ロジックの可能性を利用し、同時に、ＶＨ
ＤＬ回路記述言語のような標準シミュレーションツール
を用いて適用され得るようにした所定のテスタビリティ
値セット（所定の可検査性値セットないしテスト容易性
値セット）へのデジタル回路設計の整合性を検証する方
法を提供することにある。
【０００５】
【発明の構成】上記目的ないし課題は請求項１の方法ス
テップを有する方法により解決される。
テップを有する方法により解決される。
【０００６】次に図を用いて実施例に比し本発明を詳細
に説明する。
に説明する。
【０００７】
【実施例】先ず、本明細書において、本発明の手法（ア
プローチ）の基本原理について説明する。次いで、２つ
の異なる適用例を開示しつつ本発明をより詳細に説明す
る。上記の２つの適用例の手法によっては所定の可検査
性設計規則が回路にて遵守されるか否かが検証される。
第１の規則セットは同期的設計（デザイン）に向けら
れ、これに対して、第２の規則セットはモジュラーテス
トをサポートするように設計されている。最終部分にて
幾つかの拡張手法について述べる。
プローチ）の基本原理について説明する。次いで、２つ
の異なる適用例を開示しつつ本発明をより詳細に説明す
る。上記の２つの適用例の手法によっては所定の可検査
性設計規則が回路にて遵守されるか否かが検証される。
第１の規則セットは同期的設計（デザイン）に向けら
れ、これに対して、第２の規則セットはモジュラーテス
トをサポートするように設計されている。最終部分にて
幾つかの拡張手法について述べる。
【０００８】基本的な原理 当該方法のすべての構造的及びデータフローステートメ
ント（文）を含むＶＨＤＬのサブセット（部分集合）内
に与えられている回路記述を仮定する。プロセスステー
トメントは純然たる組合せロジックを表わす際のみ許容
される。然し順次（シーケンシャル）のプロセスは容易
にブール代数方程式セット（ＶＨＤＬデータフロー）及
び、標準合成ツールを用いた基本フリップフロップに変
換され得る。本発明のアプローチ（手法）の基本的原理
は次の通りである。
ント（文）を含むＶＨＤＬのサブセット（部分集合）内
に与えられている回路記述を仮定する。プロセスステー
トメントは純然たる組合せロジックを表わす際のみ許容
される。然し順次（シーケンシャル）のプロセスは容易
にブール代数方程式セット（ＶＨＤＬデータフロー）及
び、標準合成ツールを用いた基本フリップフロップに変
換され得る。本発明のアプローチ（手法）の基本的原理
は次の通りである。
【０００９】１．元の（オリジナル、原）ロジック（例
えばｂｉｔ及びｂｉｔ ｖｅｃｔｏｒ）を回路記述にお
ける特別ＤＦＴ（テスタビリティ設計Ｄｅｓｉｇｎ ｆ
ｏｒＴｅｓｔａｂｉｌｉｔｙ）（以下たんにＤＦＴと称
する）ロジックと置き換える ２．当該ロジックに基く所定の刺激を回路記述に適用す
る ３．それらの刺激を当該設計（デザイン）を介してシミ
ュレートする（安定状態の達せられるまで、即ちＶＨＤ
Ｌシミュレータがもはや処理すべき事象（イベント）を
有しなくなるまで） ４．当該モデルを特別な“検証モード”に切換え、該
“検証モード”において当該設計(デザイン)の各コンポ
ーネントによりそれの“ＤＦＴ状態”が検証され、非妥
当性（不法）状態が見出された場合誤り通報（メッセー
ジ）が発せられる。
えばｂｉｔ及びｂｉｔ ｖｅｃｔｏｒ）を回路記述にお
ける特別ＤＦＴ（テスタビリティ設計Ｄｅｓｉｇｎ ｆ
ｏｒＴｅｓｔａｂｉｌｉｔｙ）（以下たんにＤＦＴと称
する）ロジックと置き換える ２．当該ロジックに基く所定の刺激を回路記述に適用す
る ３．それらの刺激を当該設計（デザイン）を介してシミ
ュレートする（安定状態の達せられるまで、即ちＶＨＤ
Ｌシミュレータがもはや処理すべき事象（イベント）を
有しなくなるまで） ４．当該モデルを特別な“検証モード”に切換え、該
“検証モード”において当該設計(デザイン)の各コンポ
ーネントによりそれの“ＤＦＴ状態”が検証され、非妥
当性（不法）状態が見出された場合誤り通報（メッセー
ジ）が発せられる。
【００１０】次の２つの項目にて２つの異なる適用事例
のコンテキストにおいて個々のステップを説明する。
のコンテキストにおいて個々のステップを説明する。
【００１１】同期設計規則検証 デジタル回路の自動的テストパターン生成を可能にする
最も重要な設計規則のうちの１つは当該デザイン（設
計）を同期的に保持することである。同期的設計は必ず
しも単一クロックに限られておらず、それのすべての記
憶セルのクロック入力側が外部ピンから可制御であるべ
きである、それもおそらく何等かの組合せロジック（ゲ
ーティング−ロジック）により可制御であるよにすると
よい。ここにおいて謂う可制御の意味することは或記憶
セルのクロック入力が、外部ピンからの不活性値（非能
動値）にセットされ得るということである。当該条件に
よって確保されるのはデータ信号によりクロックパルス
が発生され得ないようにすることである。
最も重要な設計規則のうちの１つは当該デザイン（設
計）を同期的に保持することである。同期的設計は必ず
しも単一クロックに限られておらず、それのすべての記
憶セルのクロック入力側が外部ピンから可制御であるべ
きである、それもおそらく何等かの組合せロジック（ゲ
ーティング−ロジック）により可制御であるよにすると
よい。ここにおいて謂う可制御の意味することは或記憶
セルのクロック入力が、外部ピンからの不活性値（非能
動値）にセットされ得るということである。当該条件に
よって確保されるのはデータ信号によりクロックパルス
が発生され得ないようにすることである。
【００１２】図１にはクロック（Ｄ２及びクロック２）
の適正なゲーティング及び同期的設計１の規則に違反す
るデータ信号及びクロックの２つの組合せの例が示して
ある。Ｄ１とｃｌｏｃｋ２（クロック２）のアオ結合は
違反である、それというのは当該データ信号Ｄ１はＦＦ
４に対してクロックエッジを生ぜさせ得るからである。
Ｄ４とクロック２のアンド結合は問題となる、それとい
うのはＤ４はＦＦ３及びＡ３を介してクロック２（ゲー
トさるべきクロック）に依存するからである。このよう
な状況によってはＦＦ３及びＡ３の遅延時間に依存して
ＦＦ１に対する短縮化されたクロックパルスが惹起され
得る。当該回路における付加的問題によればクロック信
号（クロック１）はＦＦ３に対するデータ入力及びゲー
トＡ３に対する組合せフィードバックとして用いられる
ことである。
の適正なゲーティング及び同期的設計１の規則に違反す
るデータ信号及びクロックの２つの組合せの例が示して
ある。Ｄ１とｃｌｏｃｋ２（クロック２）のアオ結合は
違反である、それというのは当該データ信号Ｄ１はＦＦ
４に対してクロックエッジを生ぜさせ得るからである。
Ｄ４とクロック２のアンド結合は問題となる、それとい
うのはＤ４はＦＦ３及びＡ３を介してクロック２（ゲー
トさるべきクロック）に依存するからである。このよう
な状況によってはＦＦ３及びＡ３の遅延時間に依存して
ＦＦ１に対する短縮化されたクロックパルスが惹起され
得る。当該回路における付加的問題によればクロック信
号（クロック１）はＦＦ３に対するデータ入力及びゲー
トＡ３に対する組合せフィードバックとして用いられる
ことである。
【００１３】その種の規則違反を検証するために図２に
示すようなＶＨＤＬの新しい論理型が提示される。当該
の新たな論理型は次のようなレコード（記録）上に組込
まれ構築されている、即ち或１つの信号が、それの最初
のエレメント（要素）ｓｙｍｂｏｌｉｃにてデータ又は
クロック信号であるか否かの情報を含むレコード（記
録）上に組込構築されている。当該エレメントｓｉｇｖ
ａｌｕｅはｓｙｍｂｏｌｉｃの値に依存して種々異なる
意味を有する。クロック信号に対してはアクティブな立
上り（ｒｉｓｉｎｇ）又は立下り（ｆａｕｉｎｇ）エッ
ジを指示する“０”及び“１”のみが許容される。デー
タ信号に対しては当該値は通常であると解釈される。通
常はすべてのデータ信号が値“Ｕ”（不確定ｕｎｄｅｆ
ｉｎｅｄ）を担持しており、或データ信号、例えば特別
テストモード向けのものは“０”又は“１”の固定値を
割当てられ得る。ｃｌｏｃｋｄｅｐｅｎｄ ａｒｒａｙ
（アレイ）において外部クロック（これに信号が依存す
る）がマークされる。１つ又はそれより多くのクロック
の立上りエッジ（ｄｅｐ ｎｏｒ）又は立下りエッジ
（ｄｅｐ ｉｎｖ）に依存する任意のクロック信号から
独立した（ｎｏｔ ｄｅｐ）信号間で区別がなされる。
クロックはすべて１からｎ ｃｌｏｃｋまで番号附けさ
れている。ｐｒｏｔ ｐｈａｓｅ １及びｐｒｏｔ ｐ
ｈａｓｅ ２のエレメントはエラーメッセージの通報応
答を制御するために使用され、以下詳述する。
示すようなＶＨＤＬの新しい論理型が提示される。当該
の新たな論理型は次のようなレコード（記録）上に組込
まれ構築されている、即ち或１つの信号が、それの最初
のエレメント（要素）ｓｙｍｂｏｌｉｃにてデータ又は
クロック信号であるか否かの情報を含むレコード（記
録）上に組込構築されている。当該エレメントｓｉｇｖ
ａｌｕｅはｓｙｍｂｏｌｉｃの値に依存して種々異なる
意味を有する。クロック信号に対してはアクティブな立
上り（ｒｉｓｉｎｇ）又は立下り（ｆａｕｉｎｇ）エッ
ジを指示する“０”及び“１”のみが許容される。デー
タ信号に対しては当該値は通常であると解釈される。通
常はすべてのデータ信号が値“Ｕ”（不確定ｕｎｄｅｆ
ｉｎｅｄ）を担持しており、或データ信号、例えば特別
テストモード向けのものは“０”又は“１”の固定値を
割当てられ得る。ｃｌｏｃｋｄｅｐｅｎｄ ａｒｒａｙ
（アレイ）において外部クロック（これに信号が依存す
る）がマークされる。１つ又はそれより多くのクロック
の立上りエッジ（ｄｅｐ ｎｏｒ）又は立下りエッジ
（ｄｅｐ ｉｎｖ）に依存する任意のクロック信号から
独立した（ｎｏｔ ｄｅｐ）信号間で区別がなされる。
クロックはすべて１からｎ ｃｌｏｃｋまで番号附けさ
れている。ｐｒｏｔ ｐｈａｓｅ １及びｐｒｏｔ ｐ
ｈａｓｅ ２のエレメントはエラーメッセージの通報応
答を制御するために使用され、以下詳述する。
【００１４】ＶＨＤＬにおいて、すべての変数及び信号
はシミュレーション中所定の初期値をとる。列挙型に対
して、当該値は当該型の最も左の値に対して省略（デフ
ォールト）値をとる（明示的に他のところで仕様がなさ
れていなければ）。本発明のロジックでは各信号は（ｄ
ａｔａ、“Ｕ”、（ｎｏｔ ｄｅｐ、……、ｎｏｔ ｄｅ
ｐ）、ｆａｌｓｅ、ｆａｌｓｅ）の省略時（デフォール
ト）初期値を有する。テスタビリティデザイン（ＤＦ
Ｔ）（可検査性、テスト容易化設計）規則検証のため図
３に示す刺激を用いて回路をシミュレートする。
はシミュレーション中所定の初期値をとる。列挙型に対
して、当該値は当該型の最も左の値に対して省略（デフ
ォールト）値をとる（明示的に他のところで仕様がなさ
れていなければ）。本発明のロジックでは各信号は（ｄ
ａｔａ、“Ｕ”、（ｎｏｔ ｄｅｐ、……、ｎｏｔ ｄｅ
ｐ）、ｆａｌｓｅ、ｆａｌｓｅ）の省略時（デフォール
ト）初期値を有する。テスタビリティデザイン（ＤＦ
Ｔ）（可検査性、テスト容易化設計）規則検証のため図
３に示す刺激を用いて回路をシミュレートする。
【００１５】当該刺激に１つの値を割当てるのではない
ので、データ入力は上述の初期値を有する。ＶＨＤＬシ
ミュレータは当該設計において各コンポーネントに対す
る関数、機能を活性化し、入力値及びコンポーネントの
ローカル状態の関数として出力値を計算する。オリジナ
ル（元の）コンポーネントモデルは新たなロジックを用
いず、而して、ＤＦＴロジックに対して特定のモデルを
必要とする。そのような努力を最小化するため新たな論
理（ロジック）に対するａｎｄ、ｏｒ、ｎｏｔのような
標準演算子をオーバーロードしている。斯くして大抵の
モデルは当該ロジックの入替の後再コンパイルされさえ
すればよい。このことは更に次のようにすれば簡単化さ
れる、即ち［Ｄｅｇｒ９０］に示されているように固定
値のため、ｓｙｍｂｏｌｉｅ（シンボリック）定数、例
えば“１”の代わりにｏｎｅを使用するのである。（Ｄ
ＦＴロジックに対してそのような定数をも定義している
ので）。
ので、データ入力は上述の初期値を有する。ＶＨＤＬシ
ミュレータは当該設計において各コンポーネントに対す
る関数、機能を活性化し、入力値及びコンポーネントの
ローカル状態の関数として出力値を計算する。オリジナ
ル（元の）コンポーネントモデルは新たなロジックを用
いず、而して、ＤＦＴロジックに対して特定のモデルを
必要とする。そのような努力を最小化するため新たな論
理（ロジック）に対するａｎｄ、ｏｒ、ｎｏｔのような
標準演算子をオーバーロードしている。斯くして大抵の
モデルは当該ロジックの入替の後再コンパイルされさえ
すればよい。このことは更に次のようにすれば簡単化さ
れる、即ち［Ｄｅｇｒ９０］に示されているように固定
値のため、ｓｙｍｂｏｌｉｅ（シンボリック）定数、例
えば“１”の代わりにｏｎｅを使用するのである。（Ｄ
ＦＴロジックに対してそのような定数をも定義している
ので）。
【００１６】ＤＦＴ規則検証は３つのフェーズで実施さ
れる。第１のフェーズではグローバル（大域的）な信号
ｐｒｏｔｏｃｏｌ ｐｈａｓｅ１及びｐｒｏｔｏｃｏｌ
ｐｈａｓｅ２は省略時値（デフォールト）により偽
（ｆａｌｓｅ）となる。すべてのゲートはそれらの入力
値の１つが変ったときはいつも当該値に対して新たな値
を決定する。ゲートのローカル状態が、グローバルの
（大域的な）安定した状態の達せられるまで幾回か変化
し得るので、モデルはエラーメッセージを発しない（一
時的に非妥当性ないし不法状態に落ち込んだ場合に
は）。当該刺激が安定（定常）状態に達したときｐｒｏ
ｔｏｃｏｌ ｐｈａｓｅ１信号をｔｒｕｅ（真）にセッ
トし、すべての入力のｐｒｏｔ ｐｈａｓｅエレメント
をｔｒｕｅ（真）にセットする。記憶素子は次のように
モデリングされる、即ち、グローバル（大域的）な信号
ｐｒｏｔｏｃｏｌ ｐｈａｓｅ１がｔｒｕｅ（真）にセ
ットされた場合、当該の出力のｐｒｏｔ ｐｈａｓｅ１
エレメントをもｔｒｕｅ（真）にセットするようにモデ
リングされる。新たな割当て（代入）によっては回路中
のすべてのコンポーネントが少なくとも１度再びトリガ
される。或１つのコンポーネントが１度より多く活性化
され得るので、エラーメッセージがたんに発せられる
（或１つのコンポーネントのすべての入力側のｐｒｏｔ
ｐｈａｓｅ１エレメントがｔｒｕｅ（真）である場
合）。
れる。第１のフェーズではグローバル（大域的）な信号
ｐｒｏｔｏｃｏｌ ｐｈａｓｅ１及びｐｒｏｔｏｃｏｌ
ｐｈａｓｅ２は省略時値（デフォールト）により偽
（ｆａｌｓｅ）となる。すべてのゲートはそれらの入力
値の１つが変ったときはいつも当該値に対して新たな値
を決定する。ゲートのローカル状態が、グローバルの
（大域的な）安定した状態の達せられるまで幾回か変化
し得るので、モデルはエラーメッセージを発しない（一
時的に非妥当性ないし不法状態に落ち込んだ場合に
は）。当該刺激が安定（定常）状態に達したときｐｒｏ
ｔｏｃｏｌ ｐｈａｓｅ１信号をｔｒｕｅ（真）にセッ
トし、すべての入力のｐｒｏｔ ｐｈａｓｅエレメント
をｔｒｕｅ（真）にセットする。記憶素子は次のように
モデリングされる、即ち、グローバル（大域的）な信号
ｐｒｏｔｏｃｏｌ ｐｈａｓｅ１がｔｒｕｅ（真）にセ
ットされた場合、当該の出力のｐｒｏｔ ｐｈａｓｅ１
エレメントをもｔｒｕｅ（真）にセットするようにモデ
リングされる。新たな割当て（代入）によっては回路中
のすべてのコンポーネントが少なくとも１度再びトリガ
される。或１つのコンポーネントが１度より多く活性化
され得るので、エラーメッセージがたんに発せられる
（或１つのコンポーネントのすべての入力側のｐｒｏｔ
ｐｈａｓｅ１エレメントがｔｒｕｅ（真）である場
合）。
【００１７】当該ｐｒｏｔ ｐｈａｓｅ１エレメントは
すべての入力側にてｔｒｕｅ（真）である場合にのみ１
つのコンポーネントの出力側に渡される。斯くて当該フ
ェーズの終りにて組合せフィードバックループに含まれ
た、又は信号に依存するコンポーネント（該コンポーネ
ントのドライバはそのようなフィードバックループに含
まれている）はｆａｌｓｅ（偽）のｐｒｏｔ ｐｈａｓ
ｅ１値を有する１つ又はそれより多くの入力側を有す
る。それらのコンポーネントを見出すために、すべての
記憶素子の出力側及びすべての主（１次）入力側のグロ
ーバル信号ｐｒｏｔｏｃｏｌ ｐｈａｓｅ２及びｐｒｏ
ｔ ｐｈａｓｅエレメントにｔｒｕｅ（真）を割当て
る。すべてのコンポーネントが再びトリガされ、そして
エラーメッセージを発する（それらの入力側のｐｒｏｔ
ｐｈａｓｅ１エレメントの少なくとも１つがｆａｌｓ
ｅ（偽）である（先行フェーズに対して）ならば）。斯
くて、副作用として純然たる組合せフィードバックルー
プ中に含まれているコンポーネントを検出できる。
すべての入力側にてｔｒｕｅ（真）である場合にのみ１
つのコンポーネントの出力側に渡される。斯くて当該フ
ェーズの終りにて組合せフィードバックループに含まれ
た、又は信号に依存するコンポーネント（該コンポーネ
ントのドライバはそのようなフィードバックループに含
まれている）はｆａｌｓｅ（偽）のｐｒｏｔ ｐｈａｓ
ｅ１値を有する１つ又はそれより多くの入力側を有す
る。それらのコンポーネントを見出すために、すべての
記憶素子の出力側及びすべての主（１次）入力側のグロ
ーバル信号ｐｒｏｔｏｃｏｌ ｐｈａｓｅ２及びｐｒｏ
ｔ ｐｈａｓｅエレメントにｔｒｕｅ（真）を割当て
る。すべてのコンポーネントが再びトリガされ、そして
エラーメッセージを発する（それらの入力側のｐｒｏｔ
ｐｈａｓｅ１エレメントの少なくとも１つがｆａｌｓ
ｅ（偽）である（先行フェーズに対して）ならば）。斯
くて、副作用として純然たる組合せフィードバックルー
プ中に含まれているコンポーネントを検出できる。
【００１８】一見すると、回路のグローバル（大域的）
信号とことごとくの信号の双方においてｐｒｏｔｏｃｏ
ｌ ｐｈａｓｅ（プロトコルフェーズ）情報を記憶する
のはオーバーヘッドのように思われる。然しこのことが
必要であるのは特別ロジックに対してＶＨＤＬ演算子を
再定義しており、また、オーバーロードされる演算子内
部で検証をも実施し度いからである。問題となるのはＶ
ＨＤＬ−演算子はグローバル（大域）信号に対してセン
シティブ（感受性）にされ得ないということである。そ
れ故にプロトコルフェーズ（ｐｒｏｔｏｃｏｌ ｐｈａ
ｓｅ）をオペランド（ｏｐｅｒａｎｄ）を介して演算子
に渡さなければならない。
信号とことごとくの信号の双方においてｐｒｏｔｏｃｏ
ｌ ｐｈａｓｅ（プロトコルフェーズ）情報を記憶する
のはオーバーヘッドのように思われる。然しこのことが
必要であるのは特別ロジックに対してＶＨＤＬ演算子を
再定義しており、また、オーバーロードされる演算子内
部で検証をも実施し度いからである。問題となるのはＶ
ＨＤＬ−演算子はグローバル（大域）信号に対してセン
シティブ（感受性）にされ得ないということである。そ
れ故にプロトコルフェーズ（ｐｒｏｔｏｃｏｌ ｐｈａ
ｓｅ）をオペランド（ｏｐｅｒａｎｄ）を介して演算子
に渡さなければならない。
【００１９】上述の刺激で事例回路をシミュレートする
場合、ｐｒｏｔｏｃｏｌ ｐｈａｓｅ１において内部信
号の次の状態（ステート）２が得られる。
場合、ｐｒｏｔｏｃｏｌ ｐｈａｓｅ１において内部信
号の次の状態（ステート）２が得られる。
【００２０】 Ｄ１（data、 “Ｕ”、（not dep、not dep）、tr
ue、false） Ｄ２（data、 “Ｕ”、（dep nor、not dep）、tr
ue、false） Ｄ３（data、 “Ｕ”、（not dep、dep nor）、tr
ue、false） Ｄ４（data、 “Ｕ”、（not dep、dep nor）、fa
lse、false） Ｄ５（data、 “Ｕ”、（not dep、dep nor）、fa
lse、false） Ｃ１（dontcare、“Ｕ”、（not dep、not dep）、fa
lse、false） Ｃ３（clock、 “Ｏ”、（not dep、dep nor）、tr
ue、false） Ｃ４（dontcare、“Ｕ”、（not dep、not dep）、tr
ue、false） 当該状態（ステート）に基づき次のようなエラーメッセ
ージが、ａｎｄ／ｏｒゲートのモデルにて使用されてい
る基本演算子及びフリップフロップのモデルにより発せ
られる。
ue、false） Ｄ２（data、 “Ｕ”、（dep nor、not dep）、tr
ue、false） Ｄ３（data、 “Ｕ”、（not dep、dep nor）、tr
ue、false） Ｄ４（data、 “Ｕ”、（not dep、dep nor）、fa
lse、false） Ｄ５（data、 “Ｕ”、（not dep、dep nor）、fa
lse、false） Ｃ１（dontcare、“Ｕ”、（not dep、not dep）、fa
lse、false） Ｃ３（clock、 “Ｏ”、（not dep、dep nor）、tr
ue、false） Ｃ４（dontcare、“Ｕ”、（not dep、not dep）、tr
ue、false） 当該状態（ステート）に基づき次のようなエラーメッセ
ージが、ａｎｄ／ｏｒゲートのモデルにて使用されてい
る基本演算子及びフリップフロップのモデルにより発せ
られる。
【００２１】Ａｓｓｅｒｔｉｏｎ ＮＯＴＥ ａｔ １
００ＮＳ ｉｎ ｄｅｓｉｇｎ ｕｎｉｔ ＳＴＴＭ
ｆｒｏｍ ｐｒｏｃｅｓｓ／ＳＹＮＣＥＸ／ＳＴＩＭＧ
ＥＮ：“Ｐｒｏｔｏｃｏｌ Ｐｈａｓｅ１．” Ａｓｓｅｒｔｉｏｎ ＮＯＴＥ ａｔ １００ＮＳ ｉ
ｎ ｄｅｓｉｇｎ ｕｎｉｔ ＤＦＬＩＰＦＬＯＰ ｆ
ｒｏｍ ｐｒｏｃｅｓｓ／ＳＹＮＣＥＸ／Ｂ０／ＦＦ３
／ＦＦ：“Ａ ｃｌｏｃｋ ｓｉｇｎａｌ ｗａｓ ｆ
ｏｕｎｄ ａｔ ｔｈｅ ｄａｔａ ｉｎｐｕｔ ｏｆ
ａ ｆｌｉｐ−ｆｌｏｐ．” Ａｓｓｅｒｔｉｏｎ ＮＯＴＥ ａｔ １００ ＮＳ
ｉｎ ｄｅｓｉｇｎ ｕｎｉｔ ＯＲ ＧＡＴＥ ｆｒ
ｏｍ ｐｒｏｃｅｓｓ／ＳＹＮＣＥＸ／Ｂ０／０１／
Ｐ０：“Ｔｈｅ ｉｎａｃｔｉｖｅ ｖａｌｕｅ ｏｆ
ｔｈｅ ｃｌｏｃｋ ｉｓｎｏｔ ｄｏｍｉｎａｎｔ
ｏｖｅｒ ｔｈｅ ｄａｔａ ｉｔ ｉｓ ｃｏｍｂ
ｉｎｅｄ ｗｉｔｈ．” 第２ｐｒｏｔｏｃｏｌ ｐｈａｓｅを介してシミュレー
ションの後当該回路は次のＤＦＴ状態（ステート）にお
かれる。
００ＮＳ ｉｎ ｄｅｓｉｇｎ ｕｎｉｔ ＳＴＴＭ
ｆｒｏｍ ｐｒｏｃｅｓｓ／ＳＹＮＣＥＸ／ＳＴＩＭＧ
ＥＮ：“Ｐｒｏｔｏｃｏｌ Ｐｈａｓｅ１．” Ａｓｓｅｒｔｉｏｎ ＮＯＴＥ ａｔ １００ＮＳ ｉ
ｎ ｄｅｓｉｇｎ ｕｎｉｔ ＤＦＬＩＰＦＬＯＰ ｆ
ｒｏｍ ｐｒｏｃｅｓｓ／ＳＹＮＣＥＸ／Ｂ０／ＦＦ３
／ＦＦ：“Ａ ｃｌｏｃｋ ｓｉｇｎａｌ ｗａｓ ｆ
ｏｕｎｄ ａｔ ｔｈｅ ｄａｔａ ｉｎｐｕｔ ｏｆ
ａ ｆｌｉｐ−ｆｌｏｐ．” Ａｓｓｅｒｔｉｏｎ ＮＯＴＥ ａｔ １００ ＮＳ
ｉｎ ｄｅｓｉｇｎ ｕｎｉｔ ＯＲ ＧＡＴＥ ｆｒ
ｏｍ ｐｒｏｃｅｓｓ／ＳＹＮＣＥＸ／Ｂ０／０１／
Ｐ０：“Ｔｈｅ ｉｎａｃｔｉｖｅ ｖａｌｕｅ ｏｆ
ｔｈｅ ｃｌｏｃｋ ｉｓｎｏｔ ｄｏｍｉｎａｎｔ
ｏｖｅｒ ｔｈｅ ｄａｔａ ｉｔ ｉｓ ｃｏｍｂ
ｉｎｅｄ ｗｉｔｈ．” 第２ｐｒｏｔｏｃｏｌ ｐｈａｓｅを介してシミュレー
ションの後当該回路は次のＤＦＴ状態（ステート）にお
かれる。
【００２２】 Ｄ１（data、 “Ｕ”、（not dep、not dep）、tr
ue、true） Ｄ２（data、 “Ｕ”、（dep nor、not dep）、tr
ue、true） Ｄ３（data、 “Ｕ”、（not dep、dep nor）、tr
ue、true） Ｄ４（data、 “Ｕ”、（not dep、dep nor）、fa
lse、true） Ｄ５（data、 “Ｕ”、（not dep、dep nor）、fa
lse、true） Ｃ１（dontcare、“Ｕ”、（not dep、not dep）、fa
lse、true） Ｃ３（clock、 “Ｏ”、（not dep、dep nor）、tr
ue、true） Ｃ４（dontcare、“Ｕ”、（not dep、not dep）、tr
ue、true） ｓｙｍｂｏｌｉｃｔｙｐｅ ｄｏｎｔｃａｒｅはエラー
に対する追っかけてのエラーメッセージを抑圧するため
に用いられる。この状態によって当該モデルによって発
せられる次のようなエラーメッセージが生ぜしめられ
る。
ue、true） Ｄ２（data、 “Ｕ”、（dep nor、not dep）、tr
ue、true） Ｄ３（data、 “Ｕ”、（not dep、dep nor）、tr
ue、true） Ｄ４（data、 “Ｕ”、（not dep、dep nor）、fa
lse、true） Ｄ５（data、 “Ｕ”、（not dep、dep nor）、fa
lse、true） Ｃ１（dontcare、“Ｕ”、（not dep、not dep）、fa
lse、true） Ｃ３（clock、 “Ｏ”、（not dep、dep nor）、tr
ue、true） Ｃ４（dontcare、“Ｕ”、（not dep、not dep）、tr
ue、true） ｓｙｍｂｏｌｉｃｔｙｐｅ ｄｏｎｔｃａｒｅはエラー
に対する追っかけてのエラーメッセージを抑圧するため
に用いられる。この状態によって当該モデルによって発
せられる次のようなエラーメッセージが生ぜしめられ
る。
【００２３】Ａｓｓｅｒｔｉｏｎ ＮＯＴＥ ａｔ ２
００ ＮＳ ｉｎ ｄｅｓｉｇｎ ｕｎｉｔ ＳＴＩＭ
ｆｒｏｍ ｐｒｏｃｅｓｓ ／ＳＹＮＣＥＸ／ＳＴＩ
ＭＧＥＮ：“Ｐｒｏｔｏｃｏｌ Ｐｈａｓｅ ２．” Ａｓｓｅｒｔｉｏｎ ＮＯＴＥ ａｔ ２００ ＮＳ
ｉｎ ｄｅｓｉｇｎ ｕｎｉｔ ＡＮＤ＿ＧＡＴＥ ｆ
ｒｏｍ ｐｒｏｃｅｓｓ ／ＳＹＮＣＥＸ／Ｂ０／Ａ３
／＿Ｐ０：“Ｇａｔｅ ｄｅｐｅｎｄｓ ｏｎ ｓｉｇ
ｎａｌｓ ｉｎ ａ ｃｏｍｂｉｎａｔｉｏｎａｌ ｆ
ｅｅｄｂａｃｋ ｌｏｏｐ ｏｒ ｉｓ ｃｏｎｔａｉ
ｎｅｄ ｉｎ ａ ｓｕｃｈ ａ ｌｏｏｐ．” Ａｓｓｅｒｔｉｏｎ ＮＯＴＥ ａｔ ２００ ＮＳ
ｉｎ ｄｅｓｉｇｎ ｕｎｉｔ ＡＮＤ＿ＧＡＴＥ ｆ
ｒｏｍ ｐｒｏｃｅｓｓ ／ＳＹＮＣＥＸ／Ｂ０／Ａ２
／＿Ｐ０：“Ｇａｔｅ ｄｅｐｅｎｄｓ ｏｎ ｓｉｇ
ｎａｌｓ ｉｎ ａ ｃｏｍｂｉｎａｔｉｏｎａｌ ｆ
ｅｅｄｂａｃｋ ｌｏｏｐ ｏｒ ｉｓ ｃｏｎｔａｉ
ｎｅｄ ｉｎ ａ ｓｕｃｈ ａ ｌｏｏｐ．” Ａｓｓｅｒｔｉｏｎ ＮＯＴＥ ａｔ ２００ ＮＳ
ｉｎ ｄｅｓｉｇｎ ｕｎｉｔ ＡＮＤ＿ＧＡＴＥ ｆ
ｒｏｍ ｐｒｏｃｅｓｓ ／ＳＹＮＣＥＸ／Ｂ０／Ａ２
／＿Ｐ０：“Ａ ｃｌｏｃｋ ｓｉｇｎａｌ ｉｓ ｇ
ａｔｅｄ ｗｉｔｈ ａ ｄａｔａｓｉｇｎａｌ ｔｈ
ａｔ ｄｅｐｅｎｄｓ ｏｎ ｔｈｅ ｃｌｏｃｋ．” 検出され得るが当該事例では起らない他のエラー型は下
記の通りである。
００ ＮＳ ｉｎ ｄｅｓｉｇｎ ｕｎｉｔ ＳＴＩＭ
ｆｒｏｍ ｐｒｏｃｅｓｓ ／ＳＹＮＣＥＸ／ＳＴＩ
ＭＧＥＮ：“Ｐｒｏｔｏｃｏｌ Ｐｈａｓｅ ２．” Ａｓｓｅｒｔｉｏｎ ＮＯＴＥ ａｔ ２００ ＮＳ
ｉｎ ｄｅｓｉｇｎ ｕｎｉｔ ＡＮＤ＿ＧＡＴＥ ｆ
ｒｏｍ ｐｒｏｃｅｓｓ ／ＳＹＮＣＥＸ／Ｂ０／Ａ３
／＿Ｐ０：“Ｇａｔｅ ｄｅｐｅｎｄｓ ｏｎ ｓｉｇ
ｎａｌｓ ｉｎ ａ ｃｏｍｂｉｎａｔｉｏｎａｌ ｆ
ｅｅｄｂａｃｋ ｌｏｏｐ ｏｒ ｉｓ ｃｏｎｔａｉ
ｎｅｄ ｉｎ ａ ｓｕｃｈ ａ ｌｏｏｐ．” Ａｓｓｅｒｔｉｏｎ ＮＯＴＥ ａｔ ２００ ＮＳ
ｉｎ ｄｅｓｉｇｎ ｕｎｉｔ ＡＮＤ＿ＧＡＴＥ ｆ
ｒｏｍ ｐｒｏｃｅｓｓ ／ＳＹＮＣＥＸ／Ｂ０／Ａ２
／＿Ｐ０：“Ｇａｔｅ ｄｅｐｅｎｄｓ ｏｎ ｓｉｇ
ｎａｌｓ ｉｎ ａ ｃｏｍｂｉｎａｔｉｏｎａｌ ｆ
ｅｅｄｂａｃｋ ｌｏｏｐ ｏｒ ｉｓ ｃｏｎｔａｉ
ｎｅｄ ｉｎ ａ ｓｕｃｈ ａ ｌｏｏｐ．” Ａｓｓｅｒｔｉｏｎ ＮＯＴＥ ａｔ ２００ ＮＳ
ｉｎ ｄｅｓｉｇｎ ｕｎｉｔ ＡＮＤ＿ＧＡＴＥ ｆ
ｒｏｍ ｐｒｏｃｅｓｓ ／ＳＹＮＣＥＸ／Ｂ０／Ａ２
／＿Ｐ０：“Ａ ｃｌｏｃｋ ｓｉｇｎａｌ ｉｓ ｇ
ａｔｅｄ ｗｉｔｈ ａ ｄａｔａｓｉｇｎａｌ ｔｈ
ａｔ ｄｅｐｅｎｄｓ ｏｎ ｔｈｅ ｃｌｏｃｋ．” 検出され得るが当該事例では起らない他のエラー型は下
記の通りである。
【００２４】−フロップフリップへのクロック入力側に
て見出されたクロックエッジが予期されたものと逆であ
る −データ信号が、フリップフロップへのクロック入力と
して用いられる −ゲートのデータ入力が、同じクロックの正及び負のエ
ッジの双方に依存する −多重クロックの不法の（妥当でない）組合せ、例え
ば、クロックと“０”から“１”へのアクティブエッジ
とのアンド結合。
て見出されたクロックエッジが予期されたものと逆であ
る −データ信号が、フリップフロップへのクロック入力と
して用いられる −ゲートのデータ入力が、同じクロックの正及び負のエ
ッジの双方に依存する −多重クロックの不法の（妥当でない）組合せ、例え
ば、クロックと“０”から“１”へのアクティブエッジ
とのアンド結合。
【００２５】このような組合せにおいては出力側に１つ
のクロックパルスを発生するため幾つかの同時入力クロ
ックパルスを要する。その際生成（生起）クロックパル
スのクロック幅は組合されたクロックのクロックスキュ
ーに依存し、短か過ぎるものになり得る（参照、図４中
そのような問題の１例）。
のクロックパルスを発生するため幾つかの同時入力クロ
ックパルスを要する。その際生成（生起）クロックパル
スのクロック幅は組合されたクロックのクロックスキュ
ーに依存し、短か過ぎるものになり得る（参照、図４中
そのような問題の１例）。
【００２６】モジュラー（モジュール式）テストサポー
ト用の規則検証 本発明の方法の第２の適用事例（アプリケーション）は
モジュラーテスト用の伝送経路（パス）の検証である。
この適用事例（アプリケーション）は集積回路［ＲｏＪ
Ｇ８９］に対するモジュラーテストパターン生成をサポ
ートするために比較的に早期に構築形成されたシステム
により動機づけられたのである。このシステムを使用す
るために、設計者はＢＥＤ（Ｂｌｏｃｋ Ｅｎｖｉｒｏ
ｎｍｅｎｔ Ｄｅｓｃｒｉｐｔｉｏｎ）と称される簡易
言語にて伝送経路を記述しなければならない。上記ＢＥ
Ｄはどのように、外部入力側（Ｐａｄｓ）からテストパ
ターンが、ｍｏｄｕｌｅ ｕｎｄｅｒｔｅｓｔ（モジュ
ールテスト）（以下ＭＵＴと称される）の入力側へトラ
ンスポート（伝達）され得るかの情報、並びにどのよう
に、当該ＭＵＴの応答が外部出力側にて可視的にされ得
るかの情報を含む。それらの記述は設計者により人手で
作成されるのであるから、所定の制御シーケンスが適用
（使用）されたとき実際の回路にて当該の記述された伝
達（伝送）経路が真にトランスペアレントであるか否か
の情報を含む。当該ＢＥＤシステムはビットごとにトラ
ンスペアレントである伝達経路をサポートするのみであ
る。これにより伝達経路を記述するのが一層容易にな
る、それというのは当該伝達経路は伝達さるべき実際の
パターンに依存しないからである。更に、当該制限は過
度に厳しく（困難で）ない、それというのは大抵の回路
は当然そのような属性を備えたデータ経路又はパスを有
するからである。アダー（加算器）又はマルチプライヤ
（乗算器）のような均一モジュールによってはそのよう
な経路（パス）が与えられる。それというのはａ＋０＝
ａ及びａ＊１＝ａ．であるからである。
ト用の規則検証 本発明の方法の第２の適用事例（アプリケーション）は
モジュラーテスト用の伝送経路（パス）の検証である。
この適用事例（アプリケーション）は集積回路［ＲｏＪ
Ｇ８９］に対するモジュラーテストパターン生成をサポ
ートするために比較的に早期に構築形成されたシステム
により動機づけられたのである。このシステムを使用す
るために、設計者はＢＥＤ（Ｂｌｏｃｋ Ｅｎｖｉｒｏ
ｎｍｅｎｔ Ｄｅｓｃｒｉｐｔｉｏｎ）と称される簡易
言語にて伝送経路を記述しなければならない。上記ＢＥ
Ｄはどのように、外部入力側（Ｐａｄｓ）からテストパ
ターンが、ｍｏｄｕｌｅ ｕｎｄｅｒｔｅｓｔ（モジュ
ールテスト）（以下ＭＵＴと称される）の入力側へトラ
ンスポート（伝達）され得るかの情報、並びにどのよう
に、当該ＭＵＴの応答が外部出力側にて可視的にされ得
るかの情報を含む。それらの記述は設計者により人手で
作成されるのであるから、所定の制御シーケンスが適用
（使用）されたとき実際の回路にて当該の記述された伝
達（伝送）経路が真にトランスペアレントであるか否か
の情報を含む。当該ＢＥＤシステムはビットごとにトラ
ンスペアレントである伝達経路をサポートするのみであ
る。これにより伝達経路を記述するのが一層容易にな
る、それというのは当該伝達経路は伝達さるべき実際の
パターンに依存しないからである。更に、当該制限は過
度に厳しく（困難で）ない、それというのは大抵の回路
は当然そのような属性を備えたデータ経路又はパスを有
するからである。アダー（加算器）又はマルチプライヤ
（乗算器）のような均一モジュールによってはそのよう
な経路（パス）が与えられる。それというのはａ＋０＝
ａ及びａ＊１＝ａ．であるからである。
【００２７】ＡＬＵ及びこれをめぐるシーケンシャルロ
ジックを含む回路例が図５に示してある。外部ピンから
ＡＬＵに対して利用可能なテストパターンを適用するた
めに次のプロセデュア（手続き）が実施される。図５は
ＢＥＤの１例（ＡＭ２９０１の一部）を示す。
ジックを含む回路例が図５に示してある。外部ピンから
ＡＬＵに対して利用可能なテストパターンを適用するた
めに次のプロセデュア（手続き）が実施される。図５は
ＢＥＤの１例（ＡＭ２９０１の一部）を示す。
【００２８】１．マルチプレクサの出力側に出力０が送
出されるようにＭｕｘ Ｃｔｒ１（Ｍｕｘはマルチプレ
クサ）をセットする ２．クロック入力側に１クロックサイクルを加える ３．ＡＬＵの入力側Ａへ伝達さるべきテストパターンを
Ｄａｔａ Ｉｎに割当てる ４．Ａｌｕ Ｃｅｒｌを加算にセットする。斯くして、
ＡＬＵの出力側における結果がＤａｔａ Ｉｎ（データ
入力）におけるデータと一致する ５．ＡＬＵの出力がレジスタのデータ入力側に供給され
るようにＭｕｘ Ｃｔｒｌをセットする ６．レジスタ中に値を別のクロックサイクルを以て記憶
する、このクロックサイクルの後、入力側Ａに対するパ
ターンがＡＬＵに到達している ７．夫々入力側Ｂ、Ｆに対するテストパターンから値に
Ｄａｔａ Ｉｎ（データ入力）及びＡｌｕ Ｃｔｒ１を
セットする ８．Ｄａｔａ Ｏｕｔ（データ出力）におけるＡＬＵの
応答を観測する。
出されるようにＭｕｘ Ｃｔｒ１（Ｍｕｘはマルチプレ
クサ）をセットする ２．クロック入力側に１クロックサイクルを加える ３．ＡＬＵの入力側Ａへ伝達さるべきテストパターンを
Ｄａｔａ Ｉｎに割当てる ４．Ａｌｕ Ｃｅｒｌを加算にセットする。斯くして、
ＡＬＵの出力側における結果がＤａｔａ Ｉｎ（データ
入力）におけるデータと一致する ５．ＡＬＵの出力がレジスタのデータ入力側に供給され
るようにＭｕｘ Ｃｔｒｌをセットする ６．レジスタ中に値を別のクロックサイクルを以て記憶
する、このクロックサイクルの後、入力側Ａに対するパ
ターンがＡＬＵに到達している ７．夫々入力側Ｂ、Ｆに対するテストパターンから値に
Ｄａｔａ Ｉｎ（データ入力）及びＡｌｕ Ｃｔｒ１を
セットする ８．Ｄａｔａ Ｏｕｔ（データ出力）におけるＡＬＵの
応答を観測する。
【００２９】ＤＦＴ規則検証子のタスク（任務、作業）
は上述のプロセデュアが任意のＡＬＵテストパターンに
対して実際に働くかどうかを検証することである。ＶＨ
ＤＬシミュレータにより当該検証を行なう基本原理は以
前と同じである。然し乍ら、当該検証のためには他の論
理型を必要とする（図６参照）。このような規則型を検
証する本発明のアプローチは［ＣＲＳＰ８９］にて発表
されたものに類似するが、特別目的ツールの代わりに、
標準的シミュレータを使用している。更に本発明では各
々のｓｙｍｂｏｌｉｃ（シンボリックないし記号）値に
対して異なった時間フレームを次のように考慮してい
る、即ち、もっと精確なシミュレーションが可能である
（下記参照）ように考慮している。ｓｙｍｂｏｌｉｃが
真（ｔｒｕｅ）であれば当該信号はシンボリック（ｓｙ
ｍｂｏｌｉｃ）値を有する。図６は伝達経路の検証のた
めのＤＦＴ（テスタビリティデザイン）ロジックを示
す。エレメントＳｉｇｒｅｆは次のような外部ピンに対
するレファレンスを含む、即ち、当該外部ピンにてｓｙ
ｍｂｏｌｉｃ値がエレメントｔｉｍｅｒｅｆにおける時
間にて加えられた外部ピンに対するレファレンスを含ん
でいる。この場合においてｓｉｇｖａｌｕｅの指示する
のは当該信号が外部ピンと同じ又は反転した極性を有す
るかである。ｓｙｍｂｏｌｉｃがｆａｌｓｅ（偽）であ
る場合、ｓｉｇｖａｌｕｅにて記憶されている値が、Ｉ
ＥＥＥ−１１６４標準規格により与えられているものと
解釈され、エレメントｓｉｇｒｅｆ及びｔｉｍｅｒｅｆ
は不適切（無関係）である。
は上述のプロセデュアが任意のＡＬＵテストパターンに
対して実際に働くかどうかを検証することである。ＶＨ
ＤＬシミュレータにより当該検証を行なう基本原理は以
前と同じである。然し乍ら、当該検証のためには他の論
理型を必要とする（図６参照）。このような規則型を検
証する本発明のアプローチは［ＣＲＳＰ８９］にて発表
されたものに類似するが、特別目的ツールの代わりに、
標準的シミュレータを使用している。更に本発明では各
々のｓｙｍｂｏｌｉｃ（シンボリックないし記号）値に
対して異なった時間フレームを次のように考慮してい
る、即ち、もっと精確なシミュレーションが可能である
（下記参照）ように考慮している。ｓｙｍｂｏｌｉｃが
真（ｔｒｕｅ）であれば当該信号はシンボリック（ｓｙ
ｍｂｏｌｉｃ）値を有する。図６は伝達経路の検証のた
めのＤＦＴ（テスタビリティデザイン）ロジックを示
す。エレメントＳｉｇｒｅｆは次のような外部ピンに対
するレファレンスを含む、即ち、当該外部ピンにてｓｙ
ｍｂｏｌｉｃ値がエレメントｔｉｍｅｒｅｆにおける時
間にて加えられた外部ピンに対するレファレンスを含ん
でいる。この場合においてｓｉｇｖａｌｕｅの指示する
のは当該信号が外部ピンと同じ又は反転した極性を有す
るかである。ｓｙｍｂｏｌｉｃがｆａｌｓｅ（偽）であ
る場合、ｓｉｇｖａｌｕｅにて記憶されている値が、Ｉ
ＥＥＥ−１１６４標準規格により与えられているものと
解釈され、エレメントｓｉｇｒｅｆ及びｔｉｍｅｒｅｆ
は不適切（無関係）である。
【００３０】当該論理に基づき、演算子ＡＮＤ及びＮＯ
Ｔを記憶し、これから他のすべての演算子を導出してい
る。ＡＮＤ演算子に対する“心理値表”は次のように規
定（定義）されている。Ａ“＊”（ｗｉｌｄｃａｒｄ）
はｄｏｎ′ｔ ｃａｒｅ ｖａｌｕｅ（値）を示してい
る。上述のようにｓｙｍｂｏｌｉｃ値（ｖａｌｕｅ）ｓ
に対する“１”のｓｉｇｖａｌｕｅはｓを示す。
Ｔを記憶し、これから他のすべての演算子を導出してい
る。ＡＮＤ演算子に対する“心理値表”は次のように規
定（定義）されている。Ａ“＊”（ｗｉｌｄｃａｒｄ）
はｄｏｎ′ｔ ｃａｒｅ ｖａｌｕｅ（値）を示してい
る。上述のようにｓｙｍｂｏｌｉｃ値（ｖａｌｕｅ）ｓ
に対する“１”のｓｉｇｖａｌｕｅはｓを示す。
【００３１】１．２つのｎｏｎ−ｓｙｍｂｏｌｉｃ（ノ
ンシンボリック、非記号）値が組合される場合、ｓｔｄ
ｌｏｇｉｃのＡＮＤ演算子は生成値を決定するために
用いられる。（ｆａｌｓｅ、Ｖ１、＊、＊）と（ｆａｌ
ｓｅ、Ｖ２、＊、＊）とのａｎｄ結合によっては（ｆａ
ｌｓｅ、Ｖ１ ａｎｄ Ｖ２、０、０）が生ぜしめられ
る。
ンシンボリック、非記号）値が組合される場合、ｓｔｄ
ｌｏｇｉｃのＡＮＤ演算子は生成値を決定するために
用いられる。（ｆａｌｓｅ、Ｖ１、＊、＊）と（ｆａｌ
ｓｅ、Ｖ２、＊、＊）とのａｎｄ結合によっては（ｆａ
ｌｓｅ、Ｖ１ ａｎｄ Ｖ２、０、０）が生ぜしめられ
る。
【００３２】２．１つのシンボリック（ｓｙｍｂｏｌｉ
ｃ）値が１つのノンシンボリック（ｎｏｎｓｙｍｂｏｌ
ｉｃ）値に結合されると次の場合が得られる。
ｃ）値が１つのノンシンボリック（ｎｏｎｓｙｍｂｏｌ
ｉｃ）値に結合されると次の場合が得られる。
【００３３】（ａ） （ｆａｌｓｅ、“１”、＊、＊）
と（ｔｒｕｅ、Ｖ２、ＳＲ２、ＴＲ２）とのａｎｄ結合
によっては（ｔｒｕｅ、Ｖ２、ＳＲ２、ＴＲ２）が生ぜ
しめられ、即ちＡＮＤ（演算子）ないしゲートは任意の
シンボリック値に対してトランスペアレントないし透過
性である。
と（ｔｒｕｅ、Ｖ２、ＳＲ２、ＴＲ２）とのａｎｄ結合
によっては（ｔｒｕｅ、Ｖ２、ＳＲ２、ＴＲ２）が生ぜ
しめられ、即ちＡＮＤ（演算子）ないしゲートは任意の
シンボリック値に対してトランスペアレントないし透過
性である。
【００３４】（ｂ） （ｆａｌｓｅ、“１”、＊、＊）
と（ｔｒｕｅ、＊、＊、＊）とのａｎｄ結合によっては
（ｆａｌｓｅ、“０”、０、０）が生ぜしめられ、即
ち、ＡＮＤ（演算子ないしゲート）はブロッキング状態
ないし阻止状態におかれる。３．２つのｓｙｍｂｏｌｉ
ｃ値が組合、結合される場合、次の場合を区別しなけれ
ばならない （ａ） （ｔｒｕｅ、Ｖ１、ＳＲ１、ＴＲ１）と（ｔｒ
ｕｅ、Ｖ１、ＳＲ１、ＴＲ１）とのａｎｄ結合によって
は（ｔｒｕｅ、Ｖ１、ＳＲ１、ＴＲ１）が生ぜしめら
れ、即ち、ＳとＳのａｎｄ結合によりＳが生ぜしめら
れ、ＳとＳとのａｎｄ結合によってはＳが生ぜしめられ
る。
と（ｔｒｕｅ、＊、＊、＊）とのａｎｄ結合によっては
（ｆａｌｓｅ、“０”、０、０）が生ぜしめられ、即
ち、ＡＮＤ（演算子ないしゲート）はブロッキング状態
ないし阻止状態におかれる。３．２つのｓｙｍｂｏｌｉ
ｃ値が組合、結合される場合、次の場合を区別しなけれ
ばならない （ａ） （ｔｒｕｅ、Ｖ１、ＳＲ１、ＴＲ１）と（ｔｒ
ｕｅ、Ｖ１、ＳＲ１、ＴＲ１）とのａｎｄ結合によって
は（ｔｒｕｅ、Ｖ１、ＳＲ１、ＴＲ１）が生ぜしめら
れ、即ち、ＳとＳのａｎｄ結合によりＳが生ぜしめら
れ、ＳとＳとのａｎｄ結合によってはＳが生ぜしめられ
る。
【００３５】（ｂ） （ｔｒｕｅ、“０”、ＳＲ１、Ｔ
Ｒ１）と（ｔｒｕｅ、“１”、ＳＲ１、ＴＲ１）とのａ
ｎｄ結合によっては（ｆａｌｓｅ、“０”、０、０）が
生ぜしめられ、即ちＳとＳとのａｎｄ結合によっては０
が生ぜしめられる。
Ｒ１）と（ｔｒｕｅ、“１”、ＳＲ１、ＴＲ１）とのａ
ｎｄ結合によっては（ｆａｌｓｅ、“０”、０、０）が
生ぜしめられ、即ちＳとＳとのａｎｄ結合によっては０
が生ぜしめられる。
【００３６】（ｃ） 他のすべての組合せ、例えば２つ
の異なるｓｙｍｂｏｌｉｃ値のａｎｄ結合又は同じｓｙ
ｍｂｏｌｉｃ値と異なったｔｉｍｒｅｆとのａｎｄ結合
により（ｆａｌｓｅ、“Ｘ”、０、０）が生ぜしめられ
る。
の異なるｓｙｍｂｏｌｉｃ値のａｎｄ結合又は同じｓｙ
ｍｂｏｌｉｃ値と異なったｔｉｍｒｅｆとのａｎｄ結合
により（ｆａｌｓｅ、“Ｘ”、０、０）が生ぜしめられ
る。
【００３７】幾つかの組合せ結合を図解する１例を図７
（（図７−ａ、ｂ）に示してある。そこには（ａ）の前
で、（ｂ）の後のＦＦ１に対するクロックエッジ並びに
当該論理におけるｔｉｍｒｅｆエレメントの結果を示
す。ＡＮＤゲートＡ３は“Ｘ”を生じさせる、それとい
うのはｓｙｍｂｏｌｉｃ値は２つの異なった時間フレー
ムに関連するからである。Ａ２は定数“０”を生じさせ
る、それというのは当該入力はｓｙｍｂｏｌｉｃ値Ｓと
Ｓであり、同じ時間フレームに関するからである。図７
はｓｙｍｂｏｌｉｃシミュレーション中の組合せの幾つ
かの例を示す。
（（図７−ａ、ｂ）に示してある。そこには（ａ）の前
で、（ｂ）の後のＦＦ１に対するクロックエッジ並びに
当該論理におけるｔｉｍｒｅｆエレメントの結果を示
す。ＡＮＤゲートＡ３は“Ｘ”を生じさせる、それとい
うのはｓｙｍｂｏｌｉｃ値は２つの異なった時間フレー
ムに関連するからである。Ａ２は定数“０”を生じさせ
る、それというのは当該入力はｓｙｍｂｏｌｉｃ値Ｓと
Ｓであり、同じ時間フレームに関するからである。図７
はｓｙｍｂｏｌｉｃシミュレーション中の組合せの幾つ
かの例を示す。
【００３８】図５による例の検証に再び言及する。当該
検証は３つのフェーズで行なわれる。
検証は３つのフェーズで行なわれる。
【００３９】１．シンボリック値はＭＵＴに伝達される ２．ＭＵＴはその入力のすべてが正しいｓｙｍｂｏｌｉ
ｃ値を有するかどうかを検証しなければならない。すべ
ての入力は独立でなければならない、即ち、ｓｙｍｂｏ
ｌｉｃ値はモジュール入力側に１度より多く起こり得な
い。すべての入力検証に合格したならばＭＵＴはｓｙｍ
ｂｏｌｉｃ値をその出力側に割当てる。ＡＬＵ出力は回
路全体に亙って特有（固有）のピン番号を確保する。
ｃ値を有するかどうかを検証しなければならない。すべ
ての入力は独立でなければならない、即ち、ｓｙｍｂｏ
ｌｉｃ値はモジュール入力側に１度より多く起こり得な
い。すべての入力検証に合格したならばＭＵＴはｓｙｍ
ｂｏｌｉｃ値をその出力側に割当てる。ＡＬＵ出力は回
路全体に亙って特有（固有）のピン番号を確保する。
【００４０】３．ＭＵＴのことごとくの出力は少なくと
も１つの外部ピンに伝送されねばならない。
も１つの外部ピンに伝送されねばならない。
【００４１】ＶＨＤＬシミュレータにおけるそれらの３
つのフェーズの実施は相応の刺激により制御される。上
記の例に対する刺激を図８に示してある。
つのフェーズの実施は相応の刺激により制御される。上
記の例に対する刺激を図８に示してある。
【００４２】当該刺激についての幾つかのコメント（注
釈）をするのが有用である。
釈）をするのが有用である。
【００４３】−いずれのモジュールも固有のＭＵＴ番号
を有する。多重の例示を以てのハイアラーキ記述におい
て、そのことは総称定数を用いて行なわれ得る。
を有する。多重の例示を以てのハイアラーキ記述におい
て、そのことは総称定数を用いて行なわれ得る。
【００４４】−グローバル信号アレイ検証 ｍｕｔは回
路の個別のモジュールを通常動作モードから次のような
モードへ切換えるために使用され、即ち入力側における
検証の実施されるモードへ切換えるために使用され、当
該モジュールの出力側がシンボリック値を得る。当該Ｍ
ＵＴのＶＨＤＬ記述は当該のグローバル信号に対してセ
ンシティブであって当該両モード間で切換わるように拡
張されねばならない。
路の個別のモジュールを通常動作モードから次のような
モードへ切換えるために使用され、即ち入力側における
検証の実施されるモードへ切換えるために使用され、当
該モジュールの出力側がシンボリック値を得る。当該Ｍ
ＵＴのＶＨＤＬ記述は当該のグローバル信号に対してセ
ンシティブであって当該両モード間で切換わるように拡
張されねばならない。
【００４５】−ＶＨＤＬ標準関数ＮＯＷはいずれの割当
てにおいてもｔｉｍｅｒｅｆをセットするために使用さ
れる −フェーズ２にてＡＬＵにて見出される値は次の通りで
ある、即ち入力側Ａに対しては（ｔｒｕｅ、“０”、
３、Ｔ１）である（Ｔ１は第１のクロックサイクルの後
の時間である）。入力側Ｂに対しては（ｔｒｕｅ、
“０”、３、Ｔ２）である（Ｔ２は第２のクロックサイ
クルの後の時間である）。入力側Ｆに対しては（ｔｒｕ
ｅ、“０”、４、Ｔ２）である。このことは何故ｓｙｍ
ｂｏｌｉｃ値を次のような時（点）に割当てる必要があ
るかを示す、即ち、当該ｓｙｍｂｏｌｉｃ値が当該論理
のｔｉｍｅｒｅｆエレメントを用いて外部入力に加えら
れた時（点）に割当てる必要があるかを示す。
てにおいてもｔｉｍｅｒｅｆをセットするために使用さ
れる −フェーズ２にてＡＬＵにて見出される値は次の通りで
ある、即ち入力側Ａに対しては（ｔｒｕｅ、“０”、
３、Ｔ１）である（Ｔ１は第１のクロックサイクルの後
の時間である）。入力側Ｂに対しては（ｔｒｕｅ、
“０”、３、Ｔ２）である（Ｔ２は第２のクロックサイ
クルの後の時間である）。入力側Ｆに対しては（ｔｒｕ
ｅ、“０”、４、Ｔ２）である。このことは何故ｓｙｍ
ｂｏｌｉｃ値を次のような時（点）に割当てる必要があ
るかを示す、即ち、当該ｓｙｍｂｏｌｉｃ値が当該論理
のｔｉｍｅｒｅｆエレメントを用いて外部入力に加えら
れた時（点）に割当てる必要があるかを示す。
【００４６】−主（１次）出力側における検証がＶＨＤ
Ｌのアサーション文によりなされる。
Ｌのアサーション文によりなされる。
【００４７】先の個所で述べた基本的手法は他の問題に
も適用され得る。それらの幾つかを下記に示す。
も適用され得る。それらの幾つかを下記に示す。
【００４８】レベルによる制御 レベルによる制御（Ｌｅｖｅｌｉｚｉｎｇ）とは当該記
述のすべてが評価された後でのみ表現が評価されるよう
に、ＶＨＤＬデータフロー記述を“ソート”することを
意味する同時生起の信号割当てはシーケンシャルプロセ
スに変換され得、それにより一層高いシミュレーション
性能が得られる（殊にエンティティのローカル信号が変
数に変換され得るならば）。このタスク（作業）に対す
るロジックはレベル番号に基づく。すべての主（１次）
入力側はレベル０を割当てられている。次いで、各コン
ポーネントは“自動的に”それのレベルを、その入力プ
ラス１の最大レベルであると決定する。
述のすべてが評価された後でのみ表現が評価されるよう
に、ＶＨＤＬデータフロー記述を“ソート”することを
意味する同時生起の信号割当てはシーケンシャルプロセ
スに変換され得、それにより一層高いシミュレーション
性能が得られる（殊にエンティティのローカル信号が変
数に変換され得るならば）。このタスク（作業）に対す
るロジックはレベル番号に基づく。すべての主（１次）
入力側はレベル０を割当てられている。次いで、各コン
ポーネントは“自動的に”それのレベルを、その入力プ
ラス１の最大レベルであると決定する。
【００４９】可検査性（テスタビリティ）−尺度量 幾つかのテスタビリティ尺度量は回路のために計算され
得る。極めて普通に用いられるのは可制御性及び可観測
性［Ｇｏｌｄ７９］又は［Ｗｕｎｄ８５］におけるよう
な確率的値である。数値のｆｏｒｗａｒｄ（順）方向の
転送ないし引渡しにより計算され得る尺度値はＶＨＤＬ
シミュレータにより容易に決定され得る。しかし乍ら、
逆方向に渡されるべき値を必要とする当該尺度量はもっ
と一層困難である、それというのは夫々の一方向信号は
情報の両方向フローを可能にする信号に変換されなけれ
ばならないからである。更に、多重の送り手（送信器）
を分解するためにリゾリューション（分解）関数を加え
ることもしなければならない。
得る。極めて普通に用いられるのは可制御性及び可観測
性［Ｇｏｌｄ７９］又は［Ｗｕｎｄ８５］におけるよう
な確率的値である。数値のｆｏｒｗａｒｄ（順）方向の
転送ないし引渡しにより計算され得る尺度値はＶＨＤＬ
シミュレータにより容易に決定され得る。しかし乍ら、
逆方向に渡されるべき値を必要とする当該尺度量はもっ
と一層困難である、それというのは夫々の一方向信号は
情報の両方向フローを可能にする信号に変換されなけれ
ばならないからである。更に、多重の送り手（送信器）
を分解するためにリゾリューション（分解）関数を加え
ることもしなければならない。
【００５０】テストパターン生成 テストパターン生成さえも本発明の方法により理論的に
可能である。当該コンポーネントは次のようなメッセー
ジを介して相互に変位しなければならない、即ち、“相
手出力／当方入力にて値Ｖを生成する”、“相手出力側
に値Ｖを伝播する”、又は“コンフリクト（衝突）を分
解する、そして、他の可能性を試みる”というメッセー
ジを介して相互に変位しなければならない。このことは
実行、実施されていない、それというのは専用のテスト
パターン生成手法に比して当該実行は劣ったものになる
からである。
可能である。当該コンポーネントは次のようなメッセー
ジを介して相互に変位しなければならない、即ち、“相
手出力／当方入力にて値Ｖを生成する”、“相手出力側
に値Ｖを伝播する”、又は“コンフリクト（衝突）を分
解する、そして、他の可能性を試みる”というメッセー
ジを介して相互に変位しなければならない。このことは
実行、実施されていない、それというのは専用のテスト
パターン生成手法に比して当該実行は劣ったものになる
からである。
【００５１】型検証 第１のアプリケーション（適用）において、信号はデー
タ及びクロックとして分類されている。本発明では当該
の分類をさらにきめ細かくなし、例えばアドレス、コン
トロール、データ信号間の区別をなし得た。種々のデー
タ型間の組合せの検証をなし得た。
タ及びクロックとして分類されている。本発明では当該
の分類をさらにきめ細かくなし、例えばアドレス、コン
トロール、データ信号間の区別をなし得た。種々のデー
タ型間の組合せの検証をなし得た。
【００５２】他のＤＦＴ規則 他のテスタビリティに関連する設計規則は当該方法によ
り検証され得、その例を以下に示す。
り検証され得、その例を以下に示す。
【００５３】−ラッチＬ１への入力であるデータ信号
が、ラッチＬ２により供給され、両ラッチのクロック入
力側が同じ外部クロックに依存する場合には規則違反
（バイオレーション）が起こる。
が、ラッチＬ２により供給され、両ラッチのクロック入
力側が同じ外部クロックに依存する場合には規則違反
（バイオレーション）が起こる。
【００５４】−スキャンンパス（経路）の形成、構成を
補正する、例えば、Ｓｃａｎ ＩｎからＳｃａｎ Ｏｕ
ｔへのコネクションを補正する、又はＳｃａｎ Ｅｎｄ
ｂｌｅの用法を補正する −初期設定の容易化、例えば、メモリエレメントのリセ
ット入力側が、外部データの組合せである外部データに
より供給されさえすればよいようにする。
補正する、例えば、Ｓｃａｎ ＩｎからＳｃａｎ Ｏｕ
ｔへのコネクションを補正する、又はＳｃａｎ Ｅｎｄ
ｂｌｅの用法を補正する −初期設定の容易化、例えば、メモリエレメントのリセ
ット入力側が、外部データの組合せである外部データに
より供給されさえすればよいようにする。
【００５５】“或回路は……というような状態（ステー
ト）には決してあり得ない”という型の規則を検証する
には同語反復を要する。このことは上述のようなテスト
パターン生成に類似する。予期される劣った性能及びモ
デル開発向けの大きな努力苦労の故に、そのような規則
を本発明のアプローチ（手法）で検証するのは有利でな
い。尤も、ＤＦＴ規則検証に関し提示公開されているア
プローチのいずれも、そのような規則の型をカバーし得
ない。
ト）には決してあり得ない”という型の規則を検証する
には同語反復を要する。このことは上述のようなテスト
パターン生成に類似する。予期される劣った性能及びモ
デル開発向けの大きな努力苦労の故に、そのような規則
を本発明のアプローチ（手法）で検証するのは有利でな
い。尤も、ＤＦＴ規則検証に関し提示公開されているア
プローチのいずれも、そのような規則の型をカバーし得
ない。
【００５６】本発明ではＤＦＴ規則検証のための標準Ｖ
ＨＤＬシミュレータを用いる手法が提示されている。２
つの規則型に対して、必要とされる特殊論理について及
びどのように検証が実施されるかについて認容してあ
る。本発明により定義された両論理型も通常のシミュレ
ーションのために用いられ得、但し、各信号に関連した
又はＤＦＴロジックにて可変の比較的大きなデータ構造
に基づきシミュレーション実施における何等かのペナル
ティ（罰則）を伴なう。但し、第２アプリケーションに
て示されているようなシンボリックシミュレーションは
回路検査（検証）に有用である、それというのは実際の
刺激セット全体が、単一のシンボリック刺激によりカバ
ーされ得るからである。
ＨＤＬシミュレータを用いる手法が提示されている。２
つの規則型に対して、必要とされる特殊論理について及
びどのように検証が実施されるかについて認容してあ
る。本発明により定義された両論理型も通常のシミュレ
ーションのために用いられ得、但し、各信号に関連した
又はＤＦＴロジックにて可変の比較的大きなデータ構造
に基づきシミュレーション実施における何等かのペナル
ティ（罰則）を伴なう。但し、第２アプリケーションに
て示されているようなシンボリックシミュレーションは
回路検査（検証）に有用である、それというのは実際の
刺激セット全体が、単一のシンボリック刺激によりカバ
ーされ得るからである。
【００５７】現在、各規則に対して１つの特定のロジッ
クを有するが、それらを単一の“スーパー”に組合せ形
成し得る。
クを有するが、それらを単一の“スーパー”に組合せ形
成し得る。
【００５８】当該方法はＶＨＤＬデータフロー及び構造
に適用され得、そして組合せロジックを表わすプロセス
に適用され得る、シーケンシャルロジックを表わすプロ
セスはブール方程式（ＶＨＤＬデータフロー）及び原始
的メモリ素子（フリップフロップフロップまたはラッチ
のようなもの）に合成されねばならない。
に適用され得、そして組合せロジックを表わすプロセス
に適用され得る、シーケンシャルロジックを表わすプロ
セスはブール方程式（ＶＨＤＬデータフロー）及び原始
的メモリ素子（フリップフロップフロップまたはラッチ
のようなもの）に合成されねばならない。
【００５９】
【発明の効果】本発明によれば公知方法により一層大き
な融通性を有し、ユーザ定義（非標準的）ロジックの可
能性を利用し、同時にＶＨＤＬ回路記述言語のような標
準シミュレーションツールを用いて適用され得るように
した所定のテスタビリティ値セット（所定の可検査性値
セットないしテスト容易性値セット）へのデジタル回路
設計の整合性を検証する方法を実現できたという効果が
奏される。
な融通性を有し、ユーザ定義（非標準的）ロジックの可
能性を利用し、同時にＶＨＤＬ回路記述言語のような標
準シミュレーションツールを用いて適用され得るように
した所定のテスタビリティ値セット（所定の可検査性値
セットないしテスト容易性値セット）へのデジタル回路
設計の整合性を検証する方法を実現できたという効果が
奏される。
【００６０】次に参考文献例（レファレンス）を示す。
【００６１】［Ｂｈａｖ８３］ Ｄ．Ｋ．Ｂｈａｖｓａ
ｒ．Ｄｅｓｉｇｎ Ｆｏｒ ＴｅｓｔＣａｌｃｕｌｕ
ｓ．Ａｎ Ａｌｇｏｒｉｔｈｍ ｆｏｒ ＤＦＴ Ｒｕ
ｌｅＣｈｅｃｋｉｎｇ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ｔｈｅ ２０ｔｈＡＣＭ／ＩＥＥＥ Ｄｅｓｉ
ｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ
（ＤＡＣ），ｐａｇｅｓ３００−３０７，１９８３。
ｒ．Ｄｅｓｉｇｎ Ｆｏｒ ＴｅｓｔＣａｌｃｕｌｕ
ｓ．Ａｎ Ａｌｇｏｒｉｔｈｍ ｆｏｒ ＤＦＴ Ｒｕ
ｌｅＣｈｅｃｋｉｎｇ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ｔｈｅ ２０ｔｈＡＣＭ／ＩＥＥＥ Ｄｅｓｉ
ｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ
（ＤＡＣ），ｐａｇｅｓ３００−３０７，１９８３。
【００６２】［Ｂｉｄｊ９１］ Ｍ．Ｂｉｄｊａｎ−Ｉ
ｒａｎｉ．Ａ Ｒｕｌｅ−ｂａｓｅｄＤｅｓｉｇｎ−Ｆ
ｏｒ−Ｔｅｓｔａｂｉｌｉｔｙ Ｒｕｌｅ Ｃｈｅｃｋ
ｅｒ．ＩＥＥＥ Ｄｅｓｉｇｎ＆Ｔｅｓｔ ｏｆ Ｃｏ
ｍｐｕｔｅｒｓ，Ｍａｒｃｈ１９９１。
ｒａｎｉ．Ａ Ｒｕｌｅ−ｂａｓｅｄＤｅｓｉｇｎ−Ｆ
ｏｒ−Ｔｅｓｔａｂｉｌｉｔｙ Ｒｕｌｅ Ｃｈｅｃｋ
ｅｒ．ＩＥＥＥ Ｄｅｓｉｇｎ＆Ｔｅｓｔ ｏｆ Ｃｏ
ｍｐｕｔｅｒｓ，Ｍａｒｃｈ１９９１。
【００６３】［ＣＲＳＰ８９］ Ｌ．Ｃａｒｔｅｒ，
Ｂ．Ｋ．Ｒｏｓｅｎ，Ｇ．Ｌ．Ｓｍｉｔｈ，ａｎｄ
Ｖ．Ｐｉｃｈｕｍａｎｉ．Ｒｅｓｔｒｉｃｔｅｄ Ｓｙ
ｍｂｏｌｉｃ Ｅｖａｌｕａｔｉｏｎ ｉｓ Ｆａｓｔ
ａｎｄ Ｕｓｅｆｕｌ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇ
ｓ ｏｆ ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏ
ｎｆｅｒｅｎｃｅ ｏｎ Ｃｏｍｐｕｔｅｒ Ａｉｄｅ
ｄ Ｄｅｓｉｇｎ（ＩＣＣＡＤ），ｐａｇｅｓ３８−４
１，Ｎｏｖｅｍｂｅｒ １９８９。
Ｂ．Ｋ．Ｒｏｓｅｎ，Ｇ．Ｌ．Ｓｍｉｔｈ，ａｎｄ
Ｖ．Ｐｉｃｈｕｍａｎｉ．Ｒｅｓｔｒｉｃｔｅｄ Ｓｙ
ｍｂｏｌｉｃ Ｅｖａｌｕａｔｉｏｎ ｉｓ Ｆａｓｔ
ａｎｄ Ｕｓｅｆｕｌ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇ
ｓ ｏｆ ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏ
ｎｆｅｒｅｎｃｅ ｏｎ Ｃｏｍｐｕｔｅｒ Ａｉｄｅ
ｄ Ｄｅｓｉｇｎ（ＩＣＣＡＤ），ｐａｇｅｓ３８−４
１，Ｎｏｖｅｍｂｅｒ １９８９。
【００６４】［Ｄｅｇｒ９０］ Ｊ．Ｅ．Ｄｅｇｒｏａ
ｔ．Ｔｒａｎｓｐａｒｅｎｔ Ｌｏｇｉｃ Ｍｏｄｅｌ
ｉｎｇ ｉｎ ＶＨＤＬ．ＩＥＥＥ Ｄｅｓｉｇｎ ＆
Ｔｅｓｔ ｏｆ Ｃｏｍｐｕｔｅｒｓ，ｐａｇｅｓ４
２−４８，Ｊｕｎｅ １９９０。［ＧｏＦＢ７７］
Ｈ．Ｃ．Ｇｏｄｏｙ，Ｇ．Ｂ．Ｆｒａｎｋｌｉｎ，ａｎ
ｄＰ．Ｓ．Ｂｏｔｔｏｒｆ．Ａｕｔｏｍａｔｉｃ Ｃｈ
ｅｃｋｉｎｇ ｏｆ Ｌｏｇｉｃ Ｄｅｓｉｇｎ Ｓｔ
ｒｕｃｔｕｒｅｓ ｆｏｒ Ｃｏｍｐｌｉａｎｃｅ ｗ
ｉｔｈ Ｔｅｓｔａｂｉｌｉｔｙ Ｇｒｏｕｎｄ Ｒｕ
ｌｅｓ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ
１４ｔｈ ＡＣＭ／ＩＥＥＥ Ｄｅｓｉｇｎ Ａｕｔ
ｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ（ＤＡＣ），ｐ
ａｇｅｓ４６９−４７８，１９７７。
ｔ．Ｔｒａｎｓｐａｒｅｎｔ Ｌｏｇｉｃ Ｍｏｄｅｌ
ｉｎｇ ｉｎ ＶＨＤＬ．ＩＥＥＥ Ｄｅｓｉｇｎ ＆
Ｔｅｓｔ ｏｆ Ｃｏｍｐｕｔｅｒｓ，ｐａｇｅｓ４
２−４８，Ｊｕｎｅ １９９０。［ＧｏＦＢ７７］
Ｈ．Ｃ．Ｇｏｄｏｙ，Ｇ．Ｂ．Ｆｒａｎｋｌｉｎ，ａｎ
ｄＰ．Ｓ．Ｂｏｔｔｏｒｆ．Ａｕｔｏｍａｔｉｃ Ｃｈ
ｅｃｋｉｎｇ ｏｆ Ｌｏｇｉｃ Ｄｅｓｉｇｎ Ｓｔ
ｒｕｃｔｕｒｅｓ ｆｏｒ Ｃｏｍｐｌｉａｎｃｅ ｗ
ｉｔｈ Ｔｅｓｔａｂｉｌｉｔｙ Ｇｒｏｕｎｄ Ｒｕ
ｌｅｓ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ
１４ｔｈ ＡＣＭ／ＩＥＥＥ Ｄｅｓｉｇｎ Ａｕｔ
ｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ（ＤＡＣ），ｐ
ａｇｅｓ４６９−４７８，１９７７。
【００６５】［Ｇｏｌｄ７９］ Ｌ．Ｈ．Ｇｏｌｄｓｔ
ｅｉｎ．Ｃｏｎｔｒｏｌｌａｂｉｌｉｔｙ／Ｏｂｓｅｒ
ｖａｂｉｌｉｔｙ Ａｎａｌｙｓｉｓ ｏｆ Ｄｉｇｉ
ｔａｌＣｉｒｃｕｉｔｓ．ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔ
ｅｍｓ，ＣＡＳ−２６，Ｓｅｐｔｅｍｂｅｒ １９７
９。
ｅｉｎ．Ｃｏｎｔｒｏｌｌａｂｉｌｉｔｙ／Ｏｂｓｅｒ
ｖａｂｉｌｉｔｙ Ａｎａｌｙｓｉｓ ｏｆ Ｄｉｇｉ
ｔａｌＣｉｒｃｕｉｔｓ．ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔ
ｅｍｓ，ＣＡＳ−２６，Ｓｅｐｔｅｍｂｅｒ １９７
９。
【００６６】［ＫＨＯＭ９０］ Ｙ．Ｋｏｓｅｋｏ，
Ｃ．Ｈｉｒａｍｉｎｅ，Ｔ．Ｏｇｉｈａｒａ，ａｎｄ
Ｓ．Ｍｕｒａｉ．Ｒｕｌｅｓ−ｂａｓｅｄ Ｔｅｓｔａ
ｂｉｌｉｔｙ Ｒｕｌｅ Ｃｈｅｃｋ Ｐｒｏｇｒａ
ｍ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓｏｆ ｔｈｅ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
Ｃｏｍｐｕｔｅｒ Ｄｅｓｉｇｎ（ＩＣＣＤ），ｐａｇ
ｅｓ９５−９８，１９９０。
Ｃ．Ｈｉｒａｍｉｎｅ，Ｔ．Ｏｇｉｈａｒａ，ａｎｄ
Ｓ．Ｍｕｒａｉ．Ｒｕｌｅｓ−ｂａｓｅｄ Ｔｅｓｔａ
ｂｉｌｉｔｙ Ｒｕｌｅ Ｃｈｅｃｋ Ｐｒｏｇｒａ
ｍ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓｏｆ ｔｈｅ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
Ｃｏｍｐｕｔｅｒ Ｄｅｓｉｇｎ（ＩＣＣＤ），ｐａｇ
ｅｓ９５−９８，１９９０。
【００６７】［ＫｎＴｒ８９］ Ｒ．Ｋｎｏｐｆ ａｎ
ｄ Ｅ．Ｔｒｉｓｃｈｌｅｒ．ＣＥＲＢＥＲＵＳ：Ａ
Ｈｉｅｒａｒｃｈｉｃａｌ ＤＦＴ Ｒｕｌｅ Ｃｈｅ
ｃｋｅｒ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈ
ｅ Ｅｕｒｏｐｅａｎ Ｔｅｓｔ Ｃｏｎｆｅｒｅｎｃ
ｅ（ＥＴＣ），１９８９。
ｄ Ｅ．Ｔｒｉｓｃｈｌｅｒ．ＣＥＲＢＥＲＵＳ：Ａ
Ｈｉｅｒａｒｃｈｉｃａｌ ＤＦＴ Ｒｕｌｅ Ｃｈｅ
ｃｋｅｒ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈ
ｅ Ｅｕｒｏｐｅａｎ Ｔｅｓｔ Ｃｏｎｆｅｒｅｎｃ
ｅ（ＥＴＣ），１９８９。
【００６８】［Ｐｅｌｚ９２］ Ｇ．Ｐｅｌｚ．Ａｎ
Ｉｎｔｅｒｐｒｅｔｅｒ ｆｏｒ Ｇｅｎｅｒａｌ Ｎ
ｅｔｌｉｓｔ Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋｉ
ｎｇ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ
２９ｔｈ ＡＣＭ／ＩＥＥＥＤｅｓｉｇｎ Ａｕｔｏｍ
ａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ（ＤＡＣ），ｐａｇ
ｅｓ３０５−３１０，１９９２。
Ｉｎｔｅｒｐｒｅｔｅｒ ｆｏｒ Ｇｅｎｅｒａｌ Ｎ
ｅｔｌｉｓｔ Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋｉ
ｎｇ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ
２９ｔｈ ＡＣＭ／ＩＥＥＥＤｅｓｉｇｎ Ａｕｔｏｍ
ａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ（ＤＡＣ），ｐａｇ
ｅｓ３０５−３１０，１９９２。
【００６９】［ＲｏＪＧ８９］ Ｗ．Ｒｏｔｈ，Ｍ．Ｊ
ｏｈａｎｓｓｏｎ，ａｎｄ Ｗ．Ｇｌｕｎｚ．Ｔｈｅ
ＢＥＤ Ｃｏｎｃｅｐｔ−Ａ Ｍｅｔｈｏｄ ａｎｄ
ａ Ｌａｎｇｕａｇｅ ｆｏｒ Ｍｏｄｕｌａｒ Ｔｅ
ｓｔ Ｇｅｎｅｒａｔｉｏｎ．Ｉｎ Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ＶＬＳＩ
（ＶＬＳＩ′８９），１９８９。
ｏｈａｎｓｓｏｎ，ａｎｄ Ｗ．Ｇｌｕｎｚ．Ｔｈｅ
ＢＥＤ Ｃｏｎｃｅｐｔ−Ａ Ｍｅｔｈｏｄ ａｎｄ
ａ Ｌａｎｇｕａｇｅ ｆｏｒ Ｍｏｄｕｌａｒ Ｔｅ
ｓｔ Ｇｅｎｅｒａｔｉｏｎ．Ｉｎ Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ＶＬＳＩ
（ＶＬＳＩ′８９），１９８９。
【００７０】［Ｖａｒｍ９０］ Ｐ．Ｖａｒｍａ．ＴＤ
ＲＣ−Ａ Ｓｙｍｂｏｌｉｃ Ｓｉｍｕｌａｔｉｏｎ
Ｂａｓｅｄ Ｄｅｓｉｇｎ ｆｏｒ Ｔｅｓｔａｂｉｌ
ｉｔｙＲｕｌｅｓ Ｃｈｅｃｋｅｒ．Ｉｎ Ｐｒｏｃｅ
ｅｄｉｎｇｓ ｏｆ ｔｈｅＩｎｔｅｒｎａｔｉｏｎａ
ｌ Ｔｅｓｔ Ｃｏｎｆｅｒｅｎｃｅ（ＩＴＣ），ｐａ
ｇｅｓ１０５５−１０６４，１９９０。
ＲＣ−Ａ Ｓｙｍｂｏｌｉｃ Ｓｉｍｕｌａｔｉｏｎ
Ｂａｓｅｄ Ｄｅｓｉｇｎ ｆｏｒ Ｔｅｓｔａｂｉｌ
ｉｔｙＲｕｌｅｓ Ｃｈｅｃｋｅｒ．Ｉｎ Ｐｒｏｃｅ
ｅｄｉｎｇｓ ｏｆ ｔｈｅＩｎｔｅｒｎａｔｉｏｎａ
ｌ Ｔｅｓｔ Ｃｏｎｆｅｒｅｎｃｅ（ＩＴＣ），ｐａ
ｇｅｓ１０５５−１０６４，１９９０。
【００７１】［Ｗｕｎｄ８５］ Ｈ．−Ｊ．Ｗｕｎｄｅ
ｒｌｉｃｈ．ＰＲＯＴＥＳＴ：Ａ Ｔｏｏｌ ｆｏｒ
Ｐｒｏｂａｂｉｌｉｓｔｉｃ Ｔｅｓｔａｂｉｌｉｔｙ
Ａｎａｌｙｓｉｓ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ｔｈｅ ２２ｎｄ ＡＣＭ／ＩＥＥＥ Ｄｅｓｉ
ｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ
（ＤＡＣ），１９８５。
ｒｌｉｃｈ．ＰＲＯＴＥＳＴ：Ａ Ｔｏｏｌ ｆｏｒ
Ｐｒｏｂａｂｉｌｉｓｔｉｃ Ｔｅｓｔａｂｉｌｉｔｙ
Ａｎａｌｙｓｉｓ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ｔｈｅ ２２ｎｄ ＡＣＭ／ＩＥＥＥ Ｄｅｓｉ
ｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ
（ＤＡＣ），１９８５。
【図１】クロックとデータ信号との組合せに係わる回路
略図である。
略図である。
【図２】本発明の有利な実施例に相応する同期設計（デ
ザイン）に対するＤＦＴロジックの説明図である。
ザイン）に対するＤＦＴロジックの説明図である。
【図３】図１に示すような回路のシミュレーションに相
応するＤＦＴ規則−検証に対する刺激の説明図である。
応するＤＦＴ規則−検証に対する刺激の説明図である。
【図４】クロック信号の非妥当性ＡＮＤ型合成、生成の
１例を示す概念図である。
１例を示す概念図である。
【図５】ブロック環境記述（ＢＥＤ）の１例を示す説明
図である。
図である。
【図６】当該検証のための別の論理型を示す説明図であ
る。
る。
【図７】シンボルシミュレーション中の信号組合せの例
を示すブロック図である。
を示すブロック図である。
【図８】詳述な記述の例５に対する検証を実施するため
に用いられ得る刺激を示す説明図である。
に用いられ得る刺激を示す説明図である。
ｃｌｏｃｋ１，２ クロック１，２ ＦＦ１，２，３ フリップフロップ１，２，３ Ｄ１，Ｄ２，Ｄ３，Ｄ４ データ信号 Ａ１，Ａ２，Ａ３ ゲート Ｉｎ１，Ｉｎ２ 入力１，入力２ Ｍｕｘ マルチプレクサ
Claims (4)
- 【請求項１】 所定セットの可検査性設計規則へのディ
ジタル回路設計の整合性を検証する方法において −ユーザ定義された非標準ロジックの利用を可能にする
記述言語を用いて検証さるべき回路の記述を生成し、 −回路依存の刺激シーケンスを当該回路記述に適用し、
ここにおいて、当該刺激は特に選択されたユーザ定義づ
けられたロジックに基づいており、該ロジックは検証さ
るべき可検査性設計規則に従って選択されるものであ
り、 −使用される記述言語に相応するシュミレータを用い
て、安定状態（ステート）の達せられるまで、当該回路
記述を介して当該刺激をシュミレートし、 −シュミレーションモードを検証モードに切換え、該検
証モードにて当該回路の各コンポーネントにより、非妥
当性状態（ステート）が見出された場合エラーメッセー
ジが発せられるようにしたことを特徴とする検証方法。 - 【請求項２】 回路記述言語としてＶＨＤＬが用いられ
るようにした請求項１記載の方法。 - 【請求項３】 使用されているロジックが、信号がデー
タか又はクロック信号であるか否かの情報を含む記録
（レコード）上に組込まれている請求項１又は２記載の
方法。 - 【請求項４】 いずれのクロック信号からも独立した信
号が、クロック信号に依存する他の信号から識別される
ようにした請求項１から３までのいずれか１項記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92117650A EP0592715B1 (en) | 1992-10-15 | 1992-10-15 | Checking design for testability rules with a VHDL simulator |
| DE92117650.9 | 1992-10-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208602A true JPH06208602A (ja) | 1994-07-26 |
Family
ID=8210134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5256929A Withdrawn JPH06208602A (ja) | 1992-10-15 | 1993-10-14 | 可検査性設計規則の検証方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5502661A (ja) |
| EP (1) | EP0592715B1 (ja) |
| JP (1) | JPH06208602A (ja) |
| DE (1) | DE69220369D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102917332B1 (ko) * | 2025-05-16 | 2026-01-23 | 서클주식회사 | 집적 회로 설계 플랫폼 및 시스템 |
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1992
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- 1992-10-15 DE DE69220369T patent/DE69220369D1/de not_active Expired - Lifetime
-
1993
- 1993-10-07 US US08/132,821 patent/US5502661A/en not_active Expired - Fee Related
- 1993-10-14 JP JP5256929A patent/JPH06208602A/ja not_active Withdrawn
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| Publication number | Publication date |
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| DE69220369D1 (de) | 1997-07-17 |
| EP0592715B1 (en) | 1997-06-11 |
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