JPH06209069A - 半導体パッケージおよびその製造方法 - Google Patents
半導体パッケージおよびその製造方法Info
- Publication number
- JPH06209069A JPH06209069A JP27660493A JP27660493A JPH06209069A JP H06209069 A JPH06209069 A JP H06209069A JP 27660493 A JP27660493 A JP 27660493A JP 27660493 A JP27660493 A JP 27660493A JP H06209069 A JPH06209069 A JP H06209069A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- lead
- semiconductor chip
- semiconductor
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
- H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
- H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
- H10W70/424—Cross-sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/01—Manufacture or treatment
- H10W74/019—Manufacture or treatment using temporary auxiliary substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49121—Beam lead frame or beam lead device
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Die Bonding (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
露出させて、該半導体パッケージを積層し得るように
し、メモリの拡張を図り得る半導体パッケージを提供す
る。 【構成】 段20a,20bを有した複数個のリードバ
ー20が所定間隙をおいて接着テープ10上両方側に対
向して接着され、それらリードバー20の段20a上に
半導体チップ1が接着され、該半導体チップ1と各リー
ドバー20が金属ワイヤ5によりワイヤボンディングさ
れ、それらリードバー20の上下方面が露出されるよう
にリードバー20の内方側がモールド樹脂6により成形
される。
Description
びその製造方法に関するものであり、特に、半導体パッ
ケージ製造工程の簡素化および製品の小型化を図り、簡
便にメモリの拡張を行ない得るようにした、半導体パッ
ケージおよびその製造方法に関するものである。
5および図6に示したように、リードフレーム11のパ
ドル2上面に半導体チップ1が接着され、該リードフレ
ーム11のインナーリード3と、前記半導体チップ1と
がアルミニウムまたは金の金属ワイヤ5によりワイヤボ
ンディングされ、それらリードフレーム11のパドル
2、半導体チップ1、インナーリード3および金属ワイ
ヤ5の周辺部位が金型を利用してモールド樹脂により成
形され、その後、外方側に突成されたリードフレーム1
1のアウトリード4がトリミング、フォーミングまたは
プレーティングされて、半導体パッケージが製造されて
いた。
程は、前記半導体チップ1を各個別に切断して分離する
ソーイング(sawing) 工程と、それら分離された半導体
チップ1をリードフレーム11のパドル2上に接着剤に
より接着させるダイボンディング工程と、該半導体チッ
プ1およびリードフレーム11のインナーリード3を金
属ワイヤ5により連結させるワイヤボンディング工程
と、を順次施した後、それら半導体チップ1、リードフ
レーム11のインナーリード3および金属ワイヤ5の周
辺部位を金型を利用してモールド樹脂により密閉して成
形させるモールディング工程を行ない、前記のトリミン
グ、フォーミングまたはプレーティング工程を施すよう
になっていた。
導体パッケージを印刷回路基板上に実装する形態に従
い、それぞれ前記フォーミング工程を多様に施して、ス
モールアウトラインJ−リードパッケージ(Small Outl
ine J-lead Package)またはデュアルインラインパッケ
ージ(Dual In-line Package)等を製造し、印刷回路基
板2上に導電性バンプ7により接続させて、電気的に連
結していた。
うに製造される従来の半導体パッケージにおいては、該
半導体パッケージの製造工程がかなり煩雑であり、製造
原価が上昇されるという不都合な点があった。
のパドルが内蔵されているので、リフローソルダー(RE
FLOW SOLDER)時に半導体チップとパドル間に熱膨張係数
の差異によるパッケージ割れが生じ、パッケージの不良
品が発生されるという不都合な点があった。
気的特性が低下する場合が生じるという不都合な点があ
った。
側にアウトリードが突成しているので、印刷回路基板上
の占有面積が大きくなり、実装率が低下されるという不
都合な点があった。
のみアウトリードが突成されているので、半導体パッケ
ージを積層しメモリの拡張を図り得ないという不都合な
点があった。
リードフレームの代わりにリードバーを使用し、印刷回
路基板上の取付占有面積を減らし実装率を向上し得る、
半導体パッケージおよびその製造方法を提供することに
ある。
ージの製造工程をできるだけ省いて簡略化し、製造投資
費と生産原価とを減少し得る、半導体パッケージおよび
その製造方法を提供することにある。
ージの上下両方側面にリードバーを露出させて該半導体
パッケージを積層し得るようにし、メモリの拡張を図り
得る、半導体パッケージおよびその製造方法を提供する
ことにある。
導体パッケージは、第1段および第2段が階段式に切刻
された複数個のリードバーがそれぞれ所定間隙をおいて
接着テープ上両方側に相互対向して接着配置され、それ
らリードバーの第1段上面に半導体チップが絶縁性接着
剤により接着され、該半導体チップのボンディングパッ
ドと各リードバーとが金属ワイヤによりワイヤボンディ
ングされ、それらリードバーの上下方面が露出されるよ
うにそれらリードバーの内方側部位がモールド樹脂によ
り成形された後、接着テープが除去されて製造されてい
る。
は、半導体チップ連結段を下部に有した複数個のリード
バーがそれぞれ所定間隙をおいて接着テープ上両方側に
相互対向して接着配置され、それらリードバーの半導体
チップ連結段上面に半導体チップが導電性バンプにより
ソルダーリングされ、それらリードバーの上下方面が露
出されるようにそれらリードバーの内方側部位がモール
ド樹脂により成形された後、接着テープが除去されて製
造されている。
は、請求項1の発明において、複数個の半導体パッケー
ジを導電性バンプによりソルダーリングして積層し、基
板上に実装し得るように構成されている。
は、請求項2の発明において、導電性バンプは、Pbま
たはPbSnの材質からなっている。
製造方法は、第1段および第2段が形成された複数個の
リードバーをそれぞれ所定間隙をおいて接着テープ上両
方側に相互対向して接着配置させる工程と、それらリー
ドバーの第1段上面に半導体チップを絶縁性接着剤によ
り接着させる工程と、半導体チップのボンディングパッ
ドと各リードバーの第2段とを金属ワイヤによりワイヤ
ボンディングする工程と、それらリードバーの上下両方
側面が露出されるようにそれらリードバーの内方側部位
をモールド樹脂により成形する工程と、を順次行なう。
製造方法は、請求項4の発明において、半導体パッケー
ジの製造工程中、成形工程後に、各リードバーから接着
テープを除去する工程を追加して行なう。
製造方法は、下部に半導体チップ連結段が形成された複
数個のリードバーを、それぞれ所定間隙をおいてポリイ
ミド系接着テープ上両方側に相互対向して接着配置させ
る工程と、それら半導体チップ連結段上面に、半導体チ
ップのボンディングパッドを導電性バンプによりそれぞ
れ電気的に連結させる工程と、それらリードバーの上下
両方側面が露出されるようにそれらリードバーの内方側
部位をモールド樹脂により形成する工程と、を順次行な
う。
製造方法は、請求項7の発明において、半導体パッケー
ジの製造工程中、成形工程後に、各リードバーから接着
テープを除去する工程を追加して行なう。
ッケージが導電性バンプによりソルダーリングされて実
装されると、半導体チップに内蔵された記録情報が金属
ワイヤおよびリードバーを通って印刷回路基板上に伝達
され、所定の動作が行なわれる。
詳細に説明する。
構成を示した概略縦断面図である。また、図2は、本発
明による半導体パッケージが接着テープ上に接着された
状態を示した概略斜視図である。
半導体パッケージにおいては、第1段20aおよび第2
段20bが階段式に切刻された複数個のリードバー20
がそれぞれ所定間隙をおいて接着テープ10上両方側に
相互して接着配置され、それらリードバー20の第1段
20a上面には半導体チップ1が絶縁性接着剤30によ
り接着され、該半導体チップ1のボンディングパッドと
前記各第2段20bとはそれぞれ金属ワイヤ5によりワ
イヤボンディングされ、それらリードバー20の上下方
面が露出されるようにそれらリードバー20の内方側部
位がモールド樹脂6により成形された後、前記接着テー
プ10が除去されて、半導体パッケージが製造されてい
る。かつ、このように製造された本発明による半導体パ
ッケージを印刷回路基板上に実装する場合は、Pbまた
はSnの導電性バンプ7を使用して、ソルダーリングす
る。
ケージの製造工程においては、第1段20aおよび第2
段20bを有した複数個のリードバー20を、それぞれ
対向させポリイミド系接着テープ10上に所定間隙をお
いて接着する工程と、それらリードバー20の第1段2
0a上面に半導体チップ1を絶縁性接着剤または絶縁性
テープ30を利用して接着させる工程と、該半導体チッ
プ1のボンディングパッドと各リードバー20の第2段
20bとを金属ワイヤ5によりワイヤボンディングする
工程と、を順次行なった後、それらリードバー20の上
下方面が露出されるようにそれらリードバー20aの内
方側部位をモールド樹脂6により成形させるモールディ
ング工程を行ない、それらリードバー20の底面に接着
されたポリイミド系接着テープ10を除去する工程を行
なうようになっている。
ケージが印刷回路基板上に積層接着された状態を示した
縦断面図である。
ケージの容量を拡大する場合は、半導体パッケージのリ
ードバー20の下面を導電性バンプ7を用いてソルダー
リングし、それら半導体パッケージを積層すればよい
が、この場合、各リードバー20の底面は各リードバー
20の上方面よりも広いため、半導体パッケージの容量
拡張作業が極めて簡単に行なわれ、接触不良品の発生す
る恐れがなくなる。
ように半導体パッケージを製造することもできる。
他の実施例を示した概略縦断面図である。
プ連結段20cを有した複数個のリードバー20が所定
間隙をおいてそれぞれ接着テープ10上に対向して接着
配置され、それらリードバー20の半導体チップ連結段
20c上面に半導体チップ1が導電性バンプ7によりソ
ルダーリングされ、それらリードバー20の上下方面が
露出されるようにそれらリードバー20の内方側部位が
モールド樹脂により成形されて、半導体パッケージが製
造される。
は、内方側下部に半導体チップ連結段20cを有した複
数個のリードバー20を、それぞれ対向させポリイミド
系接着テープ10上に所定間隙をおいて接着する工程
と、それらリードバー20の半導体チップ連結段20c
上面に半導体チップ1のボンディングパッドを導電性バ
ンプ7により電気的に連結させる工程と、それらリード
バー20の上下方面が露出されるようにそれらリードバ
ー20の内方側部位をモールド樹脂6により形成させる
工程と、その後、各リードバー20下面のポリイミド系
接着テープ10を除去する工程と、を順次行なうように
なっている。このような他の実施例においては、半導体
チップ1と各リードバー20とを電気的に連結するワイ
ヤボンディング工程が省かれるので、半導体パッケージ
の製造工程が一層簡略化される。
体パッケージおよびその製造方法においては、アウトリ
ードのないリードバーを用いて半導体パッケージを製造
するようになっているため、基板上の半導体パッケージ
占有面積を減らし、実装率を向上し得る効果がある。か
つ、金属製のパドルが省かれているので、半導体チップ
とパドル間の熱膨張係数差によるパッケージ割れの発生
がなくなるという効果がある。
とリード間の距離が短く形成されるので、電気的特性を
向上し得るという効果がある。
ングの工程が省かれるので、半導体パッケージのマイク
ロギャップが除去され、耐湿性が向上される効果があ
る。かつ、半導体パッケージを導電性バンプによりソル
ダーリングして積層し基板上に実装し得るようになって
いるので、半導体パッケージの容量を拡大し高密度の実
装を施行し得る効果がある。
省かれるので、半導体パッケージの製造工程が極めて簡
略化され、パッケージの製造投資費と生産原価とが減少
される効果がある。
概略縦断面図である。
に接着された状態を示した概略斜視図である。
上に積層接着された状態を示した縦断面図である。
た概略縦断面図である。
図である。
着された状態を示す図である。
Claims (8)
- 【請求項1】 半導体パッケージであって、 第1段(20a)および第2段(20b)が階段式に切
刻された複数個のリードバー(20)がそれぞれ所定間
隙をおいて接着テープ(10)上両方側に相互対向して
接着配置され、 それらリードバー(20)の第1段(20a)上面に半
導体チップ(1)が絶縁性接着剤(30)により接着さ
れ、 該半導体チップ(1)のボンディングパッドと前記各リ
ードバー(20b)とが金属ワイヤ(5)によりワイヤ
ボンディングされ、 それらリードバー(20)の上下方面が露出されるよう
にそれらリードバー(20)の内方側部位がモールド樹
脂(6)により成形された後、前記接着テープ(10)
が除去されて製造される、半導体パッケージ。 - 【請求項2】 半導体チップ連結段(20c)を下部に
有した複数個のリードバー(20)がそれぞれ所定間隙
をおいて接着テープ(10)上両方側に相互対向して接
着配置され、 それらリードバー(20)の半導体チップ連結段(20
c)上面に半導体チップ(1)が導電性バンプ(7)に
よりソルダーリングされ、 それらリードバー(20)の上下方面が露出されるよう
にそれらリードバー(20)の内方側部位がモールド樹
脂(6)により成形された後、前記接着テープ(10)
が除去されて製造される、半導体パッケージ。 - 【請求項3】 前記半導体パッケージは、複数個の半導
体パッケージを導電性バンプ(7)によりソルダーリン
グして積層し基板上に実装し得る、請求項1記載の半導
体パッケージ。 - 【請求項4】 前記導電性バンプは、PbまたはPbS
nの材質である、請求項2記載の半導体パッケージ。 - 【請求項5】 半導体パッケージを製造する方法であっ
て、 第1段(20a)および第2段(20b)が形成された
複数個のリードバー(20)をそれぞれ所定間隙をおい
て接着テープ(10)上両方側に相互対向して接着配置
させる工程と、 それらリードバー(20)の第1段(20a)上面に半
導体チップ(1)を絶縁性接着剤(30)により接着さ
せる工程と、 前記半導体チップ(1)のボンディングパッドと各リー
ドバー(20)の第2段(20b)とを金属ワイヤ
(5)によりワイヤボンディングする工程と、 それらリードバー(20)の上下両方側面が露出される
ようにそれらリードバー(20)の内方側部位をモール
ド樹脂(6)により成形する工程と、を順次行なう半導
体パッケージの製造方法。 - 【請求項6】 前記半導体パッケージの製造工程中、前
記成形工程後に、各リードバー(20)から前記接着テ
ープ(10)を除去する工程を追加して行なう、請求項
4記載の半導体パッケージの製造方法。 - 【請求項7】 下部に半導体チップ連結段(20c)が
形成された複数個のリードバー(20)を、それぞれ所
定間隙をおいてポリイミド系接着テープ(10)上両方
側に相互対向して接着配置させる工程と、 それら半導体チップ連結段(20c)上面に、半導体チ
ップ(1)のボンディングパッドを導電性バンプ(7)
によりそれぞれ電気的に連結させる工程と、 それらリードバー(20)の上下両方側面が露出される
ようにそれらリードバー(20)の両方側部位をモール
ド樹脂(6)により成形する工程と、を順次行なう半導
体パッケージの製造方法。 - 【請求項8】 前記半導体パッケージの製造工程中、前
記成形工程後に、各リードバー(20)から前記接着テ
ープ(10)を除去する工程を追加して行なう、請求項
7記載の半導体パッケージの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920020847A KR960005042B1 (ko) | 1992-11-07 | 1992-11-07 | 반도체 펙케지 |
| KR92P20847 | 1992-11-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209069A true JPH06209069A (ja) | 1994-07-26 |
| JP3388609B2 JP3388609B2 (ja) | 2003-03-24 |
Family
ID=19342670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27660493A Expired - Lifetime JP3388609B2 (ja) | 1992-11-07 | 1993-11-05 | 半導体パッケージおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5471088A (ja) |
| JP (1) | JP3388609B2 (ja) |
| KR (1) | KR960005042B1 (ja) |
| DE (1) | DE4337675B4 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125066A (ja) * | 1994-10-26 | 1996-05-17 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置とそれに用いられるリードフレーム、及び樹脂封止型半導体装置の製造方法 |
| JP2003023133A (ja) * | 2001-07-06 | 2003-01-24 | Matsushita Electric Ind Co Ltd | リードフレームおよびそれを用いた樹脂封止型半導体装置ならびにその製造方法 |
| US6531769B2 (en) | 1998-11-20 | 2003-03-11 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit package, semiconductor apparatus provided with a plurality of semiconductor integrated circuit packages, method of inspecting semiconductor integrated circuit package and method of fabricating semiconductor integrated circuit |
| US7495319B2 (en) * | 2004-03-04 | 2009-02-24 | Panasonic Corporation | Resin-encapsulated semiconductor device and lead frame, and method for manufacturing the same |
| JP2009135406A (ja) * | 2007-11-02 | 2009-06-18 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置とそれに用いられるエッチング部材、樹脂封止型半導体装置の製造方法、および積層型樹脂封止型半導体装置 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100214463B1 (ko) * | 1995-12-06 | 1999-08-02 | 구본준 | 클립형 리드프레임과 이를 사용한 패키지의 제조방법 |
| KR0179803B1 (ko) * | 1995-12-29 | 1999-03-20 | 문정환 | 리드노출형 반도체 패키지 |
| KR100186309B1 (ko) * | 1996-05-17 | 1999-03-20 | 문정환 | 적층형 버텀 리드 패키지 |
| US5817530A (en) * | 1996-05-20 | 1998-10-06 | Micron Technology, Inc. | Use of conductive lines on the back side of wafers and dice for semiconductor interconnects |
| US5847458A (en) * | 1996-05-21 | 1998-12-08 | Shinko Electric Industries Co., Ltd. | Semiconductor package and device having heads coupled with insulating material |
| KR0179925B1 (ko) * | 1996-06-14 | 1999-03-20 | 문정환 | 리드프레임 및 그를 이용한 버텀 리드 반도체 패키지 |
| KR0179924B1 (ko) * | 1996-06-14 | 1999-03-20 | 문정환 | 버텀리드 반도체 패키지 |
| KR100206910B1 (ko) * | 1996-06-14 | 1999-07-01 | 구본준 | 반도체 패키지의 디플래쉬 방법 |
| KR100232221B1 (ko) * | 1996-12-31 | 1999-12-01 | 김영환 | 반도체 패키지 및 그 제조 방법 |
| USD394844S (en) | 1997-04-25 | 1998-06-02 | Micron Technology, Inc. | Temporary package for semiconductor dice |
| USD402638S (en) | 1997-04-25 | 1998-12-15 | Micron Technology, Inc. | Temporary package for semiconductor dice |
| US5940687A (en) * | 1997-06-06 | 1999-08-17 | International Business Machines Corporation | Wire mesh insert for thermal adhesives |
| KR100431315B1 (ko) * | 1997-06-26 | 2004-10-06 | 주식회사 하이닉스반도체 | 반도체패키지및그제조방법 |
| US6157074A (en) * | 1997-07-16 | 2000-12-05 | Hyundai Electronics Industries Co., Ltd. | Lead frame adapted for variable sized devices, semiconductor package with such lead frame and method for using same |
| KR100271657B1 (ko) * | 1998-05-30 | 2000-11-15 | 김영환 | 칼럼 리드형 반도체 패키지 및 그 제조방법 |
| US6831352B1 (en) * | 1998-10-22 | 2004-12-14 | Azimuth Industrial Company, Inc. | Semiconductor package for high frequency performance |
| US6265761B1 (en) * | 1999-05-07 | 2001-07-24 | Maxim Integrated Products, Inc. | Semiconductor devices with improved lead frame structures |
| KR100344927B1 (ko) * | 1999-09-27 | 2002-07-19 | 삼성전자 주식회사 | 적층 패키지 및 그의 제조 방법 |
| KR100426494B1 (ko) * | 1999-12-20 | 2004-04-13 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 이것의 제조방법 |
| JP4637380B2 (ja) | 2001-02-08 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP3801121B2 (ja) * | 2002-08-30 | 2006-07-26 | 松下電器産業株式会社 | 樹脂封止型半導体装置およびその製造方法 |
| JP3736516B2 (ja) * | 2002-11-01 | 2006-01-18 | 松下電器産業株式会社 | リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法 |
| FR2851374B1 (fr) * | 2003-02-18 | 2005-12-16 | St Microelectronics Sa | Boitier-semi-conducteur a puce de circuits integres portee par les pattes de connexion electrique |
| US20060201709A1 (en) * | 2003-04-07 | 2006-09-14 | Mciver Chandler H | Low profile small outline leadless semiconductor device package |
| US7161232B1 (en) * | 2004-09-14 | 2007-01-09 | National Semiconductor Corporation | Apparatus and method for miniature semiconductor packages |
| FR2917236B1 (fr) * | 2007-06-07 | 2009-10-23 | Commissariat Energie Atomique | Procede de realisation de via dans un substrat reconstitue. |
| JP2009094118A (ja) * | 2007-10-04 | 2009-04-30 | Panasonic Corp | リードフレーム、それを備える電子部品及びその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4649415A (en) * | 1985-01-15 | 1987-03-10 | National Semiconductor Corporation | Semiconductor package with tape mounted die |
| US5060844A (en) * | 1990-07-18 | 1991-10-29 | International Business Machines Corporation | Interconnection structure and test method |
| US5233221A (en) * | 1990-10-24 | 1993-08-03 | International Business Machines Corporation | Electronic substrate multiple location conductor attachment technology |
| US5227232A (en) * | 1991-01-23 | 1993-07-13 | Lim Thiam B | Conductive tape for semiconductor package, a lead frame without power buses for lead on chip package, and a semiconductor device with conductive tape power distribution |
| US5166772A (en) * | 1991-02-22 | 1992-11-24 | Motorola, Inc. | Transfer molded semiconductor device package with integral shield |
| KR940006164B1 (ko) * | 1991-05-11 | 1994-07-08 | 금성일렉트론 주식회사 | 반도체 패키지 및 그 제조방법 |
-
1992
- 1992-11-07 KR KR1019920020847A patent/KR960005042B1/ko not_active Expired - Fee Related
-
1993
- 1993-11-04 DE DE19934337675 patent/DE4337675B4/de not_active Expired - Fee Related
- 1993-11-05 JP JP27660493A patent/JP3388609B2/ja not_active Expired - Lifetime
-
1995
- 1995-03-23 US US08/409,911 patent/US5471088A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125066A (ja) * | 1994-10-26 | 1996-05-17 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置とそれに用いられるリードフレーム、及び樹脂封止型半導体装置の製造方法 |
| US6531769B2 (en) | 1998-11-20 | 2003-03-11 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit package, semiconductor apparatus provided with a plurality of semiconductor integrated circuit packages, method of inspecting semiconductor integrated circuit package and method of fabricating semiconductor integrated circuit |
| US6939740B2 (en) | 1998-11-20 | 2005-09-06 | Oki Electric Industry Co., Ltd. | Method of fabricating an encapsulated semiconductor device with partly exposed leads |
| JP2003023133A (ja) * | 2001-07-06 | 2003-01-24 | Matsushita Electric Ind Co Ltd | リードフレームおよびそれを用いた樹脂封止型半導体装置ならびにその製造方法 |
| US7495319B2 (en) * | 2004-03-04 | 2009-02-24 | Panasonic Corporation | Resin-encapsulated semiconductor device and lead frame, and method for manufacturing the same |
| JP2009135406A (ja) * | 2007-11-02 | 2009-06-18 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置とそれに用いられるエッチング部材、樹脂封止型半導体装置の製造方法、および積層型樹脂封止型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4337675B4 (de) | 2008-04-30 |
| KR960005042B1 (ko) | 1996-04-18 |
| DE4337675A1 (de) | 1994-05-11 |
| KR940012549A (ko) | 1994-06-23 |
| JP3388609B2 (ja) | 2003-03-24 |
| US5471088A (en) | 1995-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3388609B2 (ja) | 半導体パッケージおよびその製造方法 | |
| US5554886A (en) | Lead frame and semiconductor package with such lead frame | |
| KR0179803B1 (ko) | 리드노출형 반도체 패키지 | |
| US6812063B2 (en) | Semiconductor package and fabricating method thereof | |
| US5444301A (en) | Semiconductor package and method for manufacturing the same | |
| US6878570B2 (en) | Thin stacked package and manufacturing method thereof | |
| US6403398B2 (en) | Semiconductor device, manufacturing method thereof and aggregate type semiconductor device | |
| CN101587869B (zh) | 可颠倒无引线封装及其堆叠和制造方法 | |
| JP3461720B2 (ja) | 樹脂封止型半導体装置 | |
| US6723585B1 (en) | Leadless package | |
| US6762079B2 (en) | Methods for fabricating dual loc semiconductor die assembly employing floating lead finger structure | |
| US6297543B1 (en) | Chip scale package | |
| JPH1093001A (ja) | 半導体パッケージおよびその製造方法 | |
| JPH11312706A (ja) | 樹脂封止型半導体装置及びその製造方法、リードフレーム | |
| US8174120B2 (en) | Integrated circuit package system with leadframe substrate | |
| US5929513A (en) | Semiconductor device and heat sink used therein | |
| US20040238923A1 (en) | Surface-mount-enhanced lead frame and method for fabricating semiconductor package with the same | |
| US5296737A (en) | Semiconductor device with a plurality of face to face chips | |
| US6265761B1 (en) | Semiconductor devices with improved lead frame structures | |
| JP3638750B2 (ja) | 半導体装置 | |
| US6214648B1 (en) | Semiconductor chip package and method for fabricating the same | |
| EP0474224B1 (en) | Semiconductor device comprising a plurality of semiconductor chips | |
| JP2008071927A (ja) | 半導体装置の製造方法および半導体装置 | |
| KR100267220B1 (ko) | 반도체소자패키지및그의제조방법 | |
| KR100575859B1 (ko) | 볼 그리드 어레이 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021126 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080117 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100117 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100117 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110117 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120117 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120117 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130117 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |