JPH06209086A - キャパシターを含む半導体メモリ装置及びその製造方法 - Google Patents

キャパシターを含む半導体メモリ装置及びその製造方法

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JPH06209086A
JPH06209086A JP5196268A JP19626893A JPH06209086A JP H06209086 A JPH06209086 A JP H06209086A JP 5196268 A JP5196268 A JP 5196268A JP 19626893 A JP19626893 A JP 19626893A JP H06209086 A JPH06209086 A JP H06209086A
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允基 金
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Abstract

(57)【要約】 （修正有） 【構成】第１導電層５０は半導体基板上に形成され、次
いで第１物質層及び第２物質層が第１導電層上に形成さ
れる。第１物質層及び第２物質層をパタニングして第１
物質パターン及び第２物質パターンからなる複合パター
ンを形成する。前記第１物質は異方性蝕刻され第２物質
パターンより小さい第１物質パターンを形成する。この
際、第２物質パターンの下にアンダカットされた部分が
生じる。次に第１導電層５０を異方性及び部分的に蝕刻
し突出した段差部分を各セル単位で限定させる溝を有す
る第１導電層パターンを形成する。第１物質パターンの
側壁に第１スペーサ４４を形成し前記溝の側壁に第２ス
ペーサを形成した後に第１導電層パターンを異方性蝕刻
しダブルシリンダー状電極を形成する。 【効果】これにより、ダブルシリンダー状ストレージ電
極が容易に製造でき、半導体メモリ装置のセルキャパシ
タンスを信頼性あるよう増大させ得る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はキャパシターを有する半
導体メモリ装置及びその製造方法に係り、特にメモリセ
ルの高信頼性と大きいセルキャパシタンスのためのダブ
ルシリンダー状ストレージ電極を持つキャパシターを含
む高集積半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】メモリセル面積の減少によるセルキャパ
シタンスの減少はＤＲＡＭ（DynamicRandom Access Mem
ory）の集積度増加を妨げる要因となるが、セルキャパ
シタンスの減少問題はメモリセルの読み出し能力を低下
させソフトエラー率を増加させるだけでなく、低電圧で
の素子動作を困難にし作動の際電力消耗を過多にするの
で半導体メモリ装置の高集積化のためには必ず解決され
るべき課題である。
【０００３】通常、約１．５μｍ2 のメモリセル面積を
有する６４Ｍｂ級ＤＲＡＭにおいては一般的な２次元的
なスタック形メモリセルを使用するならＴａ2 Ｏ5 のよ
うな高誘電率の物質を使用しても十分なキャパシタンス
が得にくいので３次元的構造のスタック形キャパシター
を提案しセルキャパシタンスの向上を図っている。二重
スタック(Double stack)構造、フィン(Fin) 構造、円筒
形電極 (Cylindricalelectrode)構造、スプレッドスタ
ック(Spread stack)構造及びボックス(Box) 構造はメモ
リセルのセルキャパシタンス増加のために提案されたス
タック形キャパシターである。
【０００４】円筒構造は円筒の外面だけでなく内面まで
有効キャパシター領域に利用でき３次元的スタック形キ
ャパシター構造になるが、特に６４Ｍｂ級メモリセルや
それ以上に高集積されるメモリセルに適した構造であ
る。又、現在は円筒の内部に円柱、或いは他の円筒を添
加することによりシリンダーの内面及び外面だけでな
く、シリンダー内に形成された柱や内部シリンダーの外
面までも有効セルキャパシタンス領域に利用するための
改善されたスタック形キャパシター構造が提案されてい
る。
【０００５】一例として、Ｔ．カガ (Ｋａｇａ) らが提
案した「１．５Ｖ動作６４ＭｂＤＲＡＭのための王冠形
のスタック形キャパシターセル（Crown-Shaped Stacked
-Capacitor Cell for 1.5-V Operation 64-Mb DRAM's),
電子デバイスに関するＩＥＥＥ会報(IEEE Transactions
on Electron Devices)Vol.38 No.2, ２月 1991, pp255
〜260)」にはシリンダー（外部シリンダー）の内部に又
他の内部シリンダーが形成されている。（このような構
造を以下ダブルシリンダーと称する）図１乃至図４は前
記Ｔ．カガ (Ｋａｇａ) らの論文に載せられている従来
の方法による半導体メモリ装置のダブルシリンダー状ス
タック形キャパシターの製造方法を説明するために示し
た断面図である。
【０００６】図１は外部シリンダーを形成するための第
１多結晶シリコン層３４とスペーサ３６を形成する段階
を説明する。特に、フィールド酸化膜１２により活性領
域及び分離領域に分けられる半導体基板の前記活性領域
に、一つのビットライン２０とドレイン領域１６を共有
しそれぞれが一つずつのソース領域１４及びゲート電極
１８を具備するトランジスタを形成した後に、結果物全
面に前記トランジスタを他の導電層（この後の段階によ
り製造される導電層）から絶縁させるための絶縁層１９
を形成する。次に、この結果物全面に平坦化層２２を形
成した後、前記ソース領域１４上に積層されている絶縁
層及び平坦化層を部分的に取り除きストレージ電極をソ
ース領域１４と連結するためのコンタクトホールを形成
する。こうして得られた結果物の全面に第１多結晶シリ
コン及び第１二酸化シリコン層２４を沈積し前記コンタ
クトホールを満たす柱電極３０を形成し、これにより得
られた結果物の全面に窒化シリコン層２６及び第２二酸
化シリコン層３２を積層し続ける。そして、前記ソース
領域１４上に形成された第２二酸化シリコン層３２、窒
化シリコン層２６及び第１二酸化シリコン層２４を部分
的に取り除き井戸を形成する。この井戸は各セル単位で
限定された模様に形成され前記柱電極３０の表面を露出
させる。次いで、結果物全面に第２多結晶シリコンを蒸
着し外部シリンダーを形成するための第１多結晶シリコ
ン３４を形成した後、前記第１多結晶シリコン層３４の
上に第３二酸化シリコンを形成する。この第３二酸化シ
リコン層を異方性蝕刻することにより前記井戸の内部側
壁に第３二酸化シリコンからなるスペーサ３６を形成す
る。
【０００７】図２では第２多結晶シリコン層３８及び第
４二酸化シリコン層４０を形成する段階を説明する。図
１の段階以後に、スペーサ３６の形成されている結果物
の全面に第３多結晶シリコンを蒸着し外部シリンダーを
形成するための第２多結晶シリコン３８を形成しこの結
果物の全面に第４二酸化シリコン層４０を形成し第２多
結晶シリコン層の表面が露出されないようにする。
【０００８】図３ではストレージ電極１００を形成する
段階を説明している。図２の段階を完了した後に、前記
第４二酸化シリコン層をエッチバックするが、この時こ
のエッチバック工程は前記第２多結晶シリコン層３８の
一部分が外部に露出されるまで結果物の全面に対して実
施される。次いで、前記第２多結晶シリコン層の露出さ
れた部分を異方性蝕刻で取り除き第１多結晶シリコン層
３４の一部を露出させこの露出された部分も同様に異方
性蝕刻により取り除かれる。こうして外部シリンダー３
４′及び内部シリンダー３８′からなるストレージ電極
１００を形成する。この時、参照符号４０′は前記第４
二酸化シリコン層４０をエッチバックすることにより内
部シリンダーの中に残された酸化物を指す。
【０００９】図４ではキャパシターを完成する段階を説
明する。酸化物滓４０′、スペーサ３６及び第２二酸化
シリコン層３２を取り除いた後に前記ストレージ電極１
００の全面に誘電体膜１１０を形成し、次いで結果物の
全面に第４多結晶シリコンを蒸着しプレート電極１２０
を形成することにより、ストレージ電極１００、誘電体
膜１１０及びプレート電極１２０からなるキャパシター
を完成する。
【００１０】前述した従来の方法による半導体メモリ装
置のキャパシター製造方法によれば、外部円筒の内部に
又他の内部円筒の添加されたダブルシリンダー状ストレ
ージ電極が形成でき半導体メモリ装置のセルキャパシタ
ンスを向上させることはできるが、次のような短所を持
つ。
【００１１】第１）図１に示すように柱電極の形成のた
めコンタクトホールを形成した後このコンタクトホール
を第１多結晶シリコンで満たすが、第１多結晶シリコン
がコンタクトホールを埋める状態によりその上部に形成
される円筒の模様が左右されるのでコンタクトホール部
分にのみ前記第１多結晶シリコンを正確に満たすことが
重要であるが、その工程が非常に難しい。
【００１２】第２）図１に示した通り、前記第２二酸化
シリコン層３２を異方性蝕刻することにより前記井戸を
形成する工程において、前記井戸はその側壁が傾斜を持
つよう形成されやすいが、プレート電極形成の際セルの
間に孔（Void）を発生させ半導体メモリ装置の電気的特
性を潜在的に低下させる。
【００１３】第３）図３で説明したように第４二酸化シ
リコン層４０をエッチバックする工程の場合その程度を
調節しにくいので均一のセルキャパシタンスの確保が難
しい。
【００１４】第４）図２のように、ストレージ電極が三
つの多結晶シリコンから構成されるので、各多結晶シリ
コン間の境界面には自然酸化膜が生じ直列抵抗成分が大
きくなり各導電層間の接着性がよくない場合ウェハーを
回転する時のように力を加えれば多結晶シリコン層のか
けらが取れてしまうこともある。
【００１５】第５）こうして得られたダブルシリンダー
状電極の端部分が尖って形成されるので漏洩電流の発生
する可能性が多い等の問題点が指摘された。
【００１６】
【発明が解決しようとする課題】本発明の目的は前記ダ
ブルシリンダー状電極より更に大きい有効表面積を有す
るキャパシターを具備する半導体メモリ装置を提供する
ことである。
【００１７】本発明の他の目的は前記のようなキャパシ
ターを有する半導体メモリ装置の製造方法を提供するこ
とである。
【００１８】本発明の又他の目的は前述した従来の方法
の問題点を解決するためにダブルシリンダー状電極を有
する半導体メモリ装置の製造方法を提供することであ
る。
【００１９】
【課題を達成するための手段】前記目的を達成するため
に、本発明はトランジスタのソース領域と連結された内
部シリンダー及び外部シリンダーからなるダブルシリン
ダー状を有し前記内部シリンダーの内部に最小限一つの
柱を具備する第１電極と、前記第１電極を被覆する誘電
体膜と、前記誘電体膜の上に形成された第２電極を具備
するキャパシターを含む半導体メモリ装置を提供する。
【００２０】又、本発明はトランジスタのソース領域と
連結された最小限三つのシリンダーからなるシリンダー
状を有する第１電極と、前記第１電極を被覆する誘電体
膜と、前記誘電体膜の上に形成された第２電極を具備す
るキャパシターを含む半導体メモリ装置を提供する。
【００２１】前述した他の目的を達成するために、本発
明は半導体基板の上に突出部を各セル単位で限定する溝
を具備しその突出部上に最小限一つの第１物質パターン
が前記突出部より小さい大きさで形成されている第１導
電層パターンを形成する段階と、第１物質パターンの形
成された第１導電層上に第１導電層パターンを構成する
物質と同一の物質を沈積し、上部段差部分と下部段差部
分からなる二重段差突出部分を有する第４物質層を形成
する段階と、内部シリンダーを形成するための第１スペ
ーサを上部段差部分の側壁に形成し外部シリンダーを形
成するための第２スペーサを下部段差部分の側壁に形成
する段階と、第１スペーサ、第２スペーサ及び第１物質
パターンを蝕刻マスクで利用し第４物質層と第１導電性
パターンを異方性蝕刻することにより各セル単位で限定
された模様の最小限一つの中央柱（central bar ）を具
備するダブルシリンダー電極を形成する段階を具備する
キャパシターを含む半導体メモリ装置の製造方法を提供
する。
【００２２】又、本発明は突出部を各セル単位で限定す
る第１溝と前記突出部に形成された第１溝より浅い深さ
で形成された最小限一つの第２溝を具備する第３導電層
パターンを形成する段階と、外部シリンダー壁を形成す
るための第１スペーサを前記第１溝の側壁に内部シリン
ダー壁を形成するための複数の第２スペーサを前記第２
溝の側壁に形成する段階と、前記第１スペーサと第２ス
ペーサを蝕刻マスクで利用し前記第１導電層パターンを
異方性蝕刻することにより外部シリンダー及び複数の内
部シリンダーから構成された第１電極を形成する段階を
具備するキャパシターを含む半導体メモリ装置製造方法
を提供する。前記第３導電層パターンは半導体基板の上
に第１導電層を形成する段階と、予備的な第１物質パタ
ーンと第２物質パターンから構成された最小限一つの複
合パターンを各セル単位で限定された形に第１導電層の
上に形成する段階と、前記予備的な第１物質パターンを
等方性蝕刻し第２物質パターンの縁の下にアンダカット
（undercut）部分を形成し前記第２物質パターンより小
さい大きさで第１物質パターンを形成する段階と、第１
物質層パターン及び第２物質層パターンがその上に形成
された第１導電層の上に第５物質を沈積し前記アンダカ
ット部分を満たし溝を具備する第５物質層を形成する段
階と、第５物質層の溝の側壁に第３スペーサを形成する
段階と、第３スペーサ及び第１物質パターンを蝕刻マス
クで利用し前記第５物質層、第２物質層パターン及び第
１導電層を異方性蝕刻することにより第３導電性パター
ンを形成する段階により形成される。
【００２３】前述した他の目的を達成するために、本発
明は半導体基板の上に、突出した段差部を各セル単位の
模様に限定させる溝を具備しその突出した段差部分の上
に段差部分よりは小さい大きさで形成された第１物質パ
ターンを具備した第１導電層を形する段階と、内部シリ
ンダーを形成するための第１スペーサを前記第１物質パ
ターンの側壁に形成し、外部シリンダーを形成するため
の第２スペーサを溝の側壁に形成する段階と、前記第１
スペーサ及び第２スペーサを蝕刻マスクで利用し前記第
１導電性パターンを異方性及び部分的に蝕刻することに
より各セル単位で限定された模様のキャパシターのダブ
ルシリンダー状の電極を形成する段階を具備するキャパ
シターを含む半導体メモリ装置の製造方法を提供する。
前記第１導電性パターンは、半導体基板上に第１導電層
を形成する段階と、各セル単位で限定され予備的な第１
物質パターン及び前記予備的な第１物質パターンの上に
形成された第２物質パターンからなる複合パターンを形
成する段階と、前記予備的な第１物質パターンを等方性
蝕刻し予備的な第１物質パターンの縁部分を取り除くこ
とにより第１物質パターンを形成する段階と、前記第２
物質パターンを蝕刻マスクで利用することによって前記
第１導電層を部分的に異方性蝕刻し、溝を有する第１導
電層パターンを形成する段階と、前記第２物質パターン
を取り除く段階により形成される。又、自然酸化膜は前
記第１導電層の上に形成し前記第３導電層は前記自然酸
化膜の上に形成することが望ましい。第１導電層及び第
３導電層の間に介在され形成された自然酸化膜は蝕刻段
階で蝕刻基準面に活用され前記第１導電層パターンを形
成する時蝕刻工程の再現性を向上させる。
【００２４】本発明の一側面によれば、第１導電層を形
成するに先立って、半導体基板の全面にスペーサ層を形
成することが望ましい。
【００２５】第１電極を形成した後に前記スペーサ層を
取り除くことが第１電極の下部表面をキャパシターの有
効面積に活用するようできる。
【００２６】本発明の又他の側面によれば、望ましくは
第１導電層パターンの露出された表面部は熱的に酸化さ
れ酸化膜を形成しその後に酸化膜は取り除かれる。従っ
て、等方性蝕刻工程で発生する、第１導電層パターンの
表面部が損傷されたことは取り除かれ優れたプロファイ
ルを有するダブルシリンダー状のストレージ電極を提供
する。
【００２７】本発明は又、半導体基板の上に第１導電層
を形成する段階と、第１導電層の上に予備的な第１物質
パターン及び第２物質パターンから構成され各セル単位
で限定された模様で形成された複合パターンを形成する
段階と、前記予備的な第１物質層パターンを等方性蝕刻
することにより前記第２物質層パターンの縁部分の下に
アンダカット部分を形成し第２物質パターンより小さく
第１物質パターンを形成する段階と、第５物質を蒸着
し、第１物質パターンと第２物質パターンの形成された
第１導電層のアンダカット部分を埋める第５物質層を形
成する段階と、前記第５物質層と第１導電層を異方性蝕
刻することにより突出部分を各セル単位で限定する溝を
有する第１導電層パターンを形成し前記アンダカット部
分に前記第５物質パターンを残しておく段階と、前記第
２物質パターン及び前記第１物質パターンを取り除く段
階と、内部シリンダーを形成するための第１スペーサを
第５物質パターンの内壁に形成し外部シリンダーを形成
するための第２スペーサを第５物質層パターンの外壁及
び溝の側壁に形成する段階と、前記第１スペーサ及び第
２スペーサを蝕刻マスクで利用し第５物質パターン及び
第１導電層パターンを異方性蝕刻することにより、各セ
ル単位で限定された模様のダブルシリンダー状電極を形
成する段階を具備するキャパシターを含む半導体メモリ
装置の製造方法を提供する。
【００２８】又、本発明は半導体基板の上に第１導電層
を形成する段階と、第１導電層の上に予備的な第１物質
パターン及び第２物質パターンから構成され、各セル単
位で限定された複合パターンを形成する段階と、前記予
備的な第１物質パターンを等方性蝕刻することにより前
記第２物質パターンの縁の下にアンダカット部分を形成
し前記第２物質パターンより小さい大きさに第１物質パ
ターンを形成する段階と、前記第１導電層を異方性蝕刻
することにより各セル単位で限定された模様の第１導電
性パターンを形成する段階と、前記第２物質パターンを
取り除く段階と、前記第１物質パターンの側壁に第１ス
ペーサを形成する段階と、前記第１物質パターンを取り
除く段階と、前記第１導電性パターンを異方性蝕刻する
ことによりその上部縁の表面に突出した段差部分を有す
る第２導電性パターンを形成する段階と、前記第１スペ
ーサを取り除く段階と、内部シリンダーを形成するため
の第１シリンダースペーサを前記突出部の内壁に形成し
外部シリンダーを形成するための第２シリンダースペー
サを突出した段差部分の外側の側壁に形成する段階と、
前記第１スペーサ及び第２スペーサを蝕刻マスクで利用
し前記第２導電性パターンを異方性蝕刻することにより
ダブルシリンダー状電極を形成する段階を具備するキャ
パシーを含む半導体メモリ装置の製造方法を提供する。
【００２９】
【作用】本発明によれば、内部シリンダーの内側に最小
限一つの柱を有するダブルシリンダー状ストレージ電極
及び最小限三つのシリンダーを有するシリンダー状電極
が提供され半導体メモリ装置のセルキャパシタンスが増
大させ得る。
【００３０】又、スペーサを蝕刻マスクで利用し第１導
電層を異方性蝕刻することにより端が尖って形成される
ことがなくダブルシリンダー状ストレージ電極が形成で
き、従来のダブルシリンダー状ストレージ電極で起こる
漏洩電流を防ぐことができる。ダブルシリンダー状電極
を空間（void）形成や自然酸化膜の形成なく簡単に製造
できる。
【００３１】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。
【００３２】〔実施例１〕図５乃至図９は本発明による
半導体メモリ装置製造方法の第１実施例を説明するため
に示した断面図である。
【００３３】図５は平坦化層４０、蝕刻阻止層４２、ス
ペーサ層４４及び第１導電層５０を形成する段階を説明
する。
【００３４】具体的には、活性領域と分離領域を限定す
るために半導体基板１０の上にフィールド酸化膜を１２
を形成する。次に、活性領域にはドレイン領域１６とド
レイン領域１６に接しているビットライン２０を共有し
ソース領域１４及びゲート電極１８を具備したトランジ
スタが形成され、フィールド酸化膜１２上には隣接した
セルのゲート電極と連結されたワードライン１８′が形
成される。その後に、絶縁層１９が結果物の全面に形成
され以後の工程で形成される導電層からトランジスタを
絶縁する。絶縁層１９の上にはトランジスタにより不均
一になった半導体基板の表面を平坦化するために結果物
の表面を平坦化できる物質、例えばＰＥＴＥＯＳ（plas
ma-enhanced tetra-ethyl-orthosilicate ：プラズマ増
強テトラ・エチル・オルト珪酸塩）又はＢＰＳＧ（boro
-phosphorous silicate glass ：硼燐酸珪酸塩ガラス）
を結果物全面に４，０００Å〜６，０００Åの厚さで蒸
着した後平坦化し平坦化層４０を形成する。その後に、
窒化物、例えばシリコン窒化物Ｓｉ3 Ｎ4 を平坦化層４
０の上に３００Å〜５００Åの厚さで蒸着し蝕刻阻止層
４２を形成し、次いでその上に高温酸化物（ＨＴＯ）の
ような酸化物を低圧化学気相蒸着（ＬＰＣＶＤ）法によ
り５００Å〜１，０００Åの厚さで蒸着しスペーサ層４
４を形成する。（本発明の又他の実施例によれば、平坦
化層の形成は略されることもできる。即ち、蝕刻阻止層
４２は直ぐ絶縁層１９の上に形成されることもでき
る。）スペーサ層４４を形成し下部構造からキャパシタ
ーを分離させる。従って、キャパシターの下部表面は有
効キャパシター面積に活用されセルキャパシタンスが増
大できる。スペーサ層４４はストレージ電極を形成した
後に取り除かれることにより、ストレージ電極の下部表
面を露出させる。スペーサ層４４は蝕刻阻止層４２を利
用して取り除かれることができるが、これはスペーサ層
が所定の蝕刻に対し蝕刻阻止層を構成する物質と蝕刻率
の異なる物質から構成されるので可能である。所定の蝕
刻に対し二物質の中の一つが残りの一つに対し４倍以上
の選択比（selectivity ）を有する時、二物質は相異な
る蝕刻率を有する。本実施例において、前述した通り、
窒化物は蝕刻阻止層４２を構成する物質で利用されるこ
とができ、酸化物はスペーサ層４４を構成する物質で利
用され得る。（本発明の又他の実施例によれば、酸化物
を塗布しスペーサ層を形成する段階は略され得る。この
代わり蝕刻阻止層４２をスペーサ層の厚さほど厚く形成
しキャパシターの下部表面を有効キャパシター領域に活
用できる。）次いで、ソース領域１４の上に蒸着された
絶縁層１９、平坦化層４０、蝕刻阻止層４２及びスペー
サ層４４を通常の写真蝕刻工程を通じて部分的に取り除
くことによりトランジスタのソース領域１４の一部を露
出しストレージ電極をソース領域１４に電気的に連結す
るコンタクトホールを形成する。引き続き、導電物質、
例えば、不純物の塗布された多結晶シリコンを結果物の
全面に４，０００Å〜６，０００Åの厚さで蒸着し第１
導電層５０を形成する。望ましくは第１導電層５０を形
成しコンタクトホールを埋め柔らかく平坦化した表面を
作る。
【００３５】ここで、高集積度を有する半導体メモリ装
置を製造したり半導体メモリ装置の信頼度を確保するた
めに、好ましくはスペーサ（図示せず）をコンタクトホ
ールの内壁に形成する。スペーサは絶縁物質、例えば、
ＨＴＯのような物質をその内部にコンタクトホールの形
成されている結果物の全面に蒸着し絶縁物質層を形成
し、その以後に前記絶縁物質層を異方性蝕刻する。
【００３６】又、前述したようなスペーサを形成するこ
とにおいて、所定の蝕刻工程に対しスペーサ層４４を構
成する物質と蝕刻率の異なる物質（通常、前記蝕刻阻止
層を構成する物質と同一の物質）より構成された保護膜
を望ましくはコンタクトホールの内壁とコンタクトホー
ルの内壁に形成されたスペーサの間に介し形成すること
により、スペーサ層４４が以後の段階で取り除かれる際
前記スペーサが同時に取り除かれることが防げる。
【００３７】図６は第１物質パターン６６、第２物質パ
ターン６８及び第１導電層パターン５０ａを形成する段
階を説明する。具体的には、第１導電層５０の形成され
ている半導体基板の全面に窒化物（例えば、窒化シリコ
ン）又は酸化物（例えば、ＨＴＯ）のように所定の蝕刻
に対し第１導電層５０を構成する物質とその蝕刻率の異
なる物質を５００Å〜１，０００Åの厚さで蒸着するこ
とにより第１物質層を形成する。続けて、第１物質層の
全面に所定の等方性蝕刻に対し第１物質層を構成する物
質と蝕刻率が違い、所定の異方性蝕刻に対し第１導電層
５０を構成する物質と蝕刻率の異なる物質、例えば酸化
物（第１物質層として窒化物を使用する場合）や窒化物
（第１物質層として酸化物を使用する場合）を約５００
Å〜１，０００Åの厚さで塗布し第２物質層を形成す
る。次いで、第１物質層及び第２物質層を従来の写真蝕
刻工程を通じて第１導電層の表面が露出されるまで異方
性蝕刻することにより各セル単位で限定され、予備的な
第１物質パターン（第１物質パターン６６の予備的な形
態）及びそれと等しい大きさを持ち、その上に積層され
た形態の第２物質パターン６８よりなる複合パターンを
形成する。
【００３８】その後、第１物質層パターンは湿式蝕刻を
通じて等方性蝕刻され第１物質層パターンの縁部分を第
１物質層パターンの側壁から水平方向へ約１，０００Å
〜１，５００Å位部分的に取り除くことにより第１物質
パターン６６を形成する。ここで、第１物質層が窒化物
より構成された場合に、燐酸が蝕刻液に用いられ、前記
第１物質層が酸化物から構成された場合には緩衝酸化物
蝕刻液(Buffered oxide etchant ：ＢＯＥ）が蝕刻液に
使用される。ＢＯＥはＮＨ4 ＦとＨＦを適正比で混合し
て作った酸化物蝕刻液である。ここで、異方性蝕刻工程
の蝕刻量は以後の段階で第１物質パターン６６の側壁に
形成されたスペーサの厚さを鑑みて決定される。蝕刻さ
れた縁部分の横方向の長さはスペーサの幅（即ち、一番
長い横方向の長さ又は下側表面の幅）よりは大きくなけ
ればならない。そうでなければ、ダブルシリンダー電極
が製造され得ない。
【００３９】次に、第２物質層６８を蝕刻マスクで使用
し第１導電層５０を蝕刻対象物にして結果物全面に異方
性蝕刻行うことにより第１導電層５０を所定の深さ、約
１，０００Å〜１，５００Å位蝕刻し、各セルの間に溝
Ｇを有する第１導電層パターン５０ａを形成する。溝は
突出した段差部分を各セル単位で限定する。
【００４０】ここで、第１導電層パターン５０ａを形成
する段階以後に第１物質パターン６６を形成する段階が
遂行できる。即ち、予備的な第１物質パターン及び第２
物質パターン６８より構成された複合パターンを形成し
た後に、第１導電層５０を異方性蝕刻し第１導電層パタ
ーン５０ａを形成し、次いで前記予備的な第１物質パタ
ーンを等方性蝕刻し第１物質パターン６６を形成する。
第１物質パターンは又第１導電層パターン５０ａの突出
した段差部分よりその大きさが小さい。
【００４１】図７は第１物質パターン６６の側壁に第１
スペーサ７０ａを形成し溝Ｇの側壁に第２スペーサ７０
ｂを形成する段階を説明する。第１スペーサ７０ａ及び
第２スペーサ７０ｂの全てが第３物質からなる。特に、
第２物質パターン６８を取り除いた後に、所定の異方性
蝕刻に対し第１物質パターン６６及び第１導電層パター
ン５０ａを構成する物質とその蝕刻率の異なる物質、例
えば酸化物（第１物質パターン６６が窒化物より構成さ
れた場合）或いは窒化物（第１物質パターン６６が酸化
物より構成された場合）を結果物全面に約５００Å〜
１，０００Å位の厚さで塗布することにより、第１物質
パターン６６が形成されている第１導電層パターン５０
ａを被覆する第３物質層を形成する。その後、前記第３
物質層を蝕刻対象物にして結果物全面に異方性蝕刻を遂
行することにより第１スペーサ７０ａ及び第２スペーサ
７０ｂを形成する。
【００４２】ここで、第１スペーサ７０ａの幅は予備的
な第１物質パターンの棚状部の幅よりも短くすべきであ
る。そうでなければ、第１スペーサ及び第２スペーサが
互いに連結され突出した段差部分の縁部分が露出されな
くなる。このような場合には、ダブルシリンダー状のス
トレージ電極が形成され得ない。
【００４３】図８はストレージ電極１００を形成する段
階を説明する。特に、湿式蝕刻により第１物質パターン
６６を取り除いた以後に、第２スペーサ７０ｂの間のス
ペーサ層４４の表面が外部に露出されるまで第１導電層
パターン５０ａの露出された部分を異方性蝕刻すること
により各セル単位で限定された模様のダブルシリンダー
状電極１００を完成する。ここで、点線で区切られる部
分は第１導電層パターン５０ａを異方性蝕刻した後に得
られたダブルシリンダー状のストレージ電極を示す。
【００４４】図９は誘電体膜１１０及びプレート電極１
２０を形成する段階を説明する。第１スペーサ７０ａ及
び第２スペーサ７０ｂを取り除いた後、スペーサ層４４
を取り除きストレージ電極１００を露出させる。それか
ら、誘電体膜、例えば酸化物／窒化物／酸化物ＯＮＯ膜
やＴａ2 Ｏ5 膜をストレージ電極１００の全面に約６０
Å位の厚さで形成する。次いで、前記誘電体膜１１０が
形成されている結果物の全面に導電物質、例えば不純物
のドープされた多結晶シリコンを約２，５００Åの厚さ
で蒸着しプレート電極１２０を形成し、これによりスト
レージ電極１００、誘電体膜１１０及びプレート電極１
２０を具備したキャパシターを完成する。
【００４５】ここで、第１スペーサ７０ａ及び第２スペ
ーサ７０ｂとスペーサ層４４を取り除く段階は第１スペ
ーサ７０ａ、第２スペーサ７０ｂ及びスペーサ層４４が
同じ物質からなる場合には只の一回の湿式段階により完
成され得る。そうでなければ、第１スペーサ７０ａ及び
第２スペーサ７０ｂがスペーサ層４４を構成する物質と
異なる物質より構成されている場合には２回の蝕刻段階
が遂行されるべきである。
【００４６】本発明による半導体メモリ装置のキャパシ
ター製造方法の第１実施例によれば、ダブルシリンダー
状ストレージ電極を有するキャパシターが容易に製造で
き、半導体メモリ装置のセルキャパシタンスを信頼性あ
るよう増大させ得る。
【００４７】〔実施例２〕図１０乃至図１３は本発明に
よる半導体メモリ装置のキャパシターの製造方法の第２
実施例を説明する断面図である。
【００４８】本実施例においては、第１実施例の図６の
第２物質パターン６８を取り除く段階から得られた結果
物の全面に第４物質層７２を形成する段階を更に具備す
ることを除けば第１実施例と同一の手続きが反復され
る。
【００４９】図１０は第１物質パターン６６、第２物質
パターン６８及び第１導電層パターン５０ａを形成する
段階を説明する。特に、第１実施例の図５のように第１
導電層５０が形成されている半導体基板の全面に第１物
質パターン６６、第２物質パターン６８及び第１導電層
パターン５０ａを第１実施例のような方式で形成する。
【００５０】図１１は第４物質層７２、第１スペーサ７
０ａ及び第２スペーサ７０ｂを形成する段階を説明す
る。特に、図１０の第２物質パターン６８を取り除いた
後に、第４物質層を蒸着し、第１導電層パターン５０ａ
及び第１物質パターン６６がその上に形成されている結
果物の全面に第４物質層７２を形成する。ここで、第４
物質として、第１導電層５０を構成する物質と同じ蝕刻
率を有する物質、望ましくは不純物のドープされた多結
晶シリコンを使用し約１，０００Å〜１，５００Åの厚
さで蒸着する。こうして得られた結果物は図１１に示し
たように、上部段差部と下部段差部よりなる２重段差突
出部を有するが、これは第４物質層が（各セル単位の間
に）溝を有しその突出した部分の上に第１物質パターン
６６が形成されている第１導電層パターン５０ａを被覆
するからである。
【００５１】次に、第３物質を結果物の全面に塗布し第
３物質層を形成し、続けてこの物質層を異方性蝕刻し第
４物質層７２の第１段差部分（上部段差部）の側壁に第
１スペーサ７０ａを形成し、第２段差部分（下部段差
部）の側壁に第２側壁７０ｂを形成する。又、第３物質
としては、任意の異方性蝕刻に対し第４物質層７２を構
成する物質とその蝕刻率の異なるいずれの物質や第１物
質パターン６６を構成する物質に構わず全て使用可能で
ある。本実施例では、第３物質として酸化物或いは窒化
物を用いた。
【００５２】図１２はストレージ電極１００を形成する
段階を説明する。具体的には、図１１の段階以後に、第
４物質層７２と第１導電層パターン５０ａの全てを第１
スペーサ７０ａ及び第２スペーサ７０ｂを蝕刻マスクで
使用し第２スペーサ７０ｂの間にあるスペーサ層４４の
表面が露出されるまで異方性蝕刻することにより中心柱
を含んでいるダブルシリンダー状ストレージ電極１００
を完成する。この蝕刻段階の中に、第４物質層が異方性
蝕刻されることにより第１物質パターン６６が露出され
れば、前記露出された第１物質パターン６６も追加的な
蝕刻マスクで作用しストレージ電極の内部シリンダーの
内に柱を形成する。この際、点線で限定された部分は第
４物質層７２及び第１導電層パターン５０ａを異方性蝕
刻した後に得られたダブルシリンダー状のストレージ電
極（中心柱を持つ）を表す。
【００５３】第４物質層を構成する物質が所定の異方性
蝕刻に対し第１導電層パターン５０ａを構成する物質と
異なる蝕刻率を持っている場合には、第４物質層７２及
び第１導電層パターン５０ａを蝕刻するための２回の異
方性蝕刻段階が遂行されるべきであり、これは望ましく
ない。
【００５４】第４物質層７０が第１導電層パターン５０
ａを構成する物質と同一の物質よりなる場合には、第１
スペーサ７０ａ及び第２スペーサ７０ｂの下に残留する
部分はストレージ電極の一部分となる。
【００５５】図１３は誘電体膜１１０とプレート電極１
２０を形成する段階を説明する。第１スペーサ７０ａ、
第２スペーサ７０ｂ、第１物質パターン６６及びスペー
サ層４４を取り除きストレージ電極１００を露出させた
後に、誘電体膜１１０及びプレート電極１２０を順次的
に第１実施例のような方式で形成しストレージ電極１０
０、誘電体膜１１０及びプレート電極１２０を具備する
キャパシターを完成する。
【００５６】本実施例によれば、内部シリンダーの内に
中央柱を具備するダブルシリンダー状ストレージ電極が
得られる。しかしながら、複数の第１物質層パターンが
前記突出した段差部に形成される時、（例えば、第１物
質パターンが四つのかけらに分かれた場合）複数の柱が
内部シリンダーの内側に形成されることは明らかであ
る。又、シリンダーの高さは第４物質層７２の厚さほど
増加し得る。それで、本実施例によるキャパシター及び
従来のダブルシリンダー状キャパシターより大きいセル
キャパシタンスが確保できる。
【００５７】〔実施例３〕図１４乃至図１６は本発明に
よる半導体メモリ装置のキャパシター製造方法の第３実
施例を説明するための断面図である。
【００５８】図１４は第１物質パターン６６、第２物質
パターン６８及び第５物質パターン８４を形成する段階
を示す。第１実施例のような方式で、第１導電層５０
（図５）を形成した後に、第１物質パターン６６及び第
２物質パターン６８を形成する。次いで、結果物の全面
に所定の異方性蝕刻に対し第２物質パターン６８を構成
する物質と蝕刻率が異なり所定の等方性蝕刻に対し第１
物質パターン及び第２物質パターンを構成する物質と蝕
刻率の異なる第５物質、例えば第１導電層５０を構成す
る物質と同一の物質（不純物のドープされた多結晶シリ
コン）を蒸着し第５物質層８４を形成する。次に、第１
物質パターン６６を蝕刻マスクで使用し第５物質層を異
方性蝕刻することにより、第１物質パターン６６を形成
するために予備的な第１物質パターンを等方性蝕刻し形
成されたアンダカット部分を埋める第５物質層パターン
８４′を残しておく。ここで、第１導電層５０の露出さ
れた表面部は異方性蝕刻により所定の深さまで蝕刻され
点線で表示された（図１０の第１導電層パターン５０ａ
のような溝を有する）第２導電層パターン５０ｂを形成
する。
【００５９】図１５は第５物質層パターン８４′の側壁
に第１スペーサ７０ａ及び第２スペーサ７０ｂを形成
し、ダブルシリンダー状ストレージ電極１００を形成す
る段階を説明する。第１物質パターン６６及び第２物質
パターン６８を取り除いた後に、所定の異方性蝕刻に対
し第１導電層５０を構成する物質とその蝕刻率の異なる
物質、例えばＨＴＯのような酸化物や窒化シリコンのよ
うな窒化物を結果物の全面に約１，０００Åの厚さで蒸
着し第６物質層を形成し、この第６物質層を異方性蝕刻
し第５物質パターン８４′の内壁に第１スペーサ７０ａ
を形成し、第５物質パターン８４′の外壁には第２スペ
ーサ７０ｂを形成する。ここで、第２スペーサ７０ｂを
第２導電性パターン５０ｂの溝の側壁にまで及ぶよう形
成する。次に、第１スペーサ７０ａ及び第２スペーサ７
０ｂを蝕刻マスクで使用し、第５物質パターン８４′及
び第２導電性パターン５０ｂを蝕刻対象物にしてスペー
サ層４４が露出されるまで結果物全面に異方性蝕刻を遂
行する。そうして、各セル単位で限定された模様の（点
線により表した）ダブルシリンダー状ストレージ電極１
００を完成する。
【００６０】図１６は誘電体膜１１０及びプレート電極
１２０を形成する段階を説明する。第１スペーサ７０ａ
及び第２スペーサ７０ｂとスペーサ層４４を取り除きス
トレージ電極１００を露出させた後に誘電体膜１１０及
びプレート電極１２０を第１実施例のような方法で順次
的に形成しストレージ電極１００、誘電体膜１１０及び
プレート電極１２０を具備するキャパシターを完成す
る。
【００６１】本実施例によれば、第５物質パターン８
４′及び第２導電層パターン５０ｂが同時に蝕刻される
ので、前記第１実施例及び第２実施例より更に容易にダ
ブルシリンダー状ストレージ電極が形成できる。
【００６２】〔実施例４〕図１７乃至図１９は本発明に
よる半導体メモリ装置のキャパシターの製造方法の第４
実施例を説明する断面図である。
【００６３】図１７は第５物質層８４の溝の側壁に第３
スペーサ９６を形成する段階及び第３導電層パターン５
０ｃを形成する段階を説明する。第３実施例のような方
法通り図１４の溝を有する第５物質を形成した後に、所
定の異方性蝕刻に対し第５物質層８４を構成する物質と
その蝕刻率の異なる第７物質、例えば（第５物質層８４
が多結晶シリコンからなる場合に）窒化物や酸化物を結
果物の全面に約１，０００Åの厚さで蒸着することによ
り第７物質層を形成し、この第７物質層を異方性蝕刻し
第５物質層８４の溝の側壁に第３スペーサ９６を形成す
る。この際、第２物質パターン６８を構成する物質とし
て、所定の異方性蝕刻に対し第５物質層８４と同一の蝕
刻率を有する物質、例えば多結晶シリコンを使用すべき
である。次に、第３スペーサ９６及び第１物質パターン
６６を蝕刻マスクで使用し結果物の全面に異方性蝕刻を
行うことにより、第１導電層５０を所定の深さ、例えば
約１，５００Å位蝕刻する。この際、第５物質層８４及
び第２物質パターン６８は異方性蝕刻段階の初期段階で
取り除かれる。結果的に、点線で表示された第３導電層
パターン５０ｃが形成される。第１物質パターン６６が
露出された後には異方性蝕刻の中で蝕刻マスクとして作
用し、第２物質パターン６８のアンダカット部分が第５
物質層８４を構成する物質から満たされているので、こ
うして得られた第３導電層パターン５０ｃは（第５物質
層の溝が位置した各セル単位の第３スペーサ９６の間
に）各セル単位で、限定された模様に突出した段差部を
限定する第１溝Ｇ１と（第１物質パターン６６の周辺と
第１物質パターン６６及び第３スペーサ９６の間に）第
１溝Ｇ１より複合パターンの厚さほど浅い深さを有する
第２溝Ｇ２を有する。図１７は断面図なので、二つの第
２溝が各セル当たり第３スペーサと第１物質パターンの
間に形成されたように見える。しかしながら、上から見
れば（図示せず）第２溝Ｇ２は第１物質パターンを覆っ
ており、各セル当たり只の一つの第２溝Ｇ２のみが形成
されたことを周知すべきである。異方性蝕刻を遂行した
後には、スペーサ９６の下に形成された第５物質層が残
る。参照番号８４ａは異方性蝕刻の後に第５物質８４か
ら形成された第５物質層パターンを指す。
【００６４】図１８は第１溝とストレージ電極１００の
側壁にスペーサ９８ａ、９８ｂ、９８ｃを形成する段階
を説明する。図１７の段階以後に、湿式段階により第３
スペーサ９６が取り除かれる。その後、結果物の全面
に、所定の異方性蝕刻に対して第１導電層５０（即ち、
第３導電層パターン５０ｃ）を構成する物質とその蝕刻
率の異なる物質、例えば酸化物又は窒化物を約５００Å
〜１，０００Åほどの厚さで塗布し第６物質層を形成す
る。以後に、第６物質層を異方性蝕刻し（ストレージ電
極の外部シリンダーを形成するための）第１シリンダー
スペーサ９８ａを第３導電層パターン５０ｃの第１溝Ｇ
１の側壁に形成し、（外部シリンダーと内部シリンダー
の間に中間シリンダーを形成するための）第２シリンダ
ースペーサ９８ｂを第３導電層パターン５０ｃの第２溝
Ｇ２の外側の壁に形成し、（ストレージ電極の内部シリ
ンダーを形成するための）第３シリンダースペーサ９８
ｃを第３導電層パターン５０ｃの第２溝Ｇ２の内側の壁
に形成する。続けて、第３導電層パターン５０ｃをスペ
ーサ層４４の表面が露出されるまで、第１シリンダース
ペーサ９８ａ、第２シリンダースペーサ９８ｂ及び第３
シリンダースペーサ９８ｃを蝕刻マスクで使用し異方性
蝕刻することにより３重シリンダー状ストレージ電極１
００を形成する。
【００６５】図１９は誘電体膜１１０及びプレート電極
１２０を形成する段階を説明する。第１シリンダースペ
ーサ９８ａ、第２シリンダースペーサ９８ｂ及び第３シ
リンダースペーサ９８ｃを取り除いた後に、誘電体膜１
１０及びプレート電極１２０を第１実施例のような方式
で順次的に形成しストレージ電極１００、誘電体膜１１
０及びプレート電極１２０を具備するキャパシターを完
成する。
【００６６】第４実施例によれば、３重シリンダー状ス
トレージ電極を具備したキャパシターが簡単な工程によ
り製造されることができ、こうして得たキャパシターは
高集積メモリ装置に使用され得る。
【００６７】本実施例では三つのシリンダーを具備した
円筒形キャパシターが一つの第２溝Ｇ２を形成すること
により形成されることを示す。しかしながら、二つ以上
の溝が第３導電層パターン５０ｃの上に形成されれば、
複数の内部シリンダーが外部シリンダーの内側に形成さ
れ得ることも明らかである。そうして、三つ以上のシリ
ンダーを含むシリンダー状ストレージ電極が形成され得
る。
【００６８】〔第５実施例〕図２０乃至図２３は本発明
による半導体メモリ装置のキャパシターの製造方法の第
５実施例を説明する断面図である。本実施例で使用する
方法は第１導電層パターン５０ａを形成する段階以後に
第１導電層パターン５０ａの露出された表面部に薄膜の
酸化膜５１を形成し取り除く段階を更に具備することを
除いては第１実施例と同一の方式で遂行される。
【００６９】図２０は第１導電層パターン５０ａの露出
された表面部に酸化膜５１を形成する段階を説明する。
第１実施例の図６の第１導電層パターン５０ａ形成する
段階以後に、約８００℃の温度で第１導電層パターン５
０ａの露出された表面を熱的に酸化することにより酸化
膜５１を約５００Å位の厚さで形成する。
【００７０】第１実施例では、第１物質パターン６６が
窒化シリコンから構成されている場合予備的な第１物質
パターンを燐酸を使用して等方性蝕刻した。この際、多
結晶シリコンから構成された第１導電層パターンがグレ
イン境界部分で攻撃されその表面が損傷を受ける。続け
て、スペーサを形成するために酸化膜を蒸着し酸化物が
第１導電層パターン５０ａのグレイン境界部分を埋め込
むことになる。グレイン境界の酸化物はダブルシリンダ
ーを形成するためのスペーサを形成する工程以後に残
る。もし、このスペーサを使用し異方性蝕刻を遂行する
なら、多結晶シリコン残留物がグレイン境界部分の下に
形成され、きれいなプロファイルのストレージ電極が得
られない。
【００７１】酸化膜５１を形成し取り除く追加的な段階
は酸化物が第１物質パターン６６を形成するための等方
性蝕刻で用いられる燐酸に攻撃されグレイン境界部分に
残されることが防げる。
【００７２】図２１は酸化膜５１を取り除く段階及び第
１スペーサ７０ａ、第２スペーサ７０ｂを形成する段階
を説明する。特に、ＢＯＥを利用し図２０の酸化膜５１
及び第２物質パターン６８を取り除いた後に、酸化物の
ような第３物質を結果物の全面に塗布し、第３物質層を
形成し、次いで、この第３物質層を異方性蝕刻し第１実
施例のような方式で第１物質パターン６６の側壁に第１
スペーサ７０ａを形成し第１導電層パターン５０ａの溝
の側壁には第２スペーサ７０ｂを形成する。
【００７３】図２２及び図２３はストレージ電極１０
０、誘電体膜１１０及びプレート電極１２０を形成する
段階を説明する。このような段階は第１実施例のような
方式で遂行されストレージ電極１００、誘電体膜１１０
及びプレート電極１２０を具備するキャパシターを完成
する。
【００７４】本実施例によれば、第１物質パターンを形
成するための等方性蝕刻により損傷を受けた第１導電層
パターン５０ａの表面が補償されることができ、優れた
プロファイルを有するストレージ電極が製造され得る。
【００７５】〔実施例６〕図２４乃至図３０は本発明に
よる半導体メモリ装置のキャパシターの製造の方法の第
６実施例を説明する断面図である。
【００７６】図２４は第１導電層５０、第１物質パター
ン５２ａ及びフォトレジストパターン５４を形成する段
階を説明する。第１導電層５０を形成する前に、酸化物
と窒化物を約５００Å位の厚さで交代に蒸着し第１スペ
ーサ層４４、第２スペーサ層４６を形成することを除け
ば、第１実施例で遂行したことと同一の工程が第１導電
層５０を形成するまで遂行される。
【００７７】次に、所定の異方性蝕刻に対し第１導電層
５０を構成する物質とその蝕刻率の異なる絶縁物質、例
えばＨＴＯのような酸化物を第１導電層５０の上に約
１，０００Å位の厚さで塗布し第１物質層（図示せず）
を形成する。その後、フォトレジストを第１物質層の全
面に塗布し写真蝕刻工程を通じてパタニングすることに
より各セル単位で限定された形のフォトレジストパター
ン５４を形成する。次いで、フォトレジストパターン５
４を蝕刻マスクで使用し第１物質層を異方性蝕刻するこ
とにより予備的な第１物質パターンを形成する。次に、
予備的な第１物質パターンを等方性蝕刻し予備的な第１
物質パターンの縁部分をその側壁から約１，０００Å〜
１，５００Å位の幅で水平に取り除きフォトレジストパ
ターン５４より小さい大きさの第１物質パターン５２ａ
を形成する。
【００７８】図２５は第１導電性パターン５０ｄを形成
する段階を説明する。図２４の段階以後に、フォトレジ
ストパターン５４を蝕刻マスクで使用し第３スペーサ層
４８の一部分が露出されるまで第１導電層５０を異方性
蝕刻することにより各セル単位で限定された模様の第１
導電性パターン５０ｄを形成する。
【００７９】図２６は第１スペーサ５６ａ及び第２スペ
ーサ５６ｂを形成する段階を説明する。フォトレジスト
パターン５４を取り除いた後に、第３物質を結果物の全
面に約５００Å〜１，０００Å位の厚さで蒸着し第３物
質層を形成し、続けて、この第３物質層を異方性蝕刻し
第１物質パターン５２ａの側壁に第１スペーサ５６ａを
形成し第１導電性パターン５０ｄの側壁に第２スペーサ
５６ｂを形成する。
【００８０】図２７は突出した段差部分を有する第２導
電性パターン５０ｅを形成する段階を説明する。図２６
の段階以後に、酸化物蝕刻液、例えばＢＯＥを使用して
第１物質層を取り除く。同時に、酸化物から構成された
第３スペーサ層４８も共に取り除かれる。次に、第１ス
ペーサ５６ａ及び第２スペーサ５６ｂを蝕刻マスクで使
用し第１導電性パターン５０ｄを所定の深さ、即ち５０
０Åほど異方性蝕刻することによりその下部表面の縁に
突出した段差部分を有する第２導電性パターン５０ｅを
形成する。
【００８１】図２８は第１シリンダースペーサ５８ａ、
第２シリンダースペーサ５８ｂ及び第３スペーサ５８ｃ
を形成する段階を説明する。第１スペーサ５６ａ及び第
２スペーサ５６ｂを除去（同時に、第２スペーサ層４６
もこの段階の中に共に取り除かれる）した後に第７物質
を結果物の全面に５００Å〜１，０００Å位の厚さで蒸
着し第７物質層を形成し、この第７物質層を異方性蝕刻
し（ストレージ電極の外側の壁を形成するための）第１
シリンダースペーサ５８ａを第２導電性パターン５０ｅ
の突出した段差部の外壁に形成し、（ストレージ電極の
内壁を形成するための）第２シリンダースペーサ５８ｂ
を第２導電性パターン５０ｅの突出した段差部分の内側
壁に形成し、第２導電性パターン５０ｅの側壁に第３ス
ペーサ５８ｃを形成する。
【００８２】図２９は半導体メモリ装置のキャパシター
のダブルシリンダー状ストレージ電極を形成する段階を
説明する。図２８の段階以後に、第１シリンダースペー
サ５８ａ及び第２シリンダースペーサ５８ｂを蝕刻マス
クで使用し第２導電性パターン５０ｅを約２，０００Å
〜５，０００Å位の深さで異方性蝕刻することにより、
柱電極５０′とダブルシリンダー状主電極５０ｆを具備
したダブルシリンダー状ストレージ電極１００を形成す
る。
【００８３】図３０は誘電体膜１１０及びプレート電極
１２０を形成する段階を説明する。第１シリンダースペ
ーサ５８ａ及び第２シリンダースペーサ５８ｂと第３ス
ペーサ５８ｃを除去（この段階の中に、第１スペーサ層
も同時に取り除かれる）した後に第１実施例にような方
法で誘電体膜１１０及びプレート電極１２０を形成しス
トレージ電極１００、誘電体膜１１０及びプレート電極
１２０を具備するキャパシターを完成する。
【００８４】〔実施例７〕図３１乃至図３５は本発明に
よる半導体メモリ装置のキャパシターの製造方法の第７
実施例を説明する断面図である。本実施例において、第
１導電層５０を形成する代わりに第１導電層５０、自然
酸化膜５５及び第３導電層を形成することを除けば第１
実施例のような手続きが反復される。
【００８５】図３１は第１導電層パターン５０ａ、自然
酸化膜５５及び第３導電性パターン８０ａを形成する段
階を説明する。
【００８６】具体的には、図５の第１導電層パターン５
０を形成するまで第１実施例のような方法と同一の手続
きが反復される。次に、第１導電層を構成する物質と同
一の導電物質を第１導電層上に約５００Å〜１，０００
Å位の厚さで蒸着し第３導電層を形成する。第１導電層
を外部に露出させた後に第３導電層が形成されるので、
薄膜の自然酸化膜５５が第１導電層と第２導電層の間に
形成される。
【００８７】次いで、任意の蝕刻に対し第３導電層を形
成する物質とその蝕刻率の異なる物質、例えば窒化シリ
コンのような窒化物やＨＴＯのような酸化物を結果物の
全面に約５００Å〜１，０００Å位の厚さで塗布し第１
物質層を形成する。第１物質層の全面にフォトレジスト
を塗布し第２物質層を形成する。第２物質層及び第１物
質層を各セル単位でパタニングして予備的な第１物質パ
ターン６６ａ及び第２物質パターン６８を形成する。次
に、第２物質パターン６８を蝕刻マスクで利用し第１物
質パターンの下に位置した第３導電層の一部分を異方性
蝕刻し第３導電性パターン８０ａ及び各セルの間に溝を
有する第１導電層パターン５０ａを形成する。ここで、
自然酸化膜５５が第３導電性パターン８０ａを形成する
ための蝕刻工程で蝕刻終了検出層として使用される。自
然酸化膜５５は乾式蝕刻の終了を可能にするだけでなく
第１導電層を約５００Å〜１，０００Å位の深さで過度
蝕刻できるようにし、各セルの間に溝を有する第１導電
層パターン５５ａを形成する。第１導電層及び第２導電
層の間にある自然酸化膜５５は蝕刻段階で基準面として
活用でき蝕刻工程の再現性が向上される。
【００８８】図３２は第１物質パターン６６を形成する
段階を説明する。予備的な第１物質パターン６６ａをそ
の側壁から異方性蝕刻し予備的な第１物質パターン６６
ａの縁部分を約１，０００Å位の幅で水平に取り除き第
１実施例のような方法で第１物質パターン６６を形成す
る。
【００８９】図３３は第１物質パターン６６の側壁に第
１スペーサ７０ａを形成し第３導電性パターン８０ａの
側壁及び第１導電層パターン５０ａの溝の側壁に第２ス
ペーサ７０ｂを形成する段階を説明する。この段階は第
１実施例のような方法で遂行される。
【００９０】図３４はストレージ電極１００を形成する
段階を説明する。第１物質パターン６６を取り除いた後
に、第３導電性パターン８０ａ及び第１導電層パターン
５０ａを第２スペーサ７０ｂの間のスペーサ層４４の表
面が露出されるまで同時に異方性蝕刻し第１実施例のよ
うな方式で点線で限定されたダブルシリンダー状ストレ
ージ電極１００を完成する。
【００９１】図３５は誘電体膜１１０及びプレート電極
１２０を形成する段階を説明する。第１スペーサ７０
ａ、第２スペーサ７０ｂ及びスペーサ層４４を取り除い
た後に、誘電体膜１１０及びプレート電極１２０を形成
し、ストレージ電極１００、誘電体膜１１０及びプレー
ト電極１２０を具備したキャパシターを完成する。
【００９２】第７の実施例によれば、自然酸化膜は蝕刻
工程で蝕刻終了点検出のために活用される。多結晶シリ
コンから構成された二つの導電層の間に形成された自然
酸化膜は工程の再現性を高める。
【００９３】
【発明の効果】本発明により最小限一つの柱を内部シリ
ンダーの内側に有するダブルシリンダー状ストレージ電
極が製造される。又、最小限三つのシリンダーを有する
シリンダー状電極も製造され得る。従って、従来のダブ
ルシリンダー状電極より大きいセルキャパシタンスを有
するストレージ電極が製造され得る。
【００９４】又、本発明の半導体メモリ装置の製造方法
によれば、第１導電層がスペーサを蝕刻マスクにして異
方性蝕刻されることにより先が尖っていないダブルシリ
ンダー状電極を形成することなので、従来のダブルシリ
ンダー状ストレージ電極から発生する漏洩電流が防げ
る。
【００９５】そして、ダブルシリンダー状ストレージ電
極はストレージ電極をトランジスタのソース領域と連結
するためのコンタクトホールを埋める単一の導電層から
形成され得る。ですから、ボイド形成や自然酸化膜形成
の問題なくダブルシリンダー状ストレージ電極を容易に
製造できる。従って、半導体メモリ装置の信頼性が向上
される。
【図面の簡単な説明】
【図１】 従来の半導体メモリ装置のダブルシリンダー
状キャパシター製造方法を説明するために示した断面図
である。
【図２】 同じく従来方法を説明するために示した断面
図である。
【図３】 同じく従来方法を説明するために示した断面
図である。
【図４】 同じく従来方法を説明するために示した断面
図である。
【図５】 本発明による半導体メモリ装置のキャパシタ
ー製造方法の第１実施例を説明するために示した断面図
である。
【図６】 同じく第１実施例を説明するために示した断
面図である。
【図７】 同じく第１実施例を説明するために示した断
面図である。
【図８】 同じく第１実施例を説明するために示した断
面図である。
【図９】 同じく第１実施例を説明するために示した断
面図である。
【図１０】 本発明による半導体メモリ装置のキャパシ
ター製造方法の第２実施例を説明するために示した断面
図である。
【図１１】 同じく第２実施例を説明するために示した
断面図である。
【図１２】 同じく第２実施例を説明するために示した
断面図である。
【図１３】 同じく第２実施例を説明するために示した
断面図である。
【図１４】 本発明による半導体メモリ装置のキャパシ
ター製造方法の第３実施例を説明するために示した断面
図である。
【図１５】 同じく第３実施例を説明するために示した
断面図である。
【図１６】 同じく第３実施例を説明するために示した
断面図である。
【図１７】 本発明による半導体メモリ装置のキャパシ
ター製造方法の第４実施例を説明するために示した断面
図である。
【図１８】 同じく第４実施例を説明するために示した
断面図である。
【図１９】 同じく第４実施例を説明するために示した
断面図である。
【図２０】 本発明による半導体メモリ装置のキャパシ
ター製造方法の第５実施例を説明するために示した断面
図である。
【図２１】 同じく第５実施例を説明するために示した
断面図である。
【図２２】 同じく第５実施例を説明するために示した
断面図である。
【図２３】 同じく第５実施例を説明するために示した
断面図である。
【図２４】 同じく第５実施例を説明するために示した
断面図である。
【図２５】 本発明による半導体メモリ装置のキャパシ
ター製造方法の第６実施例を説明するために示した断面
図である。
【図２６】 同じく第６実施例を説明するために示した
断面図である。
【図２７】 同じく第６実施例を説明するために示した
断面図である。
【図２８】 同じく第６実施例を説明するために示した
断面図である。
【図２９】 同じく第６実施例を説明するために示した
断面図である。
【図３０】 同じく第６実施例を説明するために示した
断面図である。
【図３１】 同じく第６実施例を説明するために示した
断面図である。
【図３２】 本発明による半導体メモリ装置のキャパシ
ター製造方法の第７実施例を説明するために示した断面
図である。
【図３３】 同じく第７実施例を説明するために示した
断面図である。
【図３４】 同じく第７実施例を説明するために示した
断面図である。
【図３５】 同じく第７実施例を説明するために示した
断面図である。
【符号の説明】
１０ 半導体基板、１２ フィールド酸化膜、１４ ソ
ース領域、１６ ドレイン領域、１８ ゲート電極、１
８′ワードライン、１９絶縁層、２０ ビットライン、
２２ 平坦化層、２４ 第１二酸化シリコン層、２６
窒化シリコン層、３０ 柱電極、３２ 第２二酸化シリ
コン層、３４ 第１多結晶シリコン層、３４′外部シリ
ンダー、３６ スペーサ（第３二酸化シリコン層）、３
８ 第２多結晶シリコン層、３８′内部シリンダー、４
０ 平坦化層（第４二酸化シリコン層）、４０′酸化物
滓、４２ 蝕刻阻止層、４４ 第１スペーサ層、４６
第２スペーサ層、４８ 第３層間絶縁膜、５０ 第１導
電層、５０ａ 第１導電層パターン、５０ｂ 第２導電
層パターン、５０ｃ 第３導電層パターン、５０ｄ第１
導電性パターン、５０ｅ 第２導電性パターン、５１
酸化膜、５２ａ 第１物質パターン、５４ フォトレジ
ストパターン、５５ 自然酸化膜、５６ａ第１スペー
サ、５６ｂ 第２スペーサ、５８ａ 第１シリンダース
ペーサ、５８ｂ 第２シリンダースペーサ、５８ｃ 第
３スペーサ、６６ 第１物質パターン、６６ａ 第１物
質パターン、６８ 第２物質パターン、７０ａ 第１ス
ペーサ、７０ｂ 第２スペーサ、７２ 第４物質層、８
０ａ 第３導電性パターン、８４ 第５物質層、８４ａ
第５物質層パターン、９６ 第３スペーサ、９８ａ,
９８ｂ, ９８ｃ スペーサ、１００ ストレージ電極、
１１０ 誘電体膜、１２０ プレート電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月２６日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正内容】
【図１８】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正内容】
【図１９】

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 内部シリンダー及び外部シリンダーから
    構成された二重円筒状を成しトランジスタのソース領域
    と連結され前記内部シリンダーの内側に最小限一本の柱
    を含んでいる第１電極と、前記第１電極を被覆する誘電
    体膜と、前記誘電体膜の上に形成された第２電極を具備
    することを特徴とするキャパシターを含む半導体メモリ
    装置。
  2. 【請求項２】 前記第１電極は不純物のドープされた多
    結晶シリコンからなることを特徴とする請求項１記載の
    半導体メモリ装置。
  3. 【請求項３】 トランジスタのソース領域と連結された
    最小限三つのシリンダーから構成されたシリンダー状を
    有する第１電極と、前記第１電極を被覆する誘電体膜
    と、前記誘電体膜の上に形成された第２電極を具備する
    ことを特徴とするキャパシターを含む半導体メモリ装
    置。
  4. 【請求項４】 前記第１電極は不純物のドープされた多
    結晶シリコンからなることを特徴とする請求項３記載の
    半導体メモリ装置。
  5. 【請求項５】 半導体基板の上に突出した段差部を各セ
    ル単位で限定する溝を有し、その突出した段差部分に前
    記突出した段差部よりは小さい大きさの第１物質パター
    ンを有する第１導電層を形成する段階と、内部シリンダ
    ーを形成するための第１スペーサを前記第１物質パター
    ンの側壁に形成し、外部シリンダーを形成するための第
    ２スペーサを前記溝の側壁に形成する段階と、前記第１
    スペーサ及び第２スペーサを蝕刻マスクで使用し前記第
    １導電性パターンを異方性に部分的に蝕刻することによ
    り各セル単位で限定された模様のキャパシターのダブル
    シリンダー状の電極を形成する段階を具備することを特
    徴とするキャパシターを含む半導体メモリ装置の製造方
    法。
  6. 【請求項６】 前記第１物質パターンがその上に形成さ
    た前記第１導電層パターンは、前記半導体基板上に第１
    導電層を形成する段階と、各セル単位で限定され予備的
    な第１物質パターン及び前記予備的な第１物質パターン
    の上に形成された第２物質パターンから構成された複合
    パターンを形成する段階と、前記予備的な第１物質パタ
    ーンを等方性蝕刻し前記予備的な第１物質パターンの縁
    部分を取り除くことにより第１物質パターンを形成する
    段階と、前記第２物質パターンを蝕刻マスクで使用し前
    記第１導電層を部分的に等方性蝕刻することにより、前
    記溝を有する前記第１導電層パターンを形成する段階
    と、前記第２物質パターンを取り除く段階により形成さ
    れることを特徴とする請求項５記載の半導体メモリ装置
    の製造方法。
  7. 【請求項７】 第１導電性を形成することに先立って半
    導体基板の全面にスペーサ層を形成する段階と、前記第
    １導電層を形成した後に前記スペーサ層を取り除くこと
    により前記第１電極の下部表面を前記キャパシターの有
    効面積に提供する段階を更に具備することを特徴とする
    請求項５記載の半導体メモリ装置の製造方法。
  8. 【請求項８】 前記第１導電層パターンの露出された表
    面部分を熱的に酸化し酸化膜を形成する段階と、前記酸
    化膜を取り除く段階を更に具備することを特徴とする請
    求項５記載の半導体メモリ装置の製造方法。
  9. 【請求項９】 前記第１導電層パターンの前記突出部分
    に自然酸化膜を形成する段階と、前記自然酸化膜上に第
    ３導電性パターンを形成する段階を更に具備することを
    特徴とする請求項５記載の半導体メモリ装置の製造方
    法。
  10. 【請求項１０】 半導体基板上に突出した部分を各セル
    単位で限定する溝を有し、その突出した部分の上に前記
    突出部より小さい大きさで形成された最小限一つの第１
    物質パターンを有する第１導電層パターンを形成する段
    階と、前記第１物質パターンの形成されている前記第１
    導電層の上に前記第１導電層パターンを構成する物質と
    同一の物質を蒸着することにより上部段差部と下部段差
    部から構成された二重段差突出部を有する第４物質層を
    形成する段階と、内部シリンダーを形成するための第１
    スペーサを前記上部段差部の側壁に形成し、外部シリン
    ダーを形成するための第２スペーサを前記下部段差部の
    側壁に形成する段階と、前記第１スペーサ、前記第２ス
    ペーサ及び前記第１物質パターンを蝕刻マスクで使用し
    前記第４物質層と前記第１導電層パターンを異方性蝕刻
    することにより各セル単位で限定された模様の最小限一
    つの中心電極を有するダブルシリンダー状電極を形成す
    る段階を具備することを特徴とするキャパシターを含む
    半導体メモリ装置の製造方法。
  11. 【請求項１１】 半導体基板上に第１導電層を形成する
    段階と、前記第１導電層上に予備的な第１物質パターン
    と第２物質パターンから構成され各セル単位で限定され
    た模様に形成された複合パターンを形成する段階と、前
    記予備的な第１物質パターンを等方性蝕刻することによ
    り前記第２物質パターンの縁の下にアンダカット部分を
    形成し前記第２物質パターンより小さい大きさの第１物
    質パターンを形成する段階と、第５物質を蒸着し、前記
    第１物質層パターンと前記第２物質層パターンが形成さ
    れている前記第１導電層の上にアンダカット部分を満た
    す第５物質層を形成する段階と、前記第５物質層及び前
    記第１導電層を異方性蝕刻することにより突出部を各セ
    ル単位で限定する溝を有する第１導電性パターンを形成
    しアンダカット部分に第５物質パターンを残しておく段
    階と、前記第２物質パターン及び前記第１物質パターン
    を取り除く段階と、内部シリンダーを形成するための第
    １スペーサを前記第５物質パターンの内壁に形成し、外
    部シリンダーを形成するための第２スペーサを前記第５
    物質パターンの外壁及び前記溝の側壁に形成する段階
    と、前記第１スペーサ及び前記第２スペーサを蝕刻マス
    クで使用し前記第５物質パターン及び前記第１導電層を
    異方性蝕刻することにより各セル単位で限定された模様
    のダブルシリンダー状電極を形成する段階を具備するこ
    とを特徴とするキャパシターを含む半導体メモリ装置の
    製造方法。
  12. 【請求項１２】 前記第５物質は前記第１導電層を構成
    する物質と同一の物質であることを特徴とする請求項１
    １記載の半導体メモリ装置の製造方法。
  13. 【請求項１３】 突出部を各セル単位で限定する第１溝
    を有し、前記突出部内に形成された前記溝より浅い深さ
    を有する最小限一つの第２溝を有する第３導電層パター
    ンを形成する段階と、外部シリンダーを形成するための
    第１スペーサを前記第１溝の側壁に形成し、内部シリン
    ダーを形成するための複数の第２スペーサを前記第２溝
    の側壁に形成する段階と、前記第１スペーサ及び前記第
    ２スペーサを蝕刻マスクで使用し前記第１導電層パター
    ンを異方性蝕刻することにより外部シリンダーと複数の
    内部シリンダーから構成された第１電極を形成する段階
    を具備することを特徴とするキャパシターを含む半導体
    メモリ装置の製造方法。
  14. 【請求項１４】 前記第３導電層パターンは半導体基板
    上に第１導電層を形成する段階と、前記第１導電層の上
    に予備的な第１物質パターン及び第２物質パターンから
    なり各セル単位で限定された模様の最小限一つの複合パ
    ターンを形成する段階と、前記予備的な第１物質パター
    ンを等方性蝕刻することにより前記第２物質パターンの
    縁の下にアンダカット部分を形成し前記第２物質パター
    ンより小さい大きさの第１物質パターンを形成する段階
    と、前記第１物質パターン及び前記第２物質パターンの
    形成された前記第１導電層上に第５物質を蒸着すること
    によりアンダカット部分を満たし溝を具備する第５物質
    層を形成する段階と、前記第５物質層の溝の側壁に第３
    スペーサを形成する段階と、前記第３スペーサ及び前記
    第１物質パターンを蝕刻マスクで使用し前記第５物質
    層、前記第２物質パターン及び前記第１導電層を異方性
    蝕刻することにより前記第３導電層パターンを形成する
    段階により形成されることを特徴とする請求項１３記載
    の半導体メモリ装置の製造方法。
  15. 【請求項１５】 前記第５物質層、前記第１物質パター
    ン及び前記第１導電層パターンは同一の物質から構成さ
    れることを特徴とする請求項１４記載の半導体メモリ装
    置の製造方法。
  16. 【請求項１６】 半導体基板上に第１導電層を形成する
    段階と、前記第１導電層の上に予備的な第１物質パター
    ン及び第２物質パターンからなり各セル単位で限定され
    た模様に形成された複合パターンを形成する段階と、予
    備的な第１物質パターンを異方性蝕刻することにより前
    記第２物質パターンの縁の下にアンダカット部分を形成
    し前記第２物質パターンより小さい大きさの第１物質パ
    ターンを形成する段階と、前記第１導電層を異方性蝕刻
    することにより各セル単位で限定された模様の第１導電
    層を形成する段階と、前記第２物質パターンを取り除く
    段階と、前記第１物質パターンの側壁に第１スペーサを
    形成する段階と、前記第１物質パターンを取り除く段階
    と、前記第１導電性パターンを異方性蝕刻することによ
    りその上部表面の縁の上に突出した段差部分を有する第
    ２導電性パターンを形成する段階と、前記第１スペーサ
    を取り除く段階と、内部シリンダーを形成するための第
    １シリンダースペーサを前記突出部の内壁に形成し、外
    部シリンダーを形成するための第２シリンダースペーサ
    を前記突出した段差部の外壁に形成する段階と、前記第
    １スペーサ及び前記第２スペーサを蝕刻マスクで使用し
    前記第２導電性パターンを異方性蝕刻することによりダ
    ブルシリンダー状電極を形成することを特徴とするキャ
    パシターを含む半導体メモリ装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09237876A (ja) * 1996-02-29 1997-09-09 Nec Corp 半導体装置およびその製造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5521112A (en) * 1994-10-05 1996-05-28 Industrial Technology Research Institute Method of making capacitor for stack dram cell
KR100207462B1 (ko) * 1996-02-26 1999-07-15 윤종용 반도체 장치의 커패시터 제조방법
JP2790110B2 (ja) * 1996-02-28 1998-08-27 日本電気株式会社 半導体装置の製造方法
US5716535A (en) * 1996-03-05 1998-02-10 Micron Technology, Inc. Methods and etchants for etching oxides of silicon with low selectivity
US5604146A (en) * 1996-06-10 1997-02-18 Vanguard International Semiconductor Corporation Method to fabricate a semiconductor memory device having an E-shaped storage node
TW312037B (en) * 1996-08-07 1997-08-01 United Microelectronics Corp Manufacturing method of capacitor of dynamic random access memory
US5688713A (en) * 1996-08-26 1997-11-18 Vanguard International Semiconductor Corporation Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers
DE19637389C1 (de) * 1996-09-13 1997-10-16 Siemens Ag Verfahren zur Herstellung einer DRAM-Zellenanordnung
US6010932A (en) * 1996-12-05 2000-01-04 Micron Technology, Inc. Fork-like memory structure for ULSI DRAM and method of fabrication
US6104055A (en) * 1997-03-27 2000-08-15 Nec Corporation Semiconductor device with memory cell having a storage capacitor with a plurality of concentric storage electrodes formed in an insulating layer and fabrication method thereof
TW367616B (en) * 1998-02-06 1999-08-21 United Microelectronics Corp Manufacturing method for cylindrical capacitor
TW382810B (en) * 1998-03-20 2000-02-21 United Semiconductor Corp Method of fabricating stack capacitor
TW399211B (en) * 1998-08-14 2000-07-21 Winbond Electronics Corp The multiple stage sensor device applied to flash memory
US6121108A (en) * 1998-10-28 2000-09-19 United Microelectroincs Corp. Method for fabricating a capacitor in a dynamic random access memory
US6030878A (en) * 1998-11-25 2000-02-29 United Microelectronics Corp. Method of fabricating a dynamic random access memory capacitor
JP2007013081A (ja) * 2005-06-30 2007-01-18 Hynix Semiconductor Inc 深いコンタクトホールを有する半導体素子の製造方法
US9699898B2 (en) * 2013-12-27 2017-07-04 Lg Chem, Ltd. Conductive film and method for manufacturing same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5314835A (en) * 1989-06-20 1994-05-24 Sharp Kabushiki Kaisha Semiconductor memory device
JP2644908B2 (ja) * 1990-06-25 1997-08-25 松下電子工業株式会社 半導体装置の製造方法
US5061650A (en) * 1991-01-17 1991-10-29 Micron Technology, Inc. Method for formation of a stacked capacitor
TW243541B (ja) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
DE4223878C2 (de) * 1992-06-30 1995-06-08 Siemens Ag Herstellverfahren für eine Halbleiterspeicheranordnung
KR960006718B1 (ko) * 1992-12-31 1996-05-22 현대전자산업주식회사 반도체 기억장치의 커패시터 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09237876A (ja) * 1996-02-29 1997-09-09 Nec Corp 半導体装置およびその製造方法

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US5438013A (en) 1995-08-01

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