JPH06209253A - 入力バッファ - Google Patents
入力バッファInfo
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- JPH06209253A JPH06209253A JP5270598A JP27059893A JPH06209253A JP H06209253 A JPH06209253 A JP H06209253A JP 5270598 A JP5270598 A JP 5270598A JP 27059893 A JP27059893 A JP 27059893A JP H06209253 A JPH06209253 A JP H06209253A
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- transistor
- pmos transistor
- drain electrode
- pull
- electrode
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
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- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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Abstract
(57)【要約】
【目的】 半導体装置の入力バッファを提供する。
【構成】 入力信号をバッファするためのプルアップト
ランジスタとプルダウントランジスタより構成されたバ
ッファ手段と、イネーブル信号を入力し前記バッファ手
段のプルアップトランジスタとプルダウントランジスタ
との間に連結され電源電圧の変動による出力ハイレベル
の電圧に変動を無くすための手段より構成されている。 【効果】 これにより、電源電圧の変動による出力ハイ
レベルの電圧に変動がなくなる。
ランジスタとプルダウントランジスタより構成されたバ
ッファ手段と、イネーブル信号を入力し前記バッファ手
段のプルアップトランジスタとプルダウントランジスタ
との間に連結され電源電圧の変動による出力ハイレベル
の電圧に変動を無くすための手段より構成されている。 【効果】 これにより、電源電圧の変動による出力ハイ
レベルの電圧に変動がなくなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
半導体装置の入力バッファに関する。
半導体装置の入力バッファに関する。
【０００２】
【従来の技術】従来の半導体装置の入力バッファは電源
電圧が増加した場合、電源電圧に比例して出力ハイレベ
ルの電圧が増加して不安定な動作がなされる場合があっ
た。
電圧が増加した場合、電源電圧に比例して出力ハイレベ
ルの電圧が増加して不安定な動作がなされる場合があっ
た。
【０００３】図１は従来の半導体装置の入力バッファを
示す。
示す。
【０００４】図１において、電源電圧に連結されたソー
ス電極とイネーブル信号ＥＮに連結されたゲート電極を
有するＰＭＯＳトランジスタ１、前記ＰＭＯＳトランジ
スタ１のソース電極に連結され、入力信号ＩＮを入力す
るゲート電極を有するＰＭＯＳトランジスタ２、前記Ｐ
ＭＯＳトランジスタ２のドレイン電極に連結されたドレ
イン電極と前記入力信号ＩＮを入力するゲート電極と接
地電圧に連結されたソース電極を有するＮＭＯＳトラン
ジスタ３、前記ＮＭＯＳトランジスタ３のドレイン電極
に連結されたドレイン電極と接地電圧に連結されたソー
ス電極と前記イネーブル信号ＦＮに連結されたゲート電
極を有するＮＭＯＳトランジスタ４より構成される。
ス電極とイネーブル信号ＥＮに連結されたゲート電極を
有するＰＭＯＳトランジスタ１、前記ＰＭＯＳトランジ
スタ１のソース電極に連結され、入力信号ＩＮを入力す
るゲート電極を有するＰＭＯＳトランジスタ２、前記Ｐ
ＭＯＳトランジスタ２のドレイン電極に連結されたドレ
イン電極と前記入力信号ＩＮを入力するゲート電極と接
地電圧に連結されたソース電極を有するＮＭＯＳトラン
ジスタ３、前記ＮＭＯＳトランジスタ３のドレイン電極
に連結されたドレイン電極と接地電圧に連結されたソー
ス電極と前記イネーブル信号ＦＮに連結されたゲート電
極を有するＮＭＯＳトランジスタ４より構成される。
【０００５】前述した構成の動作を説明すれば次のとお
りである。
りである。
【０００６】もしイネーブル信号ＦＮが“ハイ”レベル
ならＮＭＯＳトランジスタ４はオンされ、出力信号ＯＵ
Ｔは“ロー”レベルとなる。もしイネーブル信号ＥＮが
“ロー”レベルならＮＭＯＳトランジスタ４は遮断され
ＰＭＯＳトランジスタ１はオンされ、ＰＭＯＳトランジ
スタ２のソース電極は“ハイ”レベルとなる。この際、
“ハイ”レベルの入力信号ＩＮが入力されれば出力信号
ＯＵＴは“ロー”レベルとなり、“ロー”レベルの入力
信号ＩＮが入力されれば出力信号ＯＵＴは“ハイ”レベ
ルとなる。ところで、前述した説明において、イネーブ
ル信号ＥＮが“ハイ”レベルであり、入力信号ＩＮが
“ロー”レベルの場合に電源電圧に変動が生ずれば、こ
の変動がＰＭＯＳトランジスタ１とＰＭＯＳトランジス
タ２を通じて出力に伝達され出力信号ＯＵＴを変動させ
る。
ならＮＭＯＳトランジスタ４はオンされ、出力信号ＯＵ
Ｔは“ロー”レベルとなる。もしイネーブル信号ＥＮが
“ロー”レベルならＮＭＯＳトランジスタ４は遮断され
ＰＭＯＳトランジスタ１はオンされ、ＰＭＯＳトランジ
スタ２のソース電極は“ハイ”レベルとなる。この際、
“ハイ”レベルの入力信号ＩＮが入力されれば出力信号
ＯＵＴは“ロー”レベルとなり、“ロー”レベルの入力
信号ＩＮが入力されれば出力信号ＯＵＴは“ハイ”レベ
ルとなる。ところで、前述した説明において、イネーブ
ル信号ＥＮが“ハイ”レベルであり、入力信号ＩＮが
“ロー”レベルの場合に電源電圧に変動が生ずれば、こ
の変動がＰＭＯＳトランジスタ１とＰＭＯＳトランジス
タ２を通じて出力に伝達され出力信号ＯＵＴを変動させ
る。
【０００７】即ち、従来の入力バッファは電源電圧が増
加すれば電源電圧の変動に比例して出力ハイレベル電圧
が変動する問題点があった。
加すれば電源電圧の変動に比例して出力ハイレベル電圧
が変動する問題点があった。
【０００８】
【発明が解決しようとする課題】本発明の目的は電源電
圧が増加しても出力ハイレベルの電圧が増加しない半導
体装置の入力バッファを提供することである。
圧が増加しても出力ハイレベルの電圧が増加しない半導
体装置の入力バッファを提供することである。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに本発明の半導体装置の入力バッファは、入力信号を
バッファするためのプルアップトランジスタとプルダウ
ントランジスタより構成されたバッファ手段と、イネー
ブル信号を入力し前記バッファ手段のプルアップトラン
ジスタとプルダウントランジスタとの間に連結され、電
源電圧の変動によるハイレベルの電圧に変動を無くすた
めの補償手段より構成されている。
めに本発明の半導体装置の入力バッファは、入力信号を
バッファするためのプルアップトランジスタとプルダウ
ントランジスタより構成されたバッファ手段と、イネー
ブル信号を入力し前記バッファ手段のプルアップトラン
ジスタとプルダウントランジスタとの間に連結され、電
源電圧の変動によるハイレベルの電圧に変動を無くすた
めの補償手段より構成されている。
【００１０】
【実施例】以下、添付した図面に基づき本発明の半導体
装置の入力バッファを詳しく説明する。
装置の入力バッファを詳しく説明する。
【００１１】図２は本発明の半導体装置の入力バッファ
を示す。
を示す。
【００１２】図２において、電源電圧に連結されたソー
ス電極とイネーブル信号ＥＮを入力するゲート電極を有
するＰＭＯＳトランジスタ５、前記ＰＭＯＳトランジス
タ５のドレイン電極に連結されたソース電極と入力信号
ＩＮを入力するゲート電極を有するＰＭＯＳトランジス
タ６、前記入力信号ＩＮを入力するゲート電極と接地電
圧に連結されたソース電極を有するＮＭＯＳトランジス
タ７、前記イネーブル信号ＦＮを入力するゲート電極と
接地電圧に連結されたソース電極と前記ＮＭＯＳトラン
ジスタ７のドレイン電極に連結されたドレイン電極を有
するＮＭＯＳトランジスタ８、電源電圧に連結されたソ
ース電極と前記イネーブル信号ＥＮを入力するゲート電
極を有するＰＭＯＳトランジスタ９、前記ＰＭＯＳトラ
ンジスタ９のドレイン電極に連結されたソース電極とゲ
ート電極と共通連結されたドレイン電極を有するＰＭＯ
Ｓトランジスタ１０、前記ＰＭＯＳトランジスタ１０の
ドレイン電極に連結されたソース電極とゲート電極と共
通連結されたドレイン電極を有するＰＭＯＳトランジス
タ１１、前記ＰＭＯＳトランジスタ１１のドレイン電極
に連結されたソース電極とゲート電極と共通連結された
ドレイン電極を有するＰＭＯＳトランジスタ１２、電源
電圧に連結されたゲート電極と前記ＰＭＯＳトランジス
タ１２のドレイン電極に連結されたドレイン電極と接地
電圧に連結されたソース電極を有するＮＭＯＳトランジ
スタ１３、前記ＰＭＯＳトランジスタ６のドレイン電極
に連結されたソース電極と前記ＰＭＯＳトランジスタ１
２のドレイン電極に連結されたゲート電極と前記ＮＭＯ
Ｓトランジスタ７のドレイン電極に連結されたドレイン
電極を有するＰＭＯＳトランジスタ１４より構成されて
いる。
ス電極とイネーブル信号ＥＮを入力するゲート電極を有
するＰＭＯＳトランジスタ５、前記ＰＭＯＳトランジス
タ５のドレイン電極に連結されたソース電極と入力信号
ＩＮを入力するゲート電極を有するＰＭＯＳトランジス
タ６、前記入力信号ＩＮを入力するゲート電極と接地電
圧に連結されたソース電極を有するＮＭＯＳトランジス
タ７、前記イネーブル信号ＦＮを入力するゲート電極と
接地電圧に連結されたソース電極と前記ＮＭＯＳトラン
ジスタ７のドレイン電極に連結されたドレイン電極を有
するＮＭＯＳトランジスタ８、電源電圧に連結されたソ
ース電極と前記イネーブル信号ＥＮを入力するゲート電
極を有するＰＭＯＳトランジスタ９、前記ＰＭＯＳトラ
ンジスタ９のドレイン電極に連結されたソース電極とゲ
ート電極と共通連結されたドレイン電極を有するＰＭＯ
Ｓトランジスタ１０、前記ＰＭＯＳトランジスタ１０の
ドレイン電極に連結されたソース電極とゲート電極と共
通連結されたドレイン電極を有するＰＭＯＳトランジス
タ１１、前記ＰＭＯＳトランジスタ１１のドレイン電極
に連結されたソース電極とゲート電極と共通連結された
ドレイン電極を有するＰＭＯＳトランジスタ１２、電源
電圧に連結されたゲート電極と前記ＰＭＯＳトランジス
タ１２のドレイン電極に連結されたドレイン電極と接地
電圧に連結されたソース電極を有するＮＭＯＳトランジ
スタ１３、前記ＰＭＯＳトランジスタ６のドレイン電極
に連結されたソース電極と前記ＰＭＯＳトランジスタ１
２のドレイン電極に連結されたゲート電極と前記ＮＭＯ
Ｓトランジスタ７のドレイン電極に連結されたドレイン
電極を有するＰＭＯＳトランジスタ１４より構成されて
いる。
【００１３】前記構成において、ＰＭＯＳトランジスタ
９、１０、１１、１２、１４とＮＭＯＳトランジスタ１
３は電源電圧の変動により出力ハイレベル電圧が変動す
ることを防ぐためのものである。
９、１０、１１、１２、１４とＮＭＯＳトランジスタ１
３は電源電圧の変動により出力ハイレベル電圧が変動す
ることを防ぐためのものである。
【００１４】前記構成による動作を説明すれば次の通り
である。
である。
【００１５】まず、ＮＭＯＳトランジスタ１３は常にオ
ンされているので、ＰＭＯＳトランジスタ１４はオンさ
れている。イネーブル信号ＦＮがローレベルならＰＭＯ
Ｓトランジスタ５はターンオンされ、ＮＭＯＳトランジ
スタ８はターンオフされる。従って、入力信号ＩＮが入
力されればＰＭＯＳトランジスタ６とＮＭＯＳトランジ
スタ７により反転バッファされ出力される。この際、前
記ＰＭＯＳトランジスタ９がオンされ前記ＰＭＯＳトラ
ンジスタ１４のゲート電極の電位は電源電圧により線形
的に増加する。従って、前記ＰＭＯＳトランジスタ９の
チャネルのオープン幅が調整できる。こうして出力信号
のハイレベルを調節できる。
ンされているので、ＰＭＯＳトランジスタ１４はオンさ
れている。イネーブル信号ＦＮがローレベルならＰＭＯ
Ｓトランジスタ５はターンオンされ、ＮＭＯＳトランジ
スタ８はターンオフされる。従って、入力信号ＩＮが入
力されればＰＭＯＳトランジスタ６とＮＭＯＳトランジ
スタ７により反転バッファされ出力される。この際、前
記ＰＭＯＳトランジスタ９がオンされ前記ＰＭＯＳトラ
ンジスタ１４のゲート電極の電位は電源電圧により線形
的に増加する。従って、前記ＰＭＯＳトランジスタ９の
チャネルのオープン幅が調整できる。こうして出力信号
のハイレベルを調節できる。
【００１６】即ち、イネーブル信号の制御によりイネー
ブルされ、前記入力バッファのプルアップトランジスタ
とプルダウントランシスタとの間に電源電圧の変動によ
りチャネルのオープン幅が調整されるトランジスタを連
結したのが特徴である。
ブルされ、前記入力バッファのプルアップトランジスタ
とプルダウントランシスタとの間に電源電圧の変動によ
りチャネルのオープン幅が調整されるトランジスタを連
結したのが特徴である。
【００１７】図３は図２の回路のＰＭＯＳトランジスタ
１４のゲート電極に示す電圧と電源電圧との関係を示す
グラフである。
１４のゲート電極に示す電圧と電源電圧との関係を示す
グラフである。
【００１８】図３において、横軸は電源電圧を示し、縦
軸はＰＭＯＳトランジスタ１４のゲート電極に表れる電
圧を示す。３Ｖから７Ｖまでの電源電圧の増加によりＰ
ＭＯＳトランジスタ１４のゲート電極の電圧は０Ｖから
２Ｖまで線形的に増加する。
軸はＰＭＯＳトランジスタ１４のゲート電極に表れる電
圧を示す。３Ｖから７Ｖまでの電源電圧の増加によりＰ
ＭＯＳトランジスタ１４のゲート電極の電圧は０Ｖから
２Ｖまで線形的に増加する。
【００１９】特定電源電圧以下でのみ図２のＰＭＯＳト
ランジスタ１４を動作させ、それ以上ではＰＭＯＳトラ
ンジスタ１４をオフして出力ハイレベルの電圧を調節で
きるようにした。
ランジスタ１４を動作させ、それ以上ではＰＭＯＳトラ
ンジスタ１４をオフして出力ハイレベルの電圧を調節で
きるようにした。
【００２０】図４は電源電圧による出力ハイレベル電圧
の特性を示すグラフである。
の特性を示すグラフである。
【００２１】ここで、横軸は電源電圧（０Ｖ〜７Ｖ）を
示し、縦軸は出力ハイレベル電圧（０Ｖ〜３Ｖ）を示
す。
示し、縦軸は出力ハイレベル電圧（０Ｖ〜３Ｖ）を示
す。
【００２２】図４において、Ａと表示したのは従来の入
力バッファの特性を示し、電源電圧が増加することによ
りハイレベルが線形的に増加することが分かる。Ｂと表
示したのは本発明の入力バッファの特性を示し、特定電
源電圧以上では入力レベルがほぼ一定に保たれることが
分かる。
力バッファの特性を示し、電源電圧が増加することによ
りハイレベルが線形的に増加することが分かる。Ｂと表
示したのは本発明の入力バッファの特性を示し、特定電
源電圧以上では入力レベルがほぼ一定に保たれることが
分かる。
【００２３】
【発明の効果】以上述べたように、本発明の半導体装置
の入力バッファは電源電圧による出力ハイレベルの特性
が安定化できる。
の入力バッファは電源電圧による出力ハイレベルの特性
が安定化できる。
【図１】 従来の半導体装置の入力バッファを示す。
【図２】 本発明の半導体装置の入力バッファを示す。
【図３】 図２の回路の特定点における電源電圧による
電圧の特性を示すグラフである。
電圧の特性を示すグラフである。
【図４】 本発明の入力バッファの電源電圧による出力
ハイレベルの電圧と従来の入力バッファの電源電圧によ
る出力ハイレベルの電圧の特性を示すグラフである。
ハイレベルの電圧と従来の入力バッファの電源電圧によ
る出力ハイレベルの電圧の特性を示すグラフである。
５、６、９、１０、１１、１２、１４・・・ＰＭＯＳト
ランジスタ ７、８、１３・・・ＮＭＯＳトランジスタ
ランジスタ ７、８、１３・・・ＮＭＯＳトランジスタ
Claims (5)
- 【請求項１】 入力信号をバッファするためのプルアッ
プトランジスタとプルダウントランジスタより構成され
たバッファ手段と、イネーブル信号を入力して前記バッ
ファ手段をイネーブルするためのイネーブル手段と、前
記イネーブル信号を入力し前記バッファ手段のプルアッ
プトランジスタとプルダウントランジスタとの間に連結
され、電源電圧の変動による出力ハイレベルの電圧に変
動を無くすための補償手段を備えたことを特徴とする入
力バッファ。 - 【請求項２】 前記イネーブル手段は、 電源電圧に連結されたソース電極とイネーブル信号を入
力するゲート電極とプルアップトランジスタのソース電
極に連結されたドレイン電極を有する第１ＰＭＯＳトラ
ンジスタと、 イネーブル信号を入力するケート電極と接地電圧に連結
されたソース電極と前記プルダウントランジスタのドレ
イン電極に連結されたドレイン電極を有する第１ＮＭＯ
Ｓトランジスタより構成されることを特徴とする請求項
１記載の入力バッファ。 - 【請求項３】 前記補償手段は、 電源電圧に連結されたソース電極と前記イネーブル信号
を入力するゲート電極を有する第２ＰＭＯＳトランシス
タと、 前記第２ＰＭＯＳトランジスタのドレイン電極に連結さ
れたソース電極とゲート電極と共通連結されたドレイン
電極を有する第３ＰＭＯＳトランジスタと、 前記第３ＰＭＯＳトランジスタのドレイン電極に連結さ
れたソース電極とゲート電極と共通連結されたドレイン
電極を有する第４ＰＭＯＳトランジスタと、 前記第４ＰＭＯＳトランジスタのドレイン電極に連結さ
れたソース電極とゲート電極と共通連結されたドレイン
電極を有する第５ＰＭＯＳトランジスタと、 電源電圧に連結されたゲート電極と前記第５ＰＭＯＳト
ランジスタのドレイン電極に連結されたドレイン電極と
接地電圧に連結されたソース電極を有する第２ＮＭＯＳ
トランジスタと、 前記プルアップトランジスタのドレイン電極に連結され
たソース電極と前記第５ＰＭＯＳトランジスタのドレイ
ン電極に連結されたゲート電極と前記プルダウントラン
ジスタのドレイン電極に連結されたドレイン電極を有す
る第６ＰＭＯＳトランジスタより構成されることを特徴
とする請求項２記載の入力バッファ。 - 【請求項４】 入力信号をバッファするためのプルアッ
プトランジスタとプルダウントランジスタより構成され
たバッファ手段と、 イネーブル信号を入力し前記バッファ手段のプルアップ
トランジスタとプルダウントランジスタとの間に連結さ
れ電源電圧の変動による出力ハイレベルの電圧に変動を
無くすための補償手段を備えることを特徴とする入力バ
ッファ。 - 【請求項５】 前記補償手段は、 電源電圧に連結されたソース電極と前記イネーブル信号
を入力するゲート電極を有する第１ＰＭＯＳトランジス
タと、 前記第１ＰＭＯＳトランジスタのドレイン電極に連結さ
れたソース電極とゲート電極と共通連結されたドレイン
電極を有する第２ＰＭＯＳトランジスタと、 前記第２ＰＭＯＳトランジスタのドレイン電極に連結さ
れたソース電極とゲート電極と共通連結されたドレイン
電極を有する第３ＰＭＯＳトランジスタと、 前記第３ＰＭＯＳトランジスタのドレイン電極に連結さ
れたソース電極とゲート電極と共通連結されたドレイン
電極を有する第４ＰＭＯＳトランジスタと、 電源電圧に連結されたゲート電極と前記第４ＰＭＯＳト
ランジスタのドレイン電極に連結されたドレイン電極と
接地電圧に連結されたソース電極を有するＮＭＯＳトラ
ンジスタと、 前記プルアップトランジスタのドレイン電極に連結され
たソース電極と前記第４ＰＭＯＳトランジスタのドレイ
ン電極に連結されたゲート電極と前記プルダウントラン
ジスタのドレイン電極に連結されたドレイン電極を有す
る第５ＰＭＯＳトランジスタより構成されたことを特徴
とする請求項４記載の入力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920019989A KR940010674B1 (ko) | 1992-10-29 | 1992-10-29 | 입력 버퍼 |
| KR1992-019989 | 1992-10-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209253A true JPH06209253A (ja) | 1994-07-26 |
| JP3476514B2 JP3476514B2 (ja) | 2003-12-10 |
Family
ID=19341970
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5257092A Pending JPH06225319A (ja) | 1992-10-16 | 1993-10-14 | 消磁回路 |
| JP27059893A Expired - Lifetime JP3476514B2 (ja) | 1992-10-29 | 1993-10-28 | 入力バッファ |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5257092A Pending JPH06225319A (ja) | 1992-10-16 | 1993-10-14 | 消磁回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5408191A (ja) |
| JP (2) | JPH06225319A (ja) |
| KR (1) | KR940010674B1 (ja) |
| CN (1) | CN1040056C (ja) |
| DE (1) | DE4336720B4 (ja) |
| GB (1) | GB2272120B (ja) |
| TW (1) | TW257905B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3562725B2 (ja) * | 1993-12-24 | 2004-09-08 | 川崎マイクロエレクトロニクス株式会社 | 出力バッファ回路、および入出力バッファ回路 |
| US5760655A (en) * | 1995-06-21 | 1998-06-02 | Micron Quantum Devices, Inc. | Stable frequency oscillator having two capacitors that are alternately charged and discharged |
| US5668483A (en) * | 1995-06-21 | 1997-09-16 | Micron Quantum Devices, Inc. | CMOS buffer having stable threshold voltage |
| US5578941A (en) * | 1995-08-23 | 1996-11-26 | Micron Technology, Inc. | Voltage compensating CMOS input buffer circuit |
| US5541528A (en) * | 1995-08-25 | 1996-07-30 | Hal Computer Systems, Inc. | CMOS buffer circuit having increased speed |
| US5808480A (en) * | 1996-02-29 | 1998-09-15 | Lucent Technologies Inc. | High voltage swing output buffer in low voltage technology |
| US5872464A (en) * | 1996-08-12 | 1999-02-16 | Cypress Semiconductor Corp. | Input buffer with stabilized trip points |
| US6278295B1 (en) | 1998-02-10 | 2001-08-21 | Cypress Semiconductor Corp. | Buffer with stable trip point |
| US6023176A (en) * | 1998-03-27 | 2000-02-08 | Cypress Semiconductor Corp. | Input buffer |
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