JPH06209265A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH06209265A JPH06209265A JP8543691A JP8543691A JPH06209265A JP H06209265 A JPH06209265 A JP H06209265A JP 8543691 A JP8543691 A JP 8543691A JP 8543691 A JP8543691 A JP 8543691A JP H06209265 A JPH06209265 A JP H06209265A
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- 239000000872 buffer Substances 0.000 claims description 19
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】入力されるデイジタルデータを２分割し、それ
ぞれＤ／Ａ変換を行ったあとでそれぞれの相対比に応じ
た抵抗比で加算し一つのアナログデータを出力させる場
合に、上記抵抗比を小さくかつ整数に近づける。 【構成】接地とバイアス電源５との間に抵抗ｒ02乃至ｒ
2552及び抵抗ｒ01乃至ｒ2551を直列に接続し、抵抗ｒ01
とｒ2552との接続点と接地との間に抵抗Ｒ0 を接続し、
Ｄ／Ａ変換器３用の抵抗列を形成する。
ぞれＤ／Ａ変換を行ったあとでそれぞれの相対比に応じ
た抵抗比で加算し一つのアナログデータを出力させる場
合に、上記抵抗比を小さくかつ整数に近づける。 【構成】接地とバイアス電源５との間に抵抗ｒ02乃至ｒ
2552及び抵抗ｒ01乃至ｒ2551を直列に接続し、抵抗ｒ01
とｒ2552との接続点と接地との間に抵抗Ｒ0 を接続し、
Ｄ／Ａ変換器３用の抵抗列を形成する。
Description
【発明の詳細な説明】
〔産業上の利用分野〕本発明は、入力されたディジタル
データを２分割し、上位桁側と下位桁側を別のＤ／Ａ変
換器に入力し、２つのアナログデータを得、抵抗等を介
すことによって、上位側と下位側のアナログデータの相
対比をとった上で加算し、一つのアナログデータを出力
するＤ／Ａ変換装置に関する。 〔従来の技術〕第３図は、この種のＤ／Ａ変換装置の従
来例を示すブロック図である。このＤ／Ａ変換装置は、
ディジタルデータの入力端子Ａ０〜Ａ１５と、アナログ
データの出力端子１０と、上位側デコーダ１と、下位側
デコーダ２と、上位側Ｄ／Ａ変換器１３と、下位側Ｄ／
Ａ変換器１４と、バッファ７，８，９と、抵抗Ｒ３１，
Ｒ３２とで構成されている。上位側Ｄ／Ａ変換器１３
は、バイアス電源５１と、バイアス電源５１と接地の間
に直列に接続された２５６個の単位抵抗ｒ０１，
ｒ１１，…，ｒ２５５１と、これら単位抵抗ｒ０１，ｒ
１１，…，ｒ２５５１の一端に一端が接続された２５５
個のＭＯＳトランジスタＱ０１，Ｑ１１，…，Ｑ
２５５１で構成されている。下位側Ｄ／Ａ変換器１４も
同様に、バイアス電源５２と、バイアス電源５２と接地
の間に直列に接続された２５６個の単位抵抗ｒ０２，ｒ
１２，…，ｒ２５５２と、これら単位抵抗ｒ０２，ｒ
１２，…，ｒ２５５２の一端に一端が接続された２５６
個のＭＯＳトランジスタＱ０２，Ｑ１２，…，Ｑ
２５５２で構成されている。上位側デコーダ１は入力端
子が８個の入力端子Ａ８，Ａ９，…，Ａ１５と接続さ
れ、２５６＝（２８）個の出力端子がＤ／Ａ変換器１３
の各ＭＯＳトランジスタＱ０１，Ｑ１１，…，Ｑ
２５５１のゲートに接続されており、入力端子Ａ８〜Ａ
１５に入力したデータに基きＭＯＳトランジスタＱ０２
〜Ｑ２５５２のいずれか１つのゲートをアクティブにす
る。下位側のデコーダ２も同様に、入力端子が８個の入
力端子Ａ０，Ａ１，…，Ａ７に接続され、２５６（＝２
８）個の出力端子がＤ／Ａ変換器１４の各トランジスタ
Ｑ０２，Ｑ１２，…，Ｑ２５５２のゲートに接続されて
おり、入力端子Ａ０〜Ａ７に入力したデータに基づきト
ランジスタＱ０２〜Ｑ２５５２のいずれか１つのゲート
をアクティブにする。バッファ７の非反転入力端子はＤ
／Ａ変換器１３のＭＯＳトランジスタＱ０１〜Ｑ
２５５１の他端に接続され、バッファ８の非反転入力端
子はＤ／Ａ変換器１４のＭＯＳトランジスタＱ０２〜Ｑ
２５５２の他端に接続されており、Ｄ／Ａ変換器１３，
１４で選択されたアナログデータはバッファ７，８を介
して抵抗Ｒ３１，Ｒ３２に伝播される。抵抗Ｒ３１，Ｒ
３２の抵抗比は１：２５６である。そして、抵抗
Ｒ３１，Ｒ３２を経てアナログデータは１つになり、バ
ッファ９を通って出力端子１０に出力される。 〔発明が解決しようとする課題〕上述した従来のＤ／Ａ
変換装置は、上位桁用のＤ／Ａ変換器の出力と下位桁用
のＤ／Ａ変換器の出力とを抵抗Ｒ１，Ｒ２の比（１：２
５６）によって、 に重み付けを行って加算しているが、１：２５６の抵抗
比を精度よく実現させるのはかしく、あえて、１：２５
６の抵抗比を精度よく（１／２５６以内の誤差で）実現
させようとする場合、２５７本の同一な抵抗を用意する
のが一般的であるが、それにより、チップサイズが増大
し、原価上昇を招くという欠点がある。 〔課題を解決するための手段〕本発明のＤ／Ａ変換装置
は、ｍ個（ｍは１以上の整数）の上位入力端子と、ｎ個
（ｎは２以上の整数）の下位入力端子と、出力端子と、
第１、第２の出力線と、ｍ個の上位入力端子よりディジ
タル信号の上位側ビットを入力し、入力した上位側ビッ
トをデコードして２ｍ個の出力端の１つに第１の選択信
号を出力する上位側デコーダと、ｎ個の下位入力端子よ
りディジタル信号の下位側ビットを入力し、入力した下
位側ビットをデコードして，２ｎ個の出力端の１つに第
２の選択信号を出力する下位側デコーダと、２ｍ個の単
位抵抗が直列接続された第１の抵抗列と、一端が第１の
抵抗列の一端に接続されている２ｎ個の単位抵抗が直列
接続された第２の抵抗列と、第２の抵抗列と並列に接続
された１または数個直列接続された単位抵抗と、第２の
抵抗列の他端をアースに接続し第１の抵抗列の他端より
電流を供給するバイアス電源と、それぞれ第１の低抗列
の単位抵抗の各接続点および第１，第２の抵抗列の接続
点に接続され、ゲートに第１の選択信号を入力すると接
続された接続点の電位を第１の出力線に出力する２ｍ個
のトランジスタと、それぞれ第２の抵抗列の単位抵抗の
各接続点および第２の抵抗列とアースとの接続点のいず
れか１つの接続点に接続され、ゲートに第２の選択信号
を入力すると接続されている接続点の電位を第２の出力
線に出力する２ｎ個のトランジスタとで成るＤ／Ａ変換
器と、第１，第２の出力線の出力を入力し、第２の出力
線の出力のフルスケールが第１の出力線の出力の最小ス
テップとなる比率で第１，第２の出力線の出力を加算
し、出力端子に出力するバッファ回路とを有する。 〔作用〕このように、第２の抵抗列に並列に接続された
１または数個直列接続された単位抵抗が、第１の出力線
の出力の最小ステップ電圧のほぼ１または数倍の電圧を
第２の出力線の出力のフルスケールとなるように、第２
の抵抗列に設定しているので、この設定された電圧を正
しいフルスケール電圧にもどすためのバッファ回路で必
要な抵抗は抵抗比が１：１に近い２個の抵抗でよいため
チップ上での実現は容易であり、それに要するチップ面
積も小さくてよい。 〔実施例〕次に、本発明の実施例について図面を参照し
て説明する。第１図は本発明のＤ／Ａ変換装置の第１の
実施例を示す構成図である。デコーダ１は、入力端がそ
れぞれ入力端子Ａ８，Ａ９，…，Ａ１５に接続され、入
力端子Ａ８，Ａ９，〜，Ａ１５より入力した上位８ビッ
トの入力信号に対応して、２５６個の出力端のいずれか
１つに第１の選択信号を出力する。デコーダ２は、入力
端子がそれぞれ入力端子Ａ０，Ａ１，〜，Ａ７に接続さ
れ、入力端子Ａ０，Ａ１，〜，Ａ７より入力した下位８
ビットの入力信号に対応して、２５６個の出力端のいず
れか１つに第２の選択信号を出力する。Ｄ／Ａ変換器３
は、それぞれ抵抗値ｒを有する２５６個の抵抗ｒ０１，
ｒ１１，〜，ｒ２５５１が直列接続された第１の抵抗列
と、一端が第１の抵抗列の一端に接続されたそれぞれ抵
抗値ｒを有する２５６個の抵抗ｒ０２，ｒ１２，〜，ｒ
２５５２が直列接続された第２の抵抗列と、第２の抵抗
列に並列に接続された抵抗値ｒを有する抵抗Ｒ０と，第
２の抵抗列の他端をアースに接続し、第１の抵抗列の他
端より電流を供給するバイアス電源５と、第１の抵抗列
の抵抗ｒ０１，ｒ１１，〜，ｒ２５５１の接続点および
第１，第２の抵抗列の接続点のいずれか１つの接続点に
接続されゲートが第１の選択信号を入力すると接続され
た接続点の電位を出力線１１にそれぞれ出力する２ｍ個
のＭＯＳトランジスタＱ０１，Ｑ１１，〜，Ｑ２５５１
と、第２の抵抗列の抵抗ｒ０２，ｒ１２，〜，ｒ
２５５２の接続点および第２の抵抗列のアースとの接続
点のいずれか１つの接続点に接続されゲートが第２の選
択信号を入力すると接続された接続点の電位を出力線１
２にそれぞれ出力する２ｎ個のＭＯＳトランジスタＱ
０２，Ｑ１２，〜，Ｑ２５５２とで成っている。バッフ
ァ７，８の入力端は出力線１１，１２に接続されてい
る。バッファ７，８の出力端はそれぞれ抵抗Ｒ１，Ｒ２
を介してバッファ９の入力端に接続され、バッファ９の
出力端は出力端子１０に接続されている。本実施例で
は、抵抗Ｒ０が直列接続された２５６個の抵抗ｒ０２，
ｒ１２，〜，ｒ２５５２に並列接続されているので、合
成抵抗は抵抗値ｒの２５６／２５７＝０．９９６とな
り、Ｄ／Ａ変換器３の出力の最小ステップとなる正規フ
ルスケールの０．９９６倍となる。しかし，抵抗Ｒ１，
Ｒ２の比率を１：０．９９６とすれば合成抵抗による出
力線１２の出力の低下分は補正される。したがって、入
力端子Ａ０，Ａ１，〜Ａ，１５に入力されたディジタル
信号はアナログ信号として出力端子１０より精度よく出
力される。第２図は本発明の第２の実施例を示す構成図
である。本実施例においては、第１の実施例における抵
抗Ｒ０が抵抗Ｒ１１，Ｒ１２，Ｒ１３となっており、抵
抗Ｒ１１，Ｒ１２，Ｒ１３はそれぞれ抵抗値ｒを有して
いる。また、入力端子Ａ０，Ａ１，〜，Ａ７へのディジ
タル信号のビットの上位，下位の関係が第１の実施例の
場合とは逆になっている。したがって、バッファ７，８
の出力の加算に際し、バッファ８の出力は差動増幅期１
３の反転入力端に出力されている。その他については第
１の実施例と同様であるので説明は省略する。直列接続
された単位抵抗ｒ０２，ｒ１２，〜，ｒ２５５２と直列
接続された抵抗Ｒ１１，Ｒ１２，Ｒ１３との合成抵抗値
は抵抗値ｒの２５６×３÷２５９＝２．９６５倍となる
ので、出力線１２のフルスケール電圧は、出力線１１の
最小ステップ電圧の２．９６５倍となる。抵抗Ｒ１４，
Ｒ１５の抵抗比を１．９６５：１にし、バッファ７，８
の出力をそれぞれ出力ＶＭ，ＶＳとすると、 式（１）で示される演算が実行されたアナログ出力が出
力端子１０に出力される。このアナログ出力は式（１）
でもわかるように、バッファ８の出力ＶＳはバッファ７
の出力ＶＭに対し、 とされているのでＤ／Ａ変換器６のフルスケール電圧が
Ｄ／Ａ変換器３の最小ステップ電圧にそろえられている
ことがわかる。また、−（マイナス）によって入力端子
Ａ０，Ａ１，〜，Ａ７に入力された入力信号のビット位
置が実質的に正しい位置にもどされていることもわか
る。抵抗比１．９６５：１を有する抵抗Ｒ１４，Ｒ１５
はほぼ同じ抵抗３本で容易に精度よく実現できる。ま
た、出力線１２の出力が第１の実施例の出力に比較し
て、約３倍大きくなっており、その分雑音に対して有利
である。なお、抵抗Ｒ１４，Ｒ１５の抵抗比を２：１と
しておき、かわりに、抵抗Ｒ１１，Ｒ１２，Ｒ１３の和
を抵抗値ｒの３．０３６倍としてもよいことは明らかで
ある。 〔発明の効果〕以上説明したように本発明は、第２の抵
抗列に並列に接続された１または数個直列接続された単
位抵抗が、第１の出力線の出力の最小ステップ電圧のほ
ぼ１または数倍の電圧を第２の出力線の出力のフルスケ
ールとなるように、第２の抵抗列に設定していることに
より、この設定された電圧を正しいフルスケール電圧に
もどすためにバッファ回路で必要な抵抗は抵抗比が１：
１に近い２個の抵抗でよいため、従来の１：２５６の抵
抗比のものに比較し、チップ上での実現は容易であり、
それに要するチップ面積も小さくできる効果がある。
データを２分割し、上位桁側と下位桁側を別のＤ／Ａ変
換器に入力し、２つのアナログデータを得、抵抗等を介
すことによって、上位側と下位側のアナログデータの相
対比をとった上で加算し、一つのアナログデータを出力
するＤ／Ａ変換装置に関する。 〔従来の技術〕第３図は、この種のＤ／Ａ変換装置の従
来例を示すブロック図である。このＤ／Ａ変換装置は、
ディジタルデータの入力端子Ａ０〜Ａ１５と、アナログ
データの出力端子１０と、上位側デコーダ１と、下位側
デコーダ２と、上位側Ｄ／Ａ変換器１３と、下位側Ｄ／
Ａ変換器１４と、バッファ７，８，９と、抵抗Ｒ３１，
Ｒ３２とで構成されている。上位側Ｄ／Ａ変換器１３
は、バイアス電源５１と、バイアス電源５１と接地の間
に直列に接続された２５６個の単位抵抗ｒ０１，
ｒ１１，…，ｒ２５５１と、これら単位抵抗ｒ０１，ｒ
１１，…，ｒ２５５１の一端に一端が接続された２５５
個のＭＯＳトランジスタＱ０１，Ｑ１１，…，Ｑ
２５５１で構成されている。下位側Ｄ／Ａ変換器１４も
同様に、バイアス電源５２と、バイアス電源５２と接地
の間に直列に接続された２５６個の単位抵抗ｒ０２，ｒ
１２，…，ｒ２５５２と、これら単位抵抗ｒ０２，ｒ
１２，…，ｒ２５５２の一端に一端が接続された２５６
個のＭＯＳトランジスタＱ０２，Ｑ１２，…，Ｑ
２５５２で構成されている。上位側デコーダ１は入力端
子が８個の入力端子Ａ８，Ａ９，…，Ａ１５と接続さ
れ、２５６＝（２８）個の出力端子がＤ／Ａ変換器１３
の各ＭＯＳトランジスタＱ０１，Ｑ１１，…，Ｑ
２５５１のゲートに接続されており、入力端子Ａ８〜Ａ
１５に入力したデータに基きＭＯＳトランジスタＱ０２
〜Ｑ２５５２のいずれか１つのゲートをアクティブにす
る。下位側のデコーダ２も同様に、入力端子が８個の入
力端子Ａ０，Ａ１，…，Ａ７に接続され、２５６（＝２
８）個の出力端子がＤ／Ａ変換器１４の各トランジスタ
Ｑ０２，Ｑ１２，…，Ｑ２５５２のゲートに接続されて
おり、入力端子Ａ０〜Ａ７に入力したデータに基づきト
ランジスタＱ０２〜Ｑ２５５２のいずれか１つのゲート
をアクティブにする。バッファ７の非反転入力端子はＤ
／Ａ変換器１３のＭＯＳトランジスタＱ０１〜Ｑ
２５５１の他端に接続され、バッファ８の非反転入力端
子はＤ／Ａ変換器１４のＭＯＳトランジスタＱ０２〜Ｑ
２５５２の他端に接続されており、Ｄ／Ａ変換器１３，
１４で選択されたアナログデータはバッファ７，８を介
して抵抗Ｒ３１，Ｒ３２に伝播される。抵抗Ｒ３１，Ｒ
３２の抵抗比は１：２５６である。そして、抵抗
Ｒ３１，Ｒ３２を経てアナログデータは１つになり、バ
ッファ９を通って出力端子１０に出力される。 〔発明が解決しようとする課題〕上述した従来のＤ／Ａ
変換装置は、上位桁用のＤ／Ａ変換器の出力と下位桁用
のＤ／Ａ変換器の出力とを抵抗Ｒ１，Ｒ２の比（１：２
５６）によって、 に重み付けを行って加算しているが、１：２５６の抵抗
比を精度よく実現させるのはかしく、あえて、１：２５
６の抵抗比を精度よく（１／２５６以内の誤差で）実現
させようとする場合、２５７本の同一な抵抗を用意する
のが一般的であるが、それにより、チップサイズが増大
し、原価上昇を招くという欠点がある。 〔課題を解決するための手段〕本発明のＤ／Ａ変換装置
は、ｍ個（ｍは１以上の整数）の上位入力端子と、ｎ個
（ｎは２以上の整数）の下位入力端子と、出力端子と、
第１、第２の出力線と、ｍ個の上位入力端子よりディジ
タル信号の上位側ビットを入力し、入力した上位側ビッ
トをデコードして２ｍ個の出力端の１つに第１の選択信
号を出力する上位側デコーダと、ｎ個の下位入力端子よ
りディジタル信号の下位側ビットを入力し、入力した下
位側ビットをデコードして，２ｎ個の出力端の１つに第
２の選択信号を出力する下位側デコーダと、２ｍ個の単
位抵抗が直列接続された第１の抵抗列と、一端が第１の
抵抗列の一端に接続されている２ｎ個の単位抵抗が直列
接続された第２の抵抗列と、第２の抵抗列と並列に接続
された１または数個直列接続された単位抵抗と、第２の
抵抗列の他端をアースに接続し第１の抵抗列の他端より
電流を供給するバイアス電源と、それぞれ第１の低抗列
の単位抵抗の各接続点および第１，第２の抵抗列の接続
点に接続され、ゲートに第１の選択信号を入力すると接
続された接続点の電位を第１の出力線に出力する２ｍ個
のトランジスタと、それぞれ第２の抵抗列の単位抵抗の
各接続点および第２の抵抗列とアースとの接続点のいず
れか１つの接続点に接続され、ゲートに第２の選択信号
を入力すると接続されている接続点の電位を第２の出力
線に出力する２ｎ個のトランジスタとで成るＤ／Ａ変換
器と、第１，第２の出力線の出力を入力し、第２の出力
線の出力のフルスケールが第１の出力線の出力の最小ス
テップとなる比率で第１，第２の出力線の出力を加算
し、出力端子に出力するバッファ回路とを有する。 〔作用〕このように、第２の抵抗列に並列に接続された
１または数個直列接続された単位抵抗が、第１の出力線
の出力の最小ステップ電圧のほぼ１または数倍の電圧を
第２の出力線の出力のフルスケールとなるように、第２
の抵抗列に設定しているので、この設定された電圧を正
しいフルスケール電圧にもどすためのバッファ回路で必
要な抵抗は抵抗比が１：１に近い２個の抵抗でよいため
チップ上での実現は容易であり、それに要するチップ面
積も小さくてよい。 〔実施例〕次に、本発明の実施例について図面を参照し
て説明する。第１図は本発明のＤ／Ａ変換装置の第１の
実施例を示す構成図である。デコーダ１は、入力端がそ
れぞれ入力端子Ａ８，Ａ９，…，Ａ１５に接続され、入
力端子Ａ８，Ａ９，〜，Ａ１５より入力した上位８ビッ
トの入力信号に対応して、２５６個の出力端のいずれか
１つに第１の選択信号を出力する。デコーダ２は、入力
端子がそれぞれ入力端子Ａ０，Ａ１，〜，Ａ７に接続さ
れ、入力端子Ａ０，Ａ１，〜，Ａ７より入力した下位８
ビットの入力信号に対応して、２５６個の出力端のいず
れか１つに第２の選択信号を出力する。Ｄ／Ａ変換器３
は、それぞれ抵抗値ｒを有する２５６個の抵抗ｒ０１，
ｒ１１，〜，ｒ２５５１が直列接続された第１の抵抗列
と、一端が第１の抵抗列の一端に接続されたそれぞれ抵
抗値ｒを有する２５６個の抵抗ｒ０２，ｒ１２，〜，ｒ
２５５２が直列接続された第２の抵抗列と、第２の抵抗
列に並列に接続された抵抗値ｒを有する抵抗Ｒ０と，第
２の抵抗列の他端をアースに接続し、第１の抵抗列の他
端より電流を供給するバイアス電源５と、第１の抵抗列
の抵抗ｒ０１，ｒ１１，〜，ｒ２５５１の接続点および
第１，第２の抵抗列の接続点のいずれか１つの接続点に
接続されゲートが第１の選択信号を入力すると接続され
た接続点の電位を出力線１１にそれぞれ出力する２ｍ個
のＭＯＳトランジスタＱ０１，Ｑ１１，〜，Ｑ２５５１
と、第２の抵抗列の抵抗ｒ０２，ｒ１２，〜，ｒ
２５５２の接続点および第２の抵抗列のアースとの接続
点のいずれか１つの接続点に接続されゲートが第２の選
択信号を入力すると接続された接続点の電位を出力線１
２にそれぞれ出力する２ｎ個のＭＯＳトランジスタＱ
０２，Ｑ１２，〜，Ｑ２５５２とで成っている。バッフ
ァ７，８の入力端は出力線１１，１２に接続されてい
る。バッファ７，８の出力端はそれぞれ抵抗Ｒ１，Ｒ２
を介してバッファ９の入力端に接続され、バッファ９の
出力端は出力端子１０に接続されている。本実施例で
は、抵抗Ｒ０が直列接続された２５６個の抵抗ｒ０２，
ｒ１２，〜，ｒ２５５２に並列接続されているので、合
成抵抗は抵抗値ｒの２５６／２５７＝０．９９６とな
り、Ｄ／Ａ変換器３の出力の最小ステップとなる正規フ
ルスケールの０．９９６倍となる。しかし，抵抗Ｒ１，
Ｒ２の比率を１：０．９９６とすれば合成抵抗による出
力線１２の出力の低下分は補正される。したがって、入
力端子Ａ０，Ａ１，〜Ａ，１５に入力されたディジタル
信号はアナログ信号として出力端子１０より精度よく出
力される。第２図は本発明の第２の実施例を示す構成図
である。本実施例においては、第１の実施例における抵
抗Ｒ０が抵抗Ｒ１１，Ｒ１２，Ｒ１３となっており、抵
抗Ｒ１１，Ｒ１２，Ｒ１３はそれぞれ抵抗値ｒを有して
いる。また、入力端子Ａ０，Ａ１，〜，Ａ７へのディジ
タル信号のビットの上位，下位の関係が第１の実施例の
場合とは逆になっている。したがって、バッファ７，８
の出力の加算に際し、バッファ８の出力は差動増幅期１
３の反転入力端に出力されている。その他については第
１の実施例と同様であるので説明は省略する。直列接続
された単位抵抗ｒ０２，ｒ１２，〜，ｒ２５５２と直列
接続された抵抗Ｒ１１，Ｒ１２，Ｒ１３との合成抵抗値
は抵抗値ｒの２５６×３÷２５９＝２．９６５倍となる
ので、出力線１２のフルスケール電圧は、出力線１１の
最小ステップ電圧の２．９６５倍となる。抵抗Ｒ１４，
Ｒ１５の抵抗比を１．９６５：１にし、バッファ７，８
の出力をそれぞれ出力ＶＭ，ＶＳとすると、 式（１）で示される演算が実行されたアナログ出力が出
力端子１０に出力される。このアナログ出力は式（１）
でもわかるように、バッファ８の出力ＶＳはバッファ７
の出力ＶＭに対し、 とされているのでＤ／Ａ変換器６のフルスケール電圧が
Ｄ／Ａ変換器３の最小ステップ電圧にそろえられている
ことがわかる。また、−（マイナス）によって入力端子
Ａ０，Ａ１，〜，Ａ７に入力された入力信号のビット位
置が実質的に正しい位置にもどされていることもわか
る。抵抗比１．９６５：１を有する抵抗Ｒ１４，Ｒ１５
はほぼ同じ抵抗３本で容易に精度よく実現できる。ま
た、出力線１２の出力が第１の実施例の出力に比較し
て、約３倍大きくなっており、その分雑音に対して有利
である。なお、抵抗Ｒ１４，Ｒ１５の抵抗比を２：１と
しておき、かわりに、抵抗Ｒ１１，Ｒ１２，Ｒ１３の和
を抵抗値ｒの３．０３６倍としてもよいことは明らかで
ある。 〔発明の効果〕以上説明したように本発明は、第２の抵
抗列に並列に接続された１または数個直列接続された単
位抵抗が、第１の出力線の出力の最小ステップ電圧のほ
ぼ１または数倍の電圧を第２の出力線の出力のフルスケ
ールとなるように、第２の抵抗列に設定していることに
より、この設定された電圧を正しいフルスケール電圧に
もどすためにバッファ回路で必要な抵抗は抵抗比が１：
１に近い２個の抵抗でよいため、従来の１：２５６の抵
抗比のものに比較し、チップ上での実現は容易であり、
それに要するチップ面積も小さくできる効果がある。
【図面の簡単な説明】
第１図は本発明のＤ／Ａ変換装置の第１の実施例を示す
構成図、第２図は第２の実施例を示す構成図、第３図は
従来例を示す構成図である。 １，２……デコーダ、３，４……Ｄ／Ａ変換器、５……
バイアス電源、７，８，９……バッファ、１０……出力
端子、１１，１２……出力線，１３……差動増幅器、Ａ
０，Ａ１，〜，Ａ７……入力端子、Ａ８，Ａ９，〜，Ａ
１５……入力端子、Ｑ０１，Ｑ１１，〜，Ｑ２５５１…
…ＭＯＳトランジスタ、Ｑ０２，Ｑ１２，〜，Ｑ
２５５２……ＭＯＳトランジスタ、ｒ０１，ｒ１１，
〜，ｒ２５５１……抵抗、ｒ０２，ｒ１２，〜，ｒ
２５５２、……抵抗、Ｒ０，Ｒ１，Ｒ２……抵抗、Ｒ
１１，Ｒ１２〜，Ｒ１５……抵抗。
構成図、第２図は第２の実施例を示す構成図、第３図は
従来例を示す構成図である。 １，２……デコーダ、３，４……Ｄ／Ａ変換器、５……
バイアス電源、７，８，９……バッファ、１０……出力
端子、１１，１２……出力線，１３……差動増幅器、Ａ
０，Ａ１，〜，Ａ７……入力端子、Ａ８，Ａ９，〜，Ａ
１５……入力端子、Ｑ０１，Ｑ１１，〜，Ｑ２５５１…
…ＭＯＳトランジスタ、Ｑ０２，Ｑ１２，〜，Ｑ
２５５２……ＭＯＳトランジスタ、ｒ０１，ｒ１１，
〜，ｒ２５５１……抵抗、ｒ０２，ｒ１２，〜，ｒ
２５５２、……抵抗、Ｒ０，Ｒ１，Ｒ２……抵抗、Ｒ
１１，Ｒ１２〜，Ｒ１５……抵抗。
Claims (1)
- 【特許請求の範囲】 ｍ個（ｍは１以上の整数）の上位入力端子と、 ｎ個（ｎは２以上の整数）の下位入力端子と、 出力端子と、 第１、第２の出力線と、 ｍ個の上位入力端子よりディジタル信号の上位側ビット
を入力し、入力した上位側ビットをデコードして２ｍ個
の出力端の１つに第１の選択信号を出力する上位側デコ
ーダと、 ｎ個の下位入力端子よりディジタル信号の下位側ビット
を入力し、入力した下位側ビットをデコードして、２ｎ
個の出力端の１つに第２の選択信号を出力する下位側デ
コーダと、 ２ｍ個の単位抵抗が直列接続された第１の抵抗列と、一
端が第１の抵抗列の一端に接続されている２ｎ個の単位
抵抗が直列接続された第２の抵抗列と、第２の抵抗列と
並列に接続された１または数個直列接続された単位抵抗
と、第２の抵抗列の他端をアースに接続し第１の抵抗列
の他端より電流を供給するバイアス電源と、それぞれ第
１の抵抗列の単位抵抗の各接続点および第１，第２の抵
抗列の接続点に接続され、ゲートに第１の選択信号を入
力すると接続されている接続点の電位を第１の出力線に
出力する２ｍ個のトランジスタと、それぞれ第２の抵抗
列の単位抵抗の各接続点および第２の抵抗列とアースと
の接続点に接続され、ゲートに第２の選択信号を入力す
ると接続されている接続点の電位を第２の出力線に出力
する２ｎ個のトランジスタとで成るＤ／Ａ変換器と、 第１，第２の出力線の出力を入力し、第２の出力線の出
力のフルスケールが第１の出力線の出力の最小ステップ
となる比率で第１，第２の出力線の出力を加算し、出力
端子に出力するバッファ回路とを有するＤ／Ａ変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8543691A JP2546449B2 (ja) | 1991-04-01 | 1991-01-22 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8543691A JP2546449B2 (ja) | 1991-04-01 | 1991-01-22 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209265A true JPH06209265A (ja) | 1994-07-26 |
| JP2546449B2 JP2546449B2 (ja) | 1996-10-23 |
Family
ID=13858809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8543691A Expired - Fee Related JP2546449B2 (ja) | 1991-04-01 | 1991-01-22 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546449B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008236301A (ja) * | 2007-03-20 | 2008-10-02 | Nec Electronics Corp | Ｄ／ａ変換器 |
| JP2009065626A (ja) * | 2007-09-10 | 2009-03-26 | Sanyo Electric Co Ltd | Ｄ／ａコンバータ、逐次比較型ａ／ｄコンバータ |
-
1991
- 1991-01-22 JP JP8543691A patent/JP2546449B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008236301A (ja) * | 2007-03-20 | 2008-10-02 | Nec Electronics Corp | Ｄ／ａ変換器 |
| JP2009065626A (ja) * | 2007-09-10 | 2009-03-26 | Sanyo Electric Co Ltd | Ｄ／ａコンバータ、逐次比較型ａ／ｄコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2546449B2 (ja) | 1996-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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