JPH0621181A - 絶縁膜欠陥検出方法 - Google Patents
絶縁膜欠陥検出方法Info
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- JPH0621181A JPH0621181A JP17805092A JP17805092A JPH0621181A JP H0621181 A JPH0621181 A JP H0621181A JP 17805092 A JP17805092 A JP 17805092A JP 17805092 A JP17805092 A JP 17805092A JP H0621181 A JPH0621181 A JP H0621181A
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- Japan
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- insulating film
- film
- etching
- silicon
- polycrystalline silicon
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Abstract
(57)【要約】
【目的】 多結晶シリコン膜上の絶縁膜たとえば二酸化
珪素膜や酸化窒化珪素膜、酸化アルミニウム膜の欠陥、
すなわちピンホールの観察を簡単化する。 【構成】 セルプレート電極８は、不純物をドープした
減圧ＣＶＤ法により成膜した多結晶シリコンを用いる。
これをエッチングする場合、アルカリ水溶液として、水
酸化カリウム水溶液にＤＲＡＭを浸漬し、セルプレート
電極８をエッチング除去する。この時、絶縁膜７にピン
ホールが存在すれば、その欠陥部分から、浸透したエッ
チング液により、この多結晶シリコンがエッチングされ
る。
珪素膜や酸化窒化珪素膜、酸化アルミニウム膜の欠陥、
すなわちピンホールの観察を簡単化する。 【構成】 セルプレート電極８は、不純物をドープした
減圧ＣＶＤ法により成膜した多結晶シリコンを用いる。
これをエッチングする場合、アルカリ水溶液として、水
酸化カリウム水溶液にＤＲＡＭを浸漬し、セルプレート
電極８をエッチング除去する。この時、絶縁膜７にピン
ホールが存在すれば、その欠陥部分から、浸透したエッ
チング液により、この多結晶シリコンがエッチングされ
る。
Description
【０００１】
【産業上の利用分野】本発明は、多結晶シリコン膜上の
絶縁膜たとえば、二酸化珪素膜（ＳｉＯ2）、酸化窒化
珪素膜（ＳｉＯＮ）、酸化アルミニウム膜（Ａｌ2Ｏ3）
の欠陥、すなわちピンホールを評価する絶縁膜欠陥検出
方法に関するものである。
絶縁膜たとえば、二酸化珪素膜（ＳｉＯ2）、酸化窒化
珪素膜（ＳｉＯＮ）、酸化アルミニウム膜（Ａｌ2Ｏ3）
の欠陥、すなわちピンホールを評価する絶縁膜欠陥検出
方法に関するものである。
【０００２】
【従来の技術】半導体メモリ素子の微細化および高密度
集積化に伴い、メモリセル構造はプレナー型メモリセル
から狭い領域内に容量の大きいキャパシタを形成できる
積層容量型メモリセルへと推移してきている（以下積層
容量型メモリセルをＳＴＣメモリセルと呼ぶ）。
集積化に伴い、メモリセル構造はプレナー型メモリセル
から狭い領域内に容量の大きいキャパシタを形成できる
積層容量型メモリセルへと推移してきている（以下積層
容量型メモリセルをＳＴＣメモリセルと呼ぶ）。
【０００３】ＳＴＣメモリセルを有するダイナミック・
ランダム・アクセス・メモリー（ＤＲＡＭ）では、多結
晶シリコン膜からなる電荷蓄積電極上に絶縁膜がある構
造になっている。絶縁膜に欠陥（ピンホール）が存在す
ると、通常１ｂｉｔ不良と呼ばれる蓄積電荷がシリコン
基板にリークする動作不良が発生する。従来、シリコン
基板上に形成されたＳｉＯ2のような絶縁性薄膜のピン
ホール評価の方法としてＰＡＷ（Pyrocatechol-Amine-W
ater）法やカッパー（Ｃｕ）・デコレーション法等があ
る。ＰＡＷ法では面方位依存性の大きいシリコンエッチ
ング液中に、絶縁膜たとえば、ＳｉＯ2を形成したシリ
コン基板を浸漬する。もし、ＳｉＯ2にピンホールが存
在すれば、その欠陥部分から浸透したエッチング液によ
りシリコン基板がエッチングされる。このシリコンエッ
チング液は異方性を持ち、シリコン基板の（１１１）面
と（１００）面に対するエッチング比が約１：１５とな
る。したがって、ＳｉＯ2のピンホール部でシリコンは
（１１１）面で刻まれたエッチパターンとなる。ＳｉＯ
2のピンホールがある場合、（１００）面のシリコン基
板では欠陥のエッチパターンは四角形となり、（１１
１）面のシリコン基板では欠陥のエッチパターンは三角
形となる。これに基づき絶縁膜の欠陥を判断することが
できる。Ｃｕデコレーション法は、ＳｉＯ2の形成され
たシリコン基板を陰極とし、白金板を陽極に用いて、各
電極をＣｕＳＯ4水溶液に固定して電界を印加する。す
ると、ＳｉＯ2中のピンホールのある場所のシリコン面
にＣｕがメッキされて析出する。したがって、この析出
Ｃｕを観察することにより、ピンホールを評価すること
ができる。
ランダム・アクセス・メモリー（ＤＲＡＭ）では、多結
晶シリコン膜からなる電荷蓄積電極上に絶縁膜がある構
造になっている。絶縁膜に欠陥（ピンホール）が存在す
ると、通常１ｂｉｔ不良と呼ばれる蓄積電荷がシリコン
基板にリークする動作不良が発生する。従来、シリコン
基板上に形成されたＳｉＯ2のような絶縁性薄膜のピン
ホール評価の方法としてＰＡＷ（Pyrocatechol-Amine-W
ater）法やカッパー（Ｃｕ）・デコレーション法等があ
る。ＰＡＷ法では面方位依存性の大きいシリコンエッチ
ング液中に、絶縁膜たとえば、ＳｉＯ2を形成したシリ
コン基板を浸漬する。もし、ＳｉＯ2にピンホールが存
在すれば、その欠陥部分から浸透したエッチング液によ
りシリコン基板がエッチングされる。このシリコンエッ
チング液は異方性を持ち、シリコン基板の（１１１）面
と（１００）面に対するエッチング比が約１：１５とな
る。したがって、ＳｉＯ2のピンホール部でシリコンは
（１１１）面で刻まれたエッチパターンとなる。ＳｉＯ
2のピンホールがある場合、（１００）面のシリコン基
板では欠陥のエッチパターンは四角形となり、（１１
１）面のシリコン基板では欠陥のエッチパターンは三角
形となる。これに基づき絶縁膜の欠陥を判断することが
できる。Ｃｕデコレーション法は、ＳｉＯ2の形成され
たシリコン基板を陰極とし、白金板を陽極に用いて、各
電極をＣｕＳＯ4水溶液に固定して電界を印加する。す
ると、ＳｉＯ2中のピンホールのある場所のシリコン面
にＣｕがメッキされて析出する。したがって、この析出
Ｃｕを観察することにより、ピンホールを評価すること
ができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の方法で、ＰＡＷ法では絶縁膜の薄膜化によって、エ
ッチング時の温度、濃度の違いにより、絶縁膜および、
シリコン基板がエッチングされてしまう。このため、適
切なエッチング時間を限定することが極めて難しくな
る。また、欠陥部の観察は走査電子顕微鏡が必要とな
り、絶縁膜の欠陥部と正常部の判別が難しくなりつつあ
る。
来の方法で、ＰＡＷ法では絶縁膜の薄膜化によって、エ
ッチング時の温度、濃度の違いにより、絶縁膜および、
シリコン基板がエッチングされてしまう。このため、適
切なエッチング時間を限定することが極めて難しくな
る。また、欠陥部の観察は走査電子顕微鏡が必要とな
り、絶縁膜の欠陥部と正常部の判別が難しくなりつつあ
る。
【０００５】後者のＣｕデコレーション法ではＣｕＳＯ
4濃度を適切な値に限定するのが極めて難しい。特に、
高濃度だと絶縁膜一面にＣｕが析出し、しかも析出物の
表面形状、光沢などがさまざまでピンホールとしての評
価が行いにくいという欠点を有していた。
4濃度を適切な値に限定するのが極めて難しい。特に、
高濃度だと絶縁膜一面にＣｕが析出し、しかも析出物の
表面形状、光沢などがさまざまでピンホールとしての評
価が行いにくいという欠点を有していた。
【０００６】本発明は、上記従来の問題点を解決するも
ので、絶縁膜の不良の観察を簡単にできる方法を提供す
ることを目的とする。
ので、絶縁膜の不良の観察を簡単にできる方法を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明の絶縁膜欠陥検出方法では、シリコン基板上に
導電性膜を形成し、前記導電性膜上に絶縁膜を形成し、
前記絶縁膜上に導電性膜を形成する工程と前記シリコン
基板をアルカリ水溶液中に浸漬し、前記絶縁膜欠陥上の
導電性膜および下の導電性膜を選択的に除去する工程と
いう構成からなる。
に本発明の絶縁膜欠陥検出方法では、シリコン基板上に
導電性膜を形成し、前記導電性膜上に絶縁膜を形成し、
前記絶縁膜上に導電性膜を形成する工程と前記シリコン
基板をアルカリ水溶液中に浸漬し、前記絶縁膜欠陥上の
導電性膜および下の導電性膜を選択的に除去する工程と
いう構成からなる。
【０００８】
【作用】この構成によって、アルカリ水溶液たとえば水
酸化カリウム水溶液のＳｉＯ2のエッチング速度は多結
晶シリコンの１／２０００以下であるため、ＳｉＯ2は
ほとんどエッチングされない。もし、ＳｉＯ2にピンホ
ールが存在すれば、その欠陥部分から浸透したエッチン
グ液により下部多結晶シリコン膜がエッチングされる。
したがってこの形状を顕微鏡で観察する。このように、
絶縁膜の欠陥を検出することができる。
酸化カリウム水溶液のＳｉＯ2のエッチング速度は多結
晶シリコンの１／２０００以下であるため、ＳｉＯ2は
ほとんどエッチングされない。もし、ＳｉＯ2にピンホ
ールが存在すれば、その欠陥部分から浸透したエッチン
グ液により下部多結晶シリコン膜がエッチングされる。
したがってこの形状を顕微鏡で観察する。このように、
絶縁膜の欠陥を検出することができる。
【０００９】
【実施例】本発明は実際の半導体デバイスにも適用可能
であり、ＤＲＡＭに用いた一実施例について説明する。
であり、ＤＲＡＭに用いた一実施例について説明する。
【００１０】以下、本発明の一実施例について、図面を
参照しながら説明する。図１は本発明に用いたＤＲＡＭ
の要部断面図である。
参照しながら説明する。図１は本発明に用いたＤＲＡＭ
の要部断面図である。
【００１１】図１において、１はシリコン基板、２はフ
ィールド酸化膜、３はゲート電極またはワード線、４は
層間絶縁膜、５は接続孔、６は電荷蓄積電極、７は絶縁
膜、８はセルプレート電極、９はビット線、１０は層間
絶縁膜、１１はアルミニウム合金膜、１２は保護膜、１
３はピンホールである。
ィールド酸化膜、３はゲート電極またはワード線、４は
層間絶縁膜、５は接続孔、６は電荷蓄積電極、７は絶縁
膜、８はセルプレート電極、９はビット線、１０は層間
絶縁膜、１１はアルミニウム合金膜、１２は保護膜、１
３はピンホールである。
【００１２】まず、セルプレート電極８が露出するよう
にウエットエッチングまたはドライエッチングにより保
護膜１２、アルミニウム合金膜１１、層間絶縁膜１０、
ビット線９を除去する。以下その方法について詳細に示
す。
にウエットエッチングまたはドライエッチングにより保
護膜１２、アルミニウム合金膜１１、層間絶縁膜１０、
ビット線９を除去する。以下その方法について詳細に示
す。
【００１３】まず、保護膜１２は、たとえば膜厚０.９
μｍで、プラズマＣＶＤ法により成膜された窒化珪素膜
である。これをフレオン（ＣＦ4）と酸素の混合ガス
（混合比９：１）を用いて、ドライエッチングにより除
去する。アルミニウム合金膜１１は、たとえば膜厚０.
９μｍのスパッタ法によりアルミニウム−シリコン−カ
ッパー合金膜（Ａｌ−Ｓｉ−Ｃｕ合金膜）である。これ
を６０℃のリン酸を用いてエッチング除去する。層間絶
縁膜１０は、たとえば、常圧ＣＶＤ法によりボロンフォ
スフォシリケートグラス（ＢＰＳＧ）膜を用いた。これ
をフッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ4Ｆ）と
の混合液（容量比１：５）によりビット線９の表面が露
出するまでエッチングをする。ビット線９は、たとえば
膜厚０.２０μｍで減圧ＣＶＤ法により成膜した多結晶
シリコンと、膜厚０.２５μｍで減圧ＣＶＤ法により成
膜したＷシリサイドとのポリサイド膜である。これをフ
ッ酸を含む混合液、たとえば容量比でＨＮＯ3：Ｈ2Ｏ：
ＨＦ＝２００：８０：３の混合液によりエッチング除去
する。次にフッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ
4Ｆ）混合液により層間絶縁膜１０をエッチングし、セ
ルプレート電極８を露出させる。
μｍで、プラズマＣＶＤ法により成膜された窒化珪素膜
である。これをフレオン（ＣＦ4）と酸素の混合ガス
（混合比９：１）を用いて、ドライエッチングにより除
去する。アルミニウム合金膜１１は、たとえば膜厚０.
９μｍのスパッタ法によりアルミニウム−シリコン−カ
ッパー合金膜（Ａｌ−Ｓｉ−Ｃｕ合金膜）である。これ
を６０℃のリン酸を用いてエッチング除去する。層間絶
縁膜１０は、たとえば、常圧ＣＶＤ法によりボロンフォ
スフォシリケートグラス（ＢＰＳＧ）膜を用いた。これ
をフッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ4Ｆ）と
の混合液（容量比１：５）によりビット線９の表面が露
出するまでエッチングをする。ビット線９は、たとえば
膜厚０.２０μｍで減圧ＣＶＤ法により成膜した多結晶
シリコンと、膜厚０.２５μｍで減圧ＣＶＤ法により成
膜したＷシリサイドとのポリサイド膜である。これをフ
ッ酸を含む混合液、たとえば容量比でＨＮＯ3：Ｈ2Ｏ：
ＨＦ＝２００：８０：３の混合液によりエッチング除去
する。次にフッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ
4Ｆ）混合液により層間絶縁膜１０をエッチングし、セ
ルプレート電極８を露出させる。
【００１４】図２はセルプレート電極８が露出した状態
のＤＲＡＭの要部断面図である。セルプレート電極８
は、不純物をドープした減圧ＣＶＤ法により成膜した多
結晶シリコンを用いる。これをエッチングする場合、ア
ルカリ水溶液として、たとえば８０℃のＫＯＨ：Ｈ2Ｏ
＝１：１０の水酸化カリウム水溶液にＤＲＡＭを浸漬
し、セルプレート電極８をエッチング除去する。この
時、絶縁膜７にピンホールが存在すれば、その欠陥部分
から、浸透したエッチング液により、この多結晶シリコ
ンがエッチングされる。この多結晶シリコンは、電荷蓄
積電極６である。
のＤＲＡＭの要部断面図である。セルプレート電極８
は、不純物をドープした減圧ＣＶＤ法により成膜した多
結晶シリコンを用いる。これをエッチングする場合、ア
ルカリ水溶液として、たとえば８０℃のＫＯＨ：Ｈ2Ｏ
＝１：１０の水酸化カリウム水溶液にＤＲＡＭを浸漬
し、セルプレート電極８をエッチング除去する。この
時、絶縁膜７にピンホールが存在すれば、その欠陥部分
から、浸透したエッチング液により、この多結晶シリコ
ンがエッチングされる。この多結晶シリコンは、電荷蓄
積電極６である。
【００１５】したがって、絶縁膜７のピンホール部１３
では図３に示すように、電荷蓄積電極６の欠損した状態
で観察される。ＳｉＯ2のエッチング速度は多結晶シリ
コンの１／２０００以下であるため、本実施例によれ
ば、絶縁膜７のピンホールをパターン大に拡大される。
このため、絶縁膜の正常な部分と明確に区別することが
でき、絶縁膜の欠陥箇所の観察が非常に簡単かつ明確で
ある。また、この方法では絶縁膜がＳｉＯ2，Ｓｉ
3Ｎ4，ＳｉＯxＮy，Ａｌ2Ｏ3などの場合にも適用でき
る。
では図３に示すように、電荷蓄積電極６の欠損した状態
で観察される。ＳｉＯ2のエッチング速度は多結晶シリ
コンの１／２０００以下であるため、本実施例によれ
ば、絶縁膜７のピンホールをパターン大に拡大される。
このため、絶縁膜の正常な部分と明確に区別することが
でき、絶縁膜の欠陥箇所の観察が非常に簡単かつ明確で
ある。また、この方法では絶縁膜がＳｉＯ2，Ｓｉ
3Ｎ4，ＳｉＯxＮy，Ａｌ2Ｏ3などの場合にも適用でき
る。
【００１６】
【発明の効果】以上のように本発明は、簡単に絶縁膜の
欠陥箇所が識別でき、欠陥箇所の詳細な観察を可能にす
る。不良原因を迅速に半導体装置製造工程あるいは半導
体装置開発工程へフィードバックでき、半導体装置の歩
留まり安定あるいは早期開発への効果が期待できる。
欠陥箇所が識別でき、欠陥箇所の詳細な観察を可能にす
る。不良原因を迅速に半導体装置製造工程あるいは半導
体装置開発工程へフィードバックでき、半導体装置の歩
留まり安定あるいは早期開発への効果が期待できる。
【図１】本発明のために用いたダイナミックＲＡＭの要
部断面図
部断面図
【図２】本発明のために用いたダイナミックＲＡＭの要
部断面図
部断面図
【図３】本発明の実施例を示すダイナミックＲＡＭの要
部断面図
部断面図
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート電極またはワード線 ４ 層間絶縁膜 ５ 接続孔 ６ 電荷蓄積電極 ７ 絶縁膜 ８ セルプレート電極 ９ ビット線 １０ 層間絶縁膜 １１ アルミニウム合金膜 １２ 保護膜 １３ ピンホール
Claims (1)
- 【請求項１】シリコン基板上に導電性膜を形成し、前記
導電性膜上に絶縁膜を形成し、前記絶縁膜上に導電性膜
を形成する工程と前記シリコン基板をアルカリ水溶液中
に浸漬し、前記絶縁膜欠陥上および下の導電性膜を選択
的に除去する工程からなることを特徴とする絶縁膜欠陥
検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17805092A JPH0621181A (ja) | 1992-07-06 | 1992-07-06 | 絶縁膜欠陥検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17805092A JPH0621181A (ja) | 1992-07-06 | 1992-07-06 | 絶縁膜欠陥検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621181A true JPH0621181A (ja) | 1994-01-28 |
Family
ID=16041729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17805092A Pending JPH0621181A (ja) | 1992-07-06 | 1992-07-06 | 絶縁膜欠陥検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621181A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6387811B1 (en) | 2000-03-13 | 2002-05-14 | Oki Electric Industry Co, Ltd. | Method for detecting scratch of an insulating film |
| KR100664797B1 (ko) * | 2005-12-28 | 2007-01-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 산화막 결함 검사 방법 |
-
1992
- 1992-07-06 JP JP17805092A patent/JPH0621181A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6387811B1 (en) | 2000-03-13 | 2002-05-14 | Oki Electric Industry Co, Ltd. | Method for detecting scratch of an insulating film |
| KR100664797B1 (ko) * | 2005-12-28 | 2007-01-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 산화막 결함 검사 방법 |
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