JPH0621395A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0621395A JPH0621395A JP4176888A JP17688892A JPH0621395A JP H0621395 A JPH0621395 A JP H0621395A JP 4176888 A JP4176888 A JP 4176888A JP 17688892 A JP17688892 A JP 17688892A JP H0621395 A JPH0621395 A JP H0621395A
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- JP
- Japan
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- type transistor
- port
- bit line
- memory device
- semiconductor memory
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Abstract
(57)【要約】
【目的】 半導体集積回路上におけるレイアウト面積が
小さなマルチポートＲＡＭを提供する。 【構成】 高抵抗負荷７，８を高抵抗ポリシリコン層に
より形成し、メモリセル50内の記憶ノードＮ１，Ｎ２と
ポート間とを第２層目のポリシリコン層による配線９，
10及び埋込コンタクト20, 21, 22, 23を介して接続させ
ている。使用するすべてのトランジスタ１，２，３，
４，５，６のチャネル型をＮ型に統一して、半導体集積
回路上におけるレイアウト面積を縮小する。
小さなマルチポートＲＡＭを提供する。 【構成】 高抵抗負荷７，８を高抵抗ポリシリコン層に
より形成し、メモリセル50内の記憶ノードＮ１，Ｎ２と
ポート間とを第２層目のポリシリコン層による配線９，
10及び埋込コンタクト20, 21, 22, 23を介して接続させ
ている。使用するすべてのトランジスタ１，２，３，
４，５，６のチャネル型をＮ型に統一して、半導体集積
回路上におけるレイアウト面積を縮小する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置及びそ
の製造方法に関し、特に半導体集積回路上に形成される
２ポートスタティックＲＡＭ等のマルチポートＲＡＭ及
びその製造方法に関するものである。
の製造方法に関し、特に半導体集積回路上に形成される
２ポートスタティックＲＡＭ等のマルチポートＲＡＭ及
びその製造方法に関するものである。
【０００２】
【従来の技術】図１は、２ポートスタティックＲＡＭの
全体回路図であり、図２は、図１における従来のメモリ
セルの回路図である。この例は例えば「ＣＭＯＳ ＶＬ
ＳＩ設計の原理」（ウェスト(Weste) ，エシュラジアン
(Eshraghian)共著、富沢孝, 松山泰男監訳、丸善発行、
P.310)に記載されている。なお、図１，２では、アレイ
状に配列されている多数のメモリセルのうちの１個のメ
モリセル50についてその配線を示している。
全体回路図であり、図２は、図１における従来のメモリ
セルの回路図である。この例は例えば「ＣＭＯＳ ＶＬ
ＳＩ設計の原理」（ウェスト(Weste) ，エシュラジアン
(Eshraghian)共著、富沢孝, 松山泰男監訳、丸善発行、
P.310)に記載されている。なお、図１，２では、アレイ
状に配列されている多数のメモリセルのうちの１個のメ
モリセル50についてその配線を示している。
【０００３】図１において、51, 52は、入力されるアド
レス情報をデコードして、所望のワード線ＷＬ１，ＷＬ
２を駆動するアドレスデコーダである。また、53は入力
データに基づいてメモリセル50への書き込み動作を駆動
制御する書き込みドライバであり、54はメモリセル50に
記憶されたデータを検出して出力データを得るセンスア
ンプである。書き込みドライバ53, センスアンプ54に
は、ビット線Ｂ１，バーＢ１とビット線Ｂ２，バーＢ２
とが接続されている。
レス情報をデコードして、所望のワード線ＷＬ１，ＷＬ
２を駆動するアドレスデコーダである。また、53は入力
データに基づいてメモリセル50への書き込み動作を駆動
制御する書き込みドライバであり、54はメモリセル50に
記憶されたデータを検出して出力データを得るセンスア
ンプである。書き込みドライバ53, センスアンプ54に
は、ビット線Ｂ１，バーＢ１とビット線Ｂ２，バーＢ２
とが接続されている。
【０００４】また、図１，２において、１，２，３，
４，５，６はＮ型トランジスタ、11,12はＰ型トランジ
スタである。Ｎ型トランジスタ３のソース端子にはビッ
ト線Ｂ１が接続され、Ｎ型トランジスタ３のドレイン端
子は記憶ノードＮ１を介してＮ型トランジスタ１，Ｐ型
トランジスタ11のゲート端子とＮ型トランジスタ２，Ｐ
型トランジスタ12のドレイン端子とに接続されている。
また、Ｎ型トランジスタ４のソース端子にはビット線バ
ーＢ１が接続され、Ｎ型トランジスタ４のドレイン端子
は記憶ノードＮ２を介してＮ型トランジスタ２，Ｐ型ト
ランジスタ12のゲート端子とＮ型トランジスタ１，Ｐ型
トランジスタ11のドレイン端子とに接続されている。こ
れらのビット線Ｂ１，バーＢ１は、一対で使用される第
１ポート用のビット線対である。Ｎ型トランジスタ３，
４の各ゲート端子には、ビット線Ｂ１，バーＢ１を使っ
てデータを読み書きする際に使用される第１ポート用の
ワード線ＷＬ１が接続されている。
４，５，６はＮ型トランジスタ、11,12はＰ型トランジ
スタである。Ｎ型トランジスタ３のソース端子にはビッ
ト線Ｂ１が接続され、Ｎ型トランジスタ３のドレイン端
子は記憶ノードＮ１を介してＮ型トランジスタ１，Ｐ型
トランジスタ11のゲート端子とＮ型トランジスタ２，Ｐ
型トランジスタ12のドレイン端子とに接続されている。
また、Ｎ型トランジスタ４のソース端子にはビット線バ
ーＢ１が接続され、Ｎ型トランジスタ４のドレイン端子
は記憶ノードＮ２を介してＮ型トランジスタ２，Ｐ型ト
ランジスタ12のゲート端子とＮ型トランジスタ１，Ｐ型
トランジスタ11のドレイン端子とに接続されている。こ
れらのビット線Ｂ１，バーＢ１は、一対で使用される第
１ポート用のビット線対である。Ｎ型トランジスタ３，
４の各ゲート端子には、ビット線Ｂ１，バーＢ１を使っ
てデータを読み書きする際に使用される第１ポート用の
ワード線ＷＬ１が接続されている。
【０００５】Ｎ型トランジスタ５のソース端子にはビッ
ト線Ｂ２が接続され、Ｎ型トランジスタ５のドレイン端
子は記憶ノードＮ１を介してＮ型トランジスタ１，Ｐ型
トランジスタ11のゲート端子とＮ型トランジスタ２，Ｐ
型トランジスタ12のドレイン端子とに接続されている。
また、Ｎ型トランジスタ６のソース端子にはビット線バ
ーＢ２が接続され、Ｎ型トランジスタ６のドレイン端子
は記憶ノードＮ２を介してＮ型トランジスタ２，Ｐ型ト
ランジスタ12のゲート端子とＮ型トランジスタ１，Ｐ型
トランジスタ11のドレイン端子とに接続されている。こ
れらのビット線Ｂ２，バーＢ２は、一対で使用される第
２ポート用のビット線対である。Ｎ型トランジスタ５，
６の各ゲート端子には、ビット線Ｂ２，バーＢ２を使っ
てデータを読み書きする際に使用される第２ポート用の
ワード線ＷＬ２が接続されている。
ト線Ｂ２が接続され、Ｎ型トランジスタ５のドレイン端
子は記憶ノードＮ１を介してＮ型トランジスタ１，Ｐ型
トランジスタ11のゲート端子とＮ型トランジスタ２，Ｐ
型トランジスタ12のドレイン端子とに接続されている。
また、Ｎ型トランジスタ６のソース端子にはビット線バ
ーＢ２が接続され、Ｎ型トランジスタ６のドレイン端子
は記憶ノードＮ２を介してＮ型トランジスタ２，Ｐ型ト
ランジスタ12のゲート端子とＮ型トランジスタ１，Ｐ型
トランジスタ11のドレイン端子とに接続されている。こ
れらのビット線Ｂ２，バーＢ２は、一対で使用される第
２ポート用のビット線対である。Ｎ型トランジスタ５，
６の各ゲート端子には、ビット線Ｂ２，バーＢ２を使っ
てデータを読み書きする際に使用される第２ポート用の
ワード線ＷＬ２が接続されている。
【０００６】Ｎ型トランジスタ１，２のソース端子は接
地されている。また、Ｐ型トランジスタ11，12のソース
端子には電源Ｖccが接続されている。そして、記憶ノー
ドＮ１，Ｎ２は、ビット線及びワード線の電圧に応じて
その電位が変化する。
地されている。また、Ｐ型トランジスタ11，12のソース
端子には電源Ｖccが接続されている。そして、記憶ノー
ドＮ１，Ｎ２は、ビット線及びワード線の電圧に応じて
その電位が変化する。
【０００７】次に、動作について説明する。まず、第１
ポートからメモリセル50にデータを書き込む場合につい
て述べる。書き込みドライバ53により、メモリセル50に
書き込むべきデータをビット線Ｂ１上に設定し、そのデ
ータの反転信号をビット線バーＢ１上に設定する。次
に、ワード線ＷＬ１を駆動し、Ｎ型トランジスタ３，４
をオンにする。例えば、ビット線Ｂ１は電圧が高い”
Ｈ”状態であって、ビット線バーＢ１は電圧が低い”
Ｌ”状態であるとする。ワード線ＷＬ１が駆動されて”
Ｈ”状態になると、記憶ノードＮ１は”Ｈ”状態にな
り、記憶ノードＮ２は”Ｌ”状態になる。その後、ワー
ド線ＷＬ１を”Ｌ”状態にしてＮ型トランジスタ３，４
をオフにしても、記憶ノードＮ１での電位は”Ｈ”状
態、記憶ノードＮ２での電位は”Ｌ”状態に保たれたま
ま安定状態として維持される。
ポートからメモリセル50にデータを書き込む場合につい
て述べる。書き込みドライバ53により、メモリセル50に
書き込むべきデータをビット線Ｂ１上に設定し、そのデ
ータの反転信号をビット線バーＢ１上に設定する。次
に、ワード線ＷＬ１を駆動し、Ｎ型トランジスタ３，４
をオンにする。例えば、ビット線Ｂ１は電圧が高い”
Ｈ”状態であって、ビット線バーＢ１は電圧が低い”
Ｌ”状態であるとする。ワード線ＷＬ１が駆動されて”
Ｈ”状態になると、記憶ノードＮ１は”Ｈ”状態にな
り、記憶ノードＮ２は”Ｌ”状態になる。その後、ワー
ド線ＷＬ１を”Ｌ”状態にしてＮ型トランジスタ３，４
をオフにしても、記憶ノードＮ１での電位は”Ｈ”状
態、記憶ノードＮ２での電位は”Ｌ”状態に保たれたま
ま安定状態として維持される。
【０００８】次に、第１ポートからデータを読み出す場
合について述べる。まずビット線Ｂ１，バーＢ１がプリ
チャージされる。次に、アドレスデコーダ51によりワー
ド線ＷＬ１を駆動してＮ型トランジスタ３，４をオン状
態にする。記憶ノードＮ１が”Ｈ”状態であり、記憶ノ
ードＮ２が”Ｌ”状態であれば、ビット線Ｂ１はプリチ
ャージ状態のまま維持され、ビット線バーＢ１はディス
チャージされて”Ｌ”状態になる。そして、記憶ノード
Ｎ１，Ｎ２に記憶されているデータがビット線Ｂ１，バ
ーＢ１を介してセンスアンプ54に読み出される。
合について述べる。まずビット線Ｂ１，バーＢ１がプリ
チャージされる。次に、アドレスデコーダ51によりワー
ド線ＷＬ１を駆動してＮ型トランジスタ３，４をオン状
態にする。記憶ノードＮ１が”Ｈ”状態であり、記憶ノ
ードＮ２が”Ｌ”状態であれば、ビット線Ｂ１はプリチ
ャージ状態のまま維持され、ビット線バーＢ１はディス
チャージされて”Ｌ”状態になる。そして、記憶ノード
Ｎ１，Ｎ２に記憶されているデータがビット線Ｂ１，バ
ーＢ１を介してセンスアンプ54に読み出される。
【０００９】なお、第２ポートによるデータの書き込
み，読出し動作は、上述した第１ポートによるデータの
書き込み，読出し動作と同様であるので、その説明は省
略する。但し、この場合には、ビット線Ｂ２，バーＢ２
とワード線ＷＬ２とＮ型トランジスタ５，６とを使用す
る。
み，読出し動作は、上述した第１ポートによるデータの
書き込み，読出し動作と同様であるので、その説明は省
略する。但し、この場合には、ビット線Ｂ２，バーＢ２
とワード線ＷＬ２とＮ型トランジスタ５，６とを使用す
る。
【００１０】以上のような構成のメモリセルを使用した
半導体記憶装置では、ワード線ＷＬ１を使って選択した
あるアドレスにビット線Ｂ１，バーＢ１からアクセスす
ると共に、ワード線ＷＬ２を使って選択した他のアドレ
スにビット線Ｂ２，バーＢ２からアクセスすることが可
能である。このような２ポートメモリセルは、最近のマ
イクロプロセッサ内部でよく使用されている。
半導体記憶装置では、ワード線ＷＬ１を使って選択した
あるアドレスにビット線Ｂ１，バーＢ１からアクセスす
ると共に、ワード線ＷＬ２を使って選択した他のアドレ
スにビット線Ｂ２，バーＢ２からアクセスすることが可
能である。このような２ポートメモリセルは、最近のマ
イクロプロセッサ内部でよく使用されている。
【００１１】図２の２ポートメモリセルを半導体集積回
路上に構成する際のレイアウト例を図３に、またその断
面図を図４に示す。このレイアウトは、１層のポリシリ
コン層60と２層の金属層61, 62とから形成されている。
ビット線Ｂ１，バーＢ１，Ｂ２，バーＢ２は第２層目の
金属層62により形成され、電源Ｖccと接地電位ＧＮＤと
を供給するための配線は第１層目の金属層61により形成
されている。
路上に構成する際のレイアウト例を図３に、またその断
面図を図４に示す。このレイアウトは、１層のポリシリ
コン層60と２層の金属層61, 62とから形成されている。
ビット線Ｂ１，バーＢ１，Ｂ２，バーＢ２は第２層目の
金属層62により形成され、電源Ｖccと接地電位ＧＮＤと
を供給するための配線は第１層目の金属層61により形成
されている。
【００１２】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されていて、Ｐ型トランジスタとＮ
型トランジスタとが混在するので、両トランジスタの設
置間隔を、 0.8μｍの設計ルールでは少なくとも５μｍ
以上は設ける必要があり、メモリセルの小型化には限界
があるという問題点があった。
は以上のように構成されていて、Ｐ型トランジスタとＮ
型トランジスタとが混在するので、両トランジスタの設
置間隔を、 0.8μｍの設計ルールでは少なくとも５μｍ
以上は設ける必要があり、メモリセルの小型化には限界
があるという問題点があった。
【００１３】本発明はこのような問題点を解決するため
になされたものであり、レイアウト面積を減少して装置
全体の小型化を実現できる半導体記憶装置及びその製造
方法を提供することを目的とする。
になされたものであり、レイアウト面積を減少して装置
全体の小型化を実現できる半導体記憶装置及びその製造
方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、複数のポリシリコン層を有し、負荷素子を１つ
のポリシリコン層にて構成し、記憶ノードとポートとを
第２層目以上の１つのポリシリコン層及び埋込コンタク
トを介して接続するように構成したことを特徴とする。
装置は、複数のポリシリコン層を有し、負荷素子を１つ
のポリシリコン層にて構成し、記憶ノードとポートとを
第２層目以上の１つのポリシリコン層及び埋込コンタク
トを介して接続するように構成したことを特徴とする。
【００１５】本発明に係る半導体記憶装置の製造方法
は、複数のポリシリコン層を形成し、１つのポリシリコ
ン層に不純物を注入しないことによって負荷素子を作成
し、第２層目以上の１つのポリシリコン層及び埋込コン
タクトにより記憶ノードとポートとを接続させることを
特徴とする。
は、複数のポリシリコン層を形成し、１つのポリシリコ
ン層に不純物を注入しないことによって負荷素子を作成
し、第２層目以上の１つのポリシリコン層及び埋込コン
タクトにより記憶ノードとポートとを接続させることを
特徴とする。
【００１６】
【作用】本発明では、これによって、使用するすべての
トランジスタのチャネル型をＮ型（またはＰ型）に統一
できるので、Ｎ型，Ｐ型のトランジスタを混在させた従
来例に比べて、半導体集積回路上におけるレイアウト面
積が縮小される。
トランジスタのチャネル型をＮ型（またはＰ型）に統一
できるので、Ｎ型，Ｐ型のトランジスタを混在させた従
来例に比べて、半導体集積回路上におけるレイアウト面
積が縮小される。
【００１７】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。
いて具体的に説明する。
【００１８】図５は本発明による２ポートスタティック
ＲＡＭの特徴部分の回路図である。なお、全体の回路図
は図１に示すものと同じである。図中１，２，３，４，
５，６はＮ型トランジスタである。Ｎ型トランジスタ３
のソース端子にはビット線Ｂ１が接続され、Ｎ型トラン
ジスタ３のドレイン端子は、埋込コンタクト21, 記憶ノ
ードＮ１を介して、Ｎ型トランジスタ１のゲート端子，
Ｎ型トランジスタ２のドレイン端子及び高抵抗負荷７と
接続されている。Ｎ型トランジスタ４のソース端子には
ビット線バーＢ１が接続され、Ｎ型トランジスタ４のド
レイン端子は、埋込コンタクト22, 記憶ノードＮ２を介
して、Ｎ型トランジスタ２のゲート端子，Ｎ型トランジ
スタ１のドレイン端子及び高抵抗負荷８と接続されてい
る。これらのビット線Ｂ１，バーＢ１は、一対で使用さ
れる第１ポート用のビット線対である。Ｎ型トランジス
タ３，４の各ゲート端子には、ビット線Ｂ１，バーＢ１
を使ってデータを読み書きする際に使用される第１ポー
ト用のワード線ＷＬ１が接続されている。
ＲＡＭの特徴部分の回路図である。なお、全体の回路図
は図１に示すものと同じである。図中１，２，３，４，
５，６はＮ型トランジスタである。Ｎ型トランジスタ３
のソース端子にはビット線Ｂ１が接続され、Ｎ型トラン
ジスタ３のドレイン端子は、埋込コンタクト21, 記憶ノ
ードＮ１を介して、Ｎ型トランジスタ１のゲート端子，
Ｎ型トランジスタ２のドレイン端子及び高抵抗負荷７と
接続されている。Ｎ型トランジスタ４のソース端子には
ビット線バーＢ１が接続され、Ｎ型トランジスタ４のド
レイン端子は、埋込コンタクト22, 記憶ノードＮ２を介
して、Ｎ型トランジスタ２のゲート端子，Ｎ型トランジ
スタ１のドレイン端子及び高抵抗負荷８と接続されてい
る。これらのビット線Ｂ１，バーＢ１は、一対で使用さ
れる第１ポート用のビット線対である。Ｎ型トランジス
タ３，４の各ゲート端子には、ビット線Ｂ１，バーＢ１
を使ってデータを読み書きする際に使用される第１ポー
ト用のワード線ＷＬ１が接続されている。
【００１９】Ｎ型トランジスタ５のソース端子にはビッ
ト線Ｂ２が接続され、Ｎ型トランジスタ５のドレイン端
子は、埋込コンタクト20, 中抵抗部分である配線９，埋
込コンタクト21, 記憶ノードＮ１を介して、Ｎ型トラン
ジスタ１のゲート端子，Ｎ型トランジスタ２のドレイン
端子及び高抵抗負荷７と接続されている。Ｎ型トランジ
スタ６のソース端子にはビット線バーＢ２が接続され、
Ｎ型トランジスタ６のドレイン端子は、埋込コンタクト
23, 中抵抗部分である配線10，埋込コンタクト22, 記憶
ノードＮ２を介して、Ｎ型トランジスタ２のゲート端
子，Ｎ型トランジスタ１のドレイン端子及び高抵抗負荷
８と接続されている。これらビット線Ｂ２，バーＢ２
は、一対で使用される第２ポート用のビット線対であ
る。Ｎ型トランジスタ５，６の各ゲート端子には、ビッ
ト線Ｂ２，バーＢ２を使ってデータを読み書きする際に
使用される第２ポート用のワード線ＷＬ２が接続されて
いる。Ｎ型トランジスタ１，２の各ソース端子は接地さ
れている。高抵抗負荷７，８には電源Ｖccがそれぞれ接
続されており、電圧は高抵抗負荷７，８を介して供給さ
れる。
ト線Ｂ２が接続され、Ｎ型トランジスタ５のドレイン端
子は、埋込コンタクト20, 中抵抗部分である配線９，埋
込コンタクト21, 記憶ノードＮ１を介して、Ｎ型トラン
ジスタ１のゲート端子，Ｎ型トランジスタ２のドレイン
端子及び高抵抗負荷７と接続されている。Ｎ型トランジ
スタ６のソース端子にはビット線バーＢ２が接続され、
Ｎ型トランジスタ６のドレイン端子は、埋込コンタクト
23, 中抵抗部分である配線10，埋込コンタクト22, 記憶
ノードＮ２を介して、Ｎ型トランジスタ２のゲート端
子，Ｎ型トランジスタ１のドレイン端子及び高抵抗負荷
８と接続されている。これらビット線Ｂ２，バーＢ２
は、一対で使用される第２ポート用のビット線対であ
る。Ｎ型トランジスタ５，６の各ゲート端子には、ビッ
ト線Ｂ２，バーＢ２を使ってデータを読み書きする際に
使用される第２ポート用のワード線ＷＬ２が接続されて
いる。Ｎ型トランジスタ１，２の各ソース端子は接地さ
れている。高抵抗負荷７，８には電源Ｖccがそれぞれ接
続されており、電圧は高抵抗負荷７，８を介して供給さ
れる。
【００２０】図５に示すような回路を半導体集積回路上
に構成する際のレイアウト例を図６に、またその断面図
を図７に示す。Ｎ型トランジスタ１，２，３，４，５，
６の各ゲート端子は、第１層目のポリシリコン層にて形
成される。ビット線Ｂ１，バーＢ１，Ｂ２，バーＢ２は
第１層目の金属層にて形成される。高抵抗負荷７，８
は、第２層目のポリシリコン層に不純物を注入しないこ
とによって形成される。中抵抗部分である配線９，10
は、第２層目のポリシリコン層に不純物を注入すること
によって形成される。また、埋込コンタクト20, 21, 2
2, 23は、ポリシリコン層とトランジスタのソースまた
はドレインを形成する拡散領域とを金属層を介すること
なく直接結合できるコンタクトである。
に構成する際のレイアウト例を図６に、またその断面図
を図７に示す。Ｎ型トランジスタ１，２，３，４，５，
６の各ゲート端子は、第１層目のポリシリコン層にて形
成される。ビット線Ｂ１，バーＢ１，Ｂ２，バーＢ２は
第１層目の金属層にて形成される。高抵抗負荷７，８
は、第２層目のポリシリコン層に不純物を注入しないこ
とによって形成される。中抵抗部分である配線９，10
は、第２層目のポリシリコン層に不純物を注入すること
によって形成される。また、埋込コンタクト20, 21, 2
2, 23は、ポリシリコン層とトランジスタのソースまた
はドレインを形成する拡散領域とを金属層を介すること
なく直接結合できるコンタクトである。
【００２１】ビット線Ｂ２はＮ型トランジスタ５のソー
ス端子と通常の拡散コンタクトにより接続される。Ｎ型
トランジスタ５のドレイン端子は、第２層目のポリシリ
コン層を介して、Ｎ型トランジスタ３のドレイン端子，
Ｎ型トランジスタ１のゲート端子及び高抵抗負荷７に接
続される。Ｎ型トランジスタ５のドレイン端子と第２層
目のポリシリコン層とは、埋込コンタクト20を用いて接
続される。ビット線バーＢ２はＮ型トランジスタ６のソ
ース端子と通常の拡散コンタクトにより接続される。Ｎ
型トランジスタ６のドレイン端子は、第２層目のポリシ
リコン層を介して、Ｎ型トランジスタ４のドレイン端
子，Ｎ型トランジスタ２のゲート端子及び高抵抗負荷８
に接続される。Ｎ型トランジスタ６のドレイン端子と第
２層目のポリシリコン層とは、埋込コンタクト23を用い
て接続される。電圧は、高抵抗負荷７，８に接続される
第２層目のポリシリコン層を介して供給される。接地電
位は、Ｎ型トランジスタ１，２のソース端子を形成して
いる拡散領域に接続される。ビット線Ｂ１及びビット線
バーＢ１それぞれは、Ｎ型トランジスタ３及びＮ型トラ
ンジスタ４のソース端子に通常の拡散コンタクトにより
接続される。
ス端子と通常の拡散コンタクトにより接続される。Ｎ型
トランジスタ５のドレイン端子は、第２層目のポリシリ
コン層を介して、Ｎ型トランジスタ３のドレイン端子，
Ｎ型トランジスタ１のゲート端子及び高抵抗負荷７に接
続される。Ｎ型トランジスタ５のドレイン端子と第２層
目のポリシリコン層とは、埋込コンタクト20を用いて接
続される。ビット線バーＢ２はＮ型トランジスタ６のソ
ース端子と通常の拡散コンタクトにより接続される。Ｎ
型トランジスタ６のドレイン端子は、第２層目のポリシ
リコン層を介して、Ｎ型トランジスタ４のドレイン端
子，Ｎ型トランジスタ２のゲート端子及び高抵抗負荷８
に接続される。Ｎ型トランジスタ６のドレイン端子と第
２層目のポリシリコン層とは、埋込コンタクト23を用い
て接続される。電圧は、高抵抗負荷７，８に接続される
第２層目のポリシリコン層を介して供給される。接地電
位は、Ｎ型トランジスタ１，２のソース端子を形成して
いる拡散領域に接続される。ビット線Ｂ１及びビット線
バーＢ１それぞれは、Ｎ型トランジスタ３及びＮ型トラ
ンジスタ４のソース端子に通常の拡散コンタクトにより
接続される。
【００２２】次に、このような構成の半導体記憶装置の
製造方法を、その工程を示す図８，９，10を参照して説
明する。
製造方法を、その工程を示す図８，９，10を参照して説
明する。
【００２３】まず、Ｐ型シリコンの基板31の表面側にＰ
ウェル32, Ｎウェル33を形成する（図８(a))。次に、Ｐ
ウェル32とＮウェル33との境界部にＳｉＯ2 膜からなる
フィールド絶縁膜34を形成する（図８(b))。Ｐウェル32
及びＮウェル33の表面全域にＳｉＯ2 膜からなるゲート
絶縁膜35を形成した後（図８(c))、このゲート絶縁膜35
の中央部に１層目のポリシリコン層からなる第１ゲート
36を形成する（図８(d))。第１ゲート36が形成されてい
ないゲート絶縁膜35の下方のＰウェル32, Ｎウェル33
に、例えばイオン注入法により、Ｎ+ 拡散領域37, Ｐ+
拡散領域38をそれぞれ形成する（図９(e))。次いで、Ｓ
ｉＯ2 膜39を全域に形成した後、一方のＮ+ 拡散領域37
に達する埋め込みコンタクトホール40を形成し（図９
(f))、その埋め込みコンタクトホール40に２層目のポリ
シリコン層からなる第２ゲート41を形成する（図９
(g))。次に、ＳｉＯ2 膜42を全域に更に形成した後、他
方のＮ+ 拡散領域37とＰ+ 拡散領域38とに達するコンタ
クトホール43を形成し（図10(h))、そのコンタクトホー
ル43に１層目の金属層である第１Ａｌ層44を形成する
（図10(i))。ＳｉＯ2 膜45を全域に更に形成した後、Ｓ
ｉＯ2 膜45の一部に第１Ａｌ層44に達するスルーホール
46を形成し、そのスルーホール46に２層目の金属層であ
る第２Ａｌ層47を形成する（図10(j))。
ウェル32, Ｎウェル33を形成する（図８(a))。次に、Ｐ
ウェル32とＮウェル33との境界部にＳｉＯ2 膜からなる
フィールド絶縁膜34を形成する（図８(b))。Ｐウェル32
及びＮウェル33の表面全域にＳｉＯ2 膜からなるゲート
絶縁膜35を形成した後（図８(c))、このゲート絶縁膜35
の中央部に１層目のポリシリコン層からなる第１ゲート
36を形成する（図８(d))。第１ゲート36が形成されてい
ないゲート絶縁膜35の下方のＰウェル32, Ｎウェル33
に、例えばイオン注入法により、Ｎ+ 拡散領域37, Ｐ+
拡散領域38をそれぞれ形成する（図９(e))。次いで、Ｓ
ｉＯ2 膜39を全域に形成した後、一方のＮ+ 拡散領域37
に達する埋め込みコンタクトホール40を形成し（図９
(f))、その埋め込みコンタクトホール40に２層目のポリ
シリコン層からなる第２ゲート41を形成する（図９
(g))。次に、ＳｉＯ2 膜42を全域に更に形成した後、他
方のＮ+ 拡散領域37とＰ+ 拡散領域38とに達するコンタ
クトホール43を形成し（図10(h))、そのコンタクトホー
ル43に１層目の金属層である第１Ａｌ層44を形成する
（図10(i))。ＳｉＯ2 膜45を全域に更に形成した後、Ｓ
ｉＯ2 膜45の一部に第１Ａｌ層44に達するスルーホール
46を形成し、そのスルーホール46に２層目の金属層であ
る第２Ａｌ層47を形成する（図10(j))。
【００２４】次に、本発明の半導体記憶装置の動作につ
いて説明する。
いて説明する。
【００２５】まず、第１ポートからメモリセル50にデー
タを書き込む場合について述べる。書き込みドライバ53
により、メモリセル50に書き込むべきデータをビット線
Ｂ１上に設定し、そのデータの反転信号をビット線バー
Ｂ１上に設定する。次に、アドレスデコーダ51によって
ワード線ＷＬ１を駆動し、Ｎ型トランジスタ３，４をオ
ンにする。例えば、ビット線Ｂ１は電圧が高い”Ｈ”状
態であって、ビット線バーＢ１は電圧が低い”Ｌ”状態
であるとする。ワード線ＷＬ１が駆動されて”Ｈ”状態
になると、記憶ノードＮ１は”Ｈ”状態になり、記憶ノ
ードＮ２は”Ｌ”状態になる。その後、ワード線ＷＬ１
を”Ｌ”状態にしてＮ型トランジスタ３，４をオフにし
ても、記憶ノードＮ１での電位は”Ｈ”状態、記憶ノー
ドＮ２での電位は”Ｌ”状態に保たれたまま安定状態と
して維持されてデータが書き込まれる。
タを書き込む場合について述べる。書き込みドライバ53
により、メモリセル50に書き込むべきデータをビット線
Ｂ１上に設定し、そのデータの反転信号をビット線バー
Ｂ１上に設定する。次に、アドレスデコーダ51によって
ワード線ＷＬ１を駆動し、Ｎ型トランジスタ３，４をオ
ンにする。例えば、ビット線Ｂ１は電圧が高い”Ｈ”状
態であって、ビット線バーＢ１は電圧が低い”Ｌ”状態
であるとする。ワード線ＷＬ１が駆動されて”Ｈ”状態
になると、記憶ノードＮ１は”Ｈ”状態になり、記憶ノ
ードＮ２は”Ｌ”状態になる。その後、ワード線ＷＬ１
を”Ｌ”状態にしてＮ型トランジスタ３，４をオフにし
ても、記憶ノードＮ１での電位は”Ｈ”状態、記憶ノー
ドＮ２での電位は”Ｌ”状態に保たれたまま安定状態と
して維持されてデータが書き込まれる。
【００２６】次に、第１ポートからデータを読み出す場
合について述べる。まず、ビット線Ｂ１，バーＢ１がプ
リチャージされる。次に、アドレスデコーダ51により、
ワード線ＷＬ１を駆動してＮ型トランジスタ３，４をオ
ン状態にする。記憶ノードＮ１が”Ｈ”状態であり、記
憶ノードＮ２が”Ｌ”状態であれば、ビット線Ｂ１はプ
リチャージ状態のまま維持され、ビット線バーＢ１はデ
ィスチャージされて”Ｌ”状態になる。そして、記憶ノ
ードＮ１，Ｎ２に記憶されているデータがビット線Ｂ
１，バーＢ１を介してセンスアンプ54に読み出される。
合について述べる。まず、ビット線Ｂ１，バーＢ１がプ
リチャージされる。次に、アドレスデコーダ51により、
ワード線ＷＬ１を駆動してＮ型トランジスタ３，４をオ
ン状態にする。記憶ノードＮ１が”Ｈ”状態であり、記
憶ノードＮ２が”Ｌ”状態であれば、ビット線Ｂ１はプ
リチャージ状態のまま維持され、ビット線バーＢ１はデ
ィスチャージされて”Ｌ”状態になる。そして、記憶ノ
ードＮ１，Ｎ２に記憶されているデータがビット線Ｂ
１，バーＢ１を介してセンスアンプ54に読み出される。
【００２７】第２ポートによるデータの書き込み，読出
し動作は、上述した第１ポートによるデータの書き込
み，読出し動作と同様であるので、その説明は省略す
る。但し、この場合には、ビット線Ｂ２，バーＢ２とワ
ード線ＷＬ２とＮ型トランジスタ５，６とを使用する。
し動作は、上述した第１ポートによるデータの書き込
み，読出し動作と同様であるので、その説明は省略す
る。但し、この場合には、ビット線Ｂ２，バーＢ２とワ
ード線ＷＬ２とＮ型トランジスタ５，６とを使用する。
【００２８】なお、上述の実施例では、２層のポリシリ
コン層を有する構成としたが、必要であれば、ポリシリ
コン層を３層以上の構成とし、第２層目以上の１つのポ
リシリコン層及び埋込コンタクトにより記憶ノードとポ
ートとを接続するようにしても良い。
コン層を有する構成としたが、必要であれば、ポリシリ
コン層を３層以上の構成とし、第２層目以上の１つのポ
リシリコン層及び埋込コンタクトにより記憶ノードとポ
ートとを接続するようにしても良い。
【００２９】
【発明の効果】以上のように、本発明の半導体記憶装置
では、負荷素子を高抵抗ポリシリコン層により形成し、
メモリセル内の記憶ノードとポートとを第２層目以上の
１つのポリシリコン層及び埋込コンタクトにて接続させ
ているので、使用するすべてのトランジスタのチャネル
型を１つに統一できるので、半導体集積回路上における
レイアウト面積を従来例に比べて減少できる（レイアウ
ト面積をほぼ半分に低減できる）効果がある。書込み専
用ポートを有するマルチポートメモリにおいて、書込み
専用ポートに対して本発明を適用した場合に、特に実用
的な効果を奏する。
では、負荷素子を高抵抗ポリシリコン層により形成し、
メモリセル内の記憶ノードとポートとを第２層目以上の
１つのポリシリコン層及び埋込コンタクトにて接続させ
ているので、使用するすべてのトランジスタのチャネル
型を１つに統一できるので、半導体集積回路上における
レイアウト面積を従来例に比べて減少できる（レイアウ
ト面積をほぼ半分に低減できる）効果がある。書込み専
用ポートを有するマルチポートメモリにおいて、書込み
専用ポートに対して本発明を適用した場合に、特に実用
的な効果を奏する。
【図１】２ポート記憶装置の全体回路図である。
【図２】従来の半導体記憶装置の部分回路図である。
【図３】従来の半導体記憶装置のレイアウト例を示す平
面図である。
面図である。
【図４】従来の半導体記憶装置のレイアウト例を示す断
面図である。
面図である。
【図５】本発明の半導体記憶装置の一実施例の部分回路
図である。
図である。
【図６】本発明の半導体記憶装置の一実施例のレイアウ
ト例を示す平面図である。
ト例を示す平面図である。
【図７】本発明の半導体記憶装置の一実施例のレイアウ
ト例を示す断面図である。
ト例を示す断面図である。
【図８】本発明の半導体記憶装置の一実施例の製造工程
の一部を示す断面図である。
の一部を示す断面図である。
【図９】本発明の半導体記憶装置の一実施例の製造工程
の一部を示す断面図である。
の一部を示す断面図である。
【図１０】本発明の半導体記憶装置の一実施例の製造工
程の一部を示す断面図である。
程の一部を示す断面図である。
７，８ 高抵抗負荷 ９，10 第２層目のポリシリコン層による配線 20, 21, 22, 23 埋込コンタクト 50 メモリセル Ｎ１，Ｎ２ 記憶ノード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】まず、Ｐ型シリコンの基板31の表面側にＰ
ウェル32, Ｎウェル33を形成する（図８(a))。次に、ト
ランジスタを形成しない領域にＳｉＯ2 膜からなるフィ
ールド絶縁膜34を形成する（図８(b))。Ｐウェル32及び
Ｎウェル33の表面全域にＳｉＯ2 膜からなるゲート絶縁
膜35を形成した後（図８(c))、このゲート絶縁膜35の中
央部に１層目のポリシリコン層からなる第１ゲート36を
形成する（図８(d))。第１ゲート36が形成されていない
ゲート絶縁膜35の下方のＰウェル32, Ｎウェル33に、例
えばイオン注入法により、Ｎ+ 拡散領域37, Ｐ+ 拡散領
域38をそれぞれ形成する（図９(e))。次いで、ＳｉＯ2
膜39を全域に形成した後、一方のＮ+ 拡散領域37に達す
る埋め込みコンタクトホール40を形成し（図９(f))、そ
の埋め込みコンタクトホール40に２層目のポリシリコン
層からなる第２ゲート41を形成する（図９(g))。第２ゲ
ート41で、高抵抗負荷を形成する領域を除いて、イオン
注入を行ない、中抵抗化した第２ゲート配線を形成す
る。次に、ＳｉＯ2 膜42を全域に更に形成した後、他方
のＮ+ 拡散領域37とＰ+ 拡散領域38とに達するコンタク
トホール43を形成し（図10(h))、そのコンタクトホール
43に１層目の金属層である第１Ａｌ層44を形成する（図
10(i))。ＳｉＯ2 膜45を全域に更に形成した後、ＳｉＯ
2 膜45の一部に第１Ａｌ層44に達するスルーホール46を
形成し、そのスルーホール46に２層目の金属層である第
２Ａｌ層47を形成する（図10(j))。
ウェル32, Ｎウェル33を形成する（図８(a))。次に、ト
ランジスタを形成しない領域にＳｉＯ2 膜からなるフィ
ールド絶縁膜34を形成する（図８(b))。Ｐウェル32及び
Ｎウェル33の表面全域にＳｉＯ2 膜からなるゲート絶縁
膜35を形成した後（図８(c))、このゲート絶縁膜35の中
央部に１層目のポリシリコン層からなる第１ゲート36を
形成する（図８(d))。第１ゲート36が形成されていない
ゲート絶縁膜35の下方のＰウェル32, Ｎウェル33に、例
えばイオン注入法により、Ｎ+ 拡散領域37, Ｐ+ 拡散領
域38をそれぞれ形成する（図９(e))。次いで、ＳｉＯ2
膜39を全域に形成した後、一方のＮ+ 拡散領域37に達す
る埋め込みコンタクトホール40を形成し（図９(f))、そ
の埋め込みコンタクトホール40に２層目のポリシリコン
層からなる第２ゲート41を形成する（図９(g))。第２ゲ
ート41で、高抵抗負荷を形成する領域を除いて、イオン
注入を行ない、中抵抗化した第２ゲート配線を形成す
る。次に、ＳｉＯ2 膜42を全域に更に形成した後、他方
のＮ+ 拡散領域37とＰ+ 拡散領域38とに達するコンタク
トホール43を形成し（図10(h))、そのコンタクトホール
43に１層目の金属層である第１Ａｌ層44を形成する（図
10(i))。ＳｉＯ2 膜45を全域に更に形成した後、ＳｉＯ
2 膜45の一部に第１Ａｌ層44に達するスルーホール46を
形成し、そのスルーホール46に２層目の金属層である第
２Ａｌ層47を形成する（図10(j))。
Claims (2)
- 【請求項１】 複数のポートと記憶ノードとを有する半
導体記憶装置において、複数層のポリシリコン層と、前
記ポリシリコン層のうちの１層を高抵抗にしてなる負荷
素子とを備え、前記記憶ノードとポートとを前記ポリシ
リコン層のうちの第２層目以上の１層のポリシリコン層
及び埋込コンタクトを介して接続させた構成をなすこと
を特徴とする半導体記憶装置。 - 【請求項２】 複数のポートと記憶ノードとを接続させ
て半導体記憶装置を製造する方法において、複数層のポ
リシリコン層を使用し、前記ポリシリコン層のうちの１
層を高抵抗にして負荷素子を形成し、前記記憶ノードと
ポートとを前記ポリシリコン層のうちの第２層目以上の
１層のポリシリコン層及び埋込コンタクトにて接続させ
ることを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176888A JPH0621395A (ja) | 1992-07-03 | 1992-07-03 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176888A JPH0621395A (ja) | 1992-07-03 | 1992-07-03 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621395A true JPH0621395A (ja) | 1994-01-28 |
Family
ID=16021517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176888A Pending JPH0621395A (ja) | 1992-07-03 | 1992-07-03 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621395A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0767491A3 (en) * | 1995-10-05 | 1998-12-02 | STMicroelectronics, Inc. | Method of forming a contact |
| JP2018525823A (ja) * | 2015-08-28 | 2018-09-06 | マイクロン テクノロジー， インク． | 導電線を含む半導体デバイス、および、導電線を含む半導体デバイスの製造方法 |
-
1992
- 1992-07-03 JP JP4176888A patent/JPH0621395A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0767491A3 (en) * | 1995-10-05 | 1998-12-02 | STMicroelectronics, Inc. | Method of forming a contact |
| JP2018525823A (ja) * | 2015-08-28 | 2018-09-06 | マイクロン テクノロジー， インク． | 導電線を含む半導体デバイス、および、導電線を含む半導体デバイスの製造方法 |
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