JPH0621401A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0621401A JPH0621401A JP5075306A JP7530693A JPH0621401A JP H0621401 A JPH0621401 A JP H0621401A JP 5075306 A JP5075306 A JP 5075306A JP 7530693 A JP7530693 A JP 7530693A JP H0621401 A JPH0621401 A JP H0621401A
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- JP
- Japan
- Prior art keywords
- diffusion layer
- source diffusion
- element isolation
- film
- isolation insulating
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 拡散層抵抗の増大を防止しつつソース拡散層
自体の幅を狭くしてメモリセル面積を縮小し、且つソー
ス拡散層の抵抗値を安定させる。 【構成】 素子分離用絶縁領域１１がソース拡散層１４
を挟んで互い違いに配置されている。このため、素子分
離用絶縁領域１１同士が対向している場合に比べて、ソ
ース拡散層１４の最も狭い部分の幅Ｗ3 が広い。従っ
て、ソース拡散層１４自体の幅Ｗ2 を狭くしても拡散層
抵抗の増大を防止することができる。また、突出部１１
ａの突出量Ｄにばらつきがあっても、素子分離用絶縁領
域１１同士が対向している場合に比べて、幅Ｗ3 のばら
つきが半分になり、ソース拡散層１４の抵抗値が安定し
ている。
自体の幅を狭くしてメモリセル面積を縮小し、且つソー
ス拡散層の抵抗値を安定させる。 【構成】 素子分離用絶縁領域１１がソース拡散層１４
を挟んで互い違いに配置されている。このため、素子分
離用絶縁領域１１同士が対向している場合に比べて、ソ
ース拡散層１４の最も狭い部分の幅Ｗ3 が広い。従っ
て、ソース拡散層１４自体の幅Ｗ2 を狭くしても拡散層
抵抗の増大を防止することができる。また、突出部１１
ａの突出量Ｄにばらつきがあっても、素子分離用絶縁領
域１１同士が対向している場合に比べて、幅Ｗ3 のばら
つきが半分になり、ソース拡散層１４の抵抗値が安定し
ている。
Description
【０００１】
【産業上の利用分野】本願の発明は、マスクＲＯＭやＥ
ＰＲＯＭ等の様にソース拡散層の両側で素子分離用絶縁
領域が断続的に続いている半導体装置に関するものであ
る。
ＰＲＯＭ等の様にソース拡散層の両側で素子分離用絶縁
領域が断続的に続いている半導体装置に関するものであ
る。
【０００２】
【従来の技術】図８は、本願の発明の第１従来例である
コンタクトプログラム方式の並列型マスクＲＯＭを示し
ている。この第１従来例では、ＬＯＣＯＳ法で半導体基
板の表面に形成されたフィールド酸化膜等によって、両
歯の櫛形の素子分離用絶縁領域１１が区画されており、
この素子分離用絶縁領域１１同士の間の領域が素子活性
領域になっている。
コンタクトプログラム方式の並列型マスクＲＯＭを示し
ている。この第１従来例では、ＬＯＣＯＳ法で半導体基
板の表面に形成されたフィールド酸化膜等によって、両
歯の櫛形の素子分離用絶縁領域１１が区画されており、
この素子分離用絶縁領域１１同士の間の領域が素子活性
領域になっている。
【０００３】素子分離用絶縁領域１１の先端部同士を連
ねると共に素子活性領域の表面のゲート酸化膜（図示せ
ず）上を延在する様に、トランジスタ１２のゲート電極
になっているワード線１３がパターニングされている。
そして、並走している一対のワード線１３間の素子活性
領域にソース拡散層１４が形成されており、三方を素子
分離用絶縁領域１１に囲まれると共に一方をワード線１
３に囲まれている素子活性領域にドレイン拡散層１５が
形成されている。
ねると共に素子活性領域の表面のゲート酸化膜（図示せ
ず）上を延在する様に、トランジスタ１２のゲート電極
になっているワード線１３がパターニングされている。
そして、並走している一対のワード線１３間の素子活性
領域にソース拡散層１４が形成されており、三方を素子
分離用絶縁領域１１に囲まれると共に一方をワード線１
３に囲まれている素子活性領域にドレイン拡散層１５が
形成されている。
【０００４】１個のトランジスタ１２で１個のメモリセ
ル１６が形成されており、ソース拡散層１４はこのソー
ス拡散層１４を挟んで隣接しているメモリセル１６やワ
ード線１３の延在方向で隣接しているメモリセル１６に
共通のソース拡散層になっている。そして、動作させる
べきトランジスタ１２のドレイン拡散層１５に達するコ
ンタクト孔１７を開孔することによってプログラムが行
われており、この状態でワード線１３と直交する方向へ
延在するビット線１８が形成されている。
ル１６が形成されており、ソース拡散層１４はこのソー
ス拡散層１４を挟んで隣接しているメモリセル１６やワ
ード線１３の延在方向で隣接しているメモリセル１６に
共通のソース拡散層になっている。そして、動作させる
べきトランジスタ１２のドレイン拡散層１５に達するコ
ンタクト孔１７を開孔することによってプログラムが行
われており、この状態でワード線１３と直交する方向へ
延在するビット線１８が形成されている。
【０００５】図９は、第２従来例である並列型ＥＰＲＯ
Ｍを示している。この第２従来例は、長方形の複数の素
子分離用絶縁領域１１が互いに孤立しており、ドレイン
拡散層１５が２ビット分のメモリセル１６に共通であ
り、これらのドレイン拡散層１５の全部に対してビット
線１８用のコンタクト孔１７が設けられており、各メモ
リセル１６に対応する浮遊ゲート２１が制御ゲートとし
てのワード線１３下に容量結合用の絶縁膜を介して設け
られていることを除いて、図８に示した第１従来例とし
ての並列型マスクＲＯＭと実質的に同様の構成を有して
いる。
Ｍを示している。この第２従来例は、長方形の複数の素
子分離用絶縁領域１１が互いに孤立しており、ドレイン
拡散層１５が２ビット分のメモリセル１６に共通であ
り、これらのドレイン拡散層１５の全部に対してビット
線１８用のコンタクト孔１７が設けられており、各メモ
リセル１６に対応する浮遊ゲート２１が制御ゲートとし
てのワード線１３下に容量結合用の絶縁膜を介して設け
られていることを除いて、図８に示した第１従来例とし
ての並列型マスクＲＯＭと実質的に同様の構成を有して
いる。
【０００６】なお、浮遊ゲート２１は、図９に示す様
に、多結晶Ｓｉ膜２２をまずワード線１３と直交する方
向へ連続する複数の線状のパターンに加工することによ
って、多結晶Ｓｉ膜２２をワード線１３の延在方向で分
断し、その後、ワード線１３のパターンで再び多結晶Ｓ
ｉ膜２２を加工することによって、各メモリセル１６に
対応して配置されている。
に、多結晶Ｓｉ膜２２をまずワード線１３と直交する方
向へ連続する複数の線状のパターンに加工することによ
って、多結晶Ｓｉ膜２２をワード線１３の延在方向で分
断し、その後、ワード線１３のパターンで再び多結晶Ｓ
ｉ膜２２を加工することによって、各メモリセル１６に
対応して配置されている。
【０００７】
【発明が解決しようとする課題】ところで、ワード線１
３の延在方向で隣接しているメモリセル１６間のワード
線１３下が素子活性領域になり、この素子活性領域を介
して隣接メモリセル１６のドレイン拡散層１５同士が短
絡するのを防止するための合わせ余裕等として、図８か
らも明らかな様に、素子分離用絶縁領域１１はワード線
１３下からソース拡散層１４へ突出量Ｄで突出する突出
部１１ａを有している。
３の延在方向で隣接しているメモリセル１６間のワード
線１３下が素子活性領域になり、この素子活性領域を介
して隣接メモリセル１６のドレイン拡散層１５同士が短
絡するのを防止するための合わせ余裕等として、図８か
らも明らかな様に、素子分離用絶縁領域１１はワード線
１３下からソース拡散層１４へ突出量Ｄで突出する突出
部１１ａを有している。
【０００８】一方、図８に示した第１従来例では、素子
分離用絶縁領域１１がソース拡散層１４を挟んで線対称
のパターンに配置されているので、ソース拡散層１４を
挟んで突出部１１ａ同士が対向している。このため、突
出部１１ａ同士の間の部分がソース拡散層１４の最も狭
い部分になっており、この部分の幅Ｗ1 でソース拡散層
１４の抵抗値が規制されている。
分離用絶縁領域１１がソース拡散層１４を挟んで線対称
のパターンに配置されているので、ソース拡散層１４を
挟んで突出部１１ａ同士が対向している。このため、突
出部１１ａ同士の間の部分がソース拡散層１４の最も狭
い部分になっており、この部分の幅Ｗ1 でソース拡散層
１４の抵抗値が規制されている。
【０００９】従って、メモリセル１６の面積を縮小して
集積度を高めるためにソース拡散層１４自体の幅Ｗ2 を
狭くすると、幅Ｗ1 も狭くなり、これに伴ってソース拡
散層１４の抵抗値も増大する。つまり、図８に示した第
１従来例では、ソース拡散層１４の抵抗値の増大を防止
しつつ集積度を高めることができなかった。
集積度を高めるためにソース拡散層１４自体の幅Ｗ2 を
狭くすると、幅Ｗ1 も狭くなり、これに伴ってソース拡
散層１４の抵抗値も増大する。つまり、図８に示した第
１従来例では、ソース拡散層１４の抵抗値の増大を防止
しつつ集積度を高めることができなかった。
【００１０】しかも、素子分離用絶縁領域１１をＬＯＣ
ＯＳ法で形成すると、バーズビークのばらつきのために
突出量Ｄがばらつくが、突出部１１ａ同士が対向してい
ると、突出量Ｄの２倍のばらつきで幅Ｗ1 がばらつく。
従って、図８に示した第１従来例では、ソース拡散層１
４の抵抗値が不安定で、特性も不安定であった。
ＯＳ法で形成すると、バーズビークのばらつきのために
突出量Ｄがばらつくが、突出部１１ａ同士が対向してい
ると、突出量Ｄの２倍のばらつきで幅Ｗ1 がばらつく。
従って、図８に示した第１従来例では、ソース拡散層１
４の抵抗値が不安定で、特性も不安定であった。
【００１１】また、図９に示した第２従来例でも、第１
従来例における幅Ｗ1 の半分に対応する距離Ｌ1 、突出
量Ｄに対応する距離Ｌ2 、ゲート長つまりワード線１３
の幅である距離Ｌ3 、ワード線１３とコンタクト孔１７
との間の距離Ｌ4 及びコンタクト孔１７の寸法の半分の
距離Ｌ5 の和が、ワード線１３と直交する方向における
メモリセル１６の寸法になっている。従って、各項を最
小化すると、それ以上にはメモリセル１６の面積を縮小
して集積度を高めることができなかった。
従来例における幅Ｗ1 の半分に対応する距離Ｌ1 、突出
量Ｄに対応する距離Ｌ2 、ゲート長つまりワード線１３
の幅である距離Ｌ3 、ワード線１３とコンタクト孔１７
との間の距離Ｌ4 及びコンタクト孔１７の寸法の半分の
距離Ｌ5 の和が、ワード線１３と直交する方向における
メモリセル１６の寸法になっている。従って、各項を最
小化すると、それ以上にはメモリセル１６の面積を縮小
して集積度を高めることができなかった。
【００１２】
【課題を解決するための手段】請求項１の半導体装置
は、メモリセル１６間の素子分離用絶縁領域１１がソー
ス拡散層１４を挟んで互い違いに配置されていることを
特徴としている。
は、メモリセル１６間の素子分離用絶縁領域１１がソー
ス拡散層１４を挟んで互い違いに配置されていることを
特徴としている。
【００１３】請求項２の半導体装置は、前記素子分離用
絶縁領域１１のうちで前記ソース拡散層１４に臨んでい
る部分が先細り状になっていることを特徴としている。
絶縁領域１１のうちで前記ソース拡散層１４に臨んでい
る部分が先細り状になっていることを特徴としている。
【００１４】請求項３の半導体装置は、並走している複
数のビット線１８に対してワード線１３が素子活性領域
上と前記素子分離用絶縁領域１１上とで順次に交差して
いることを特徴としている。
数のビット線１８に対してワード線１３が素子活性領域
上と前記素子分離用絶縁領域１１上とで順次に交差して
いることを特徴としている。
【００１５】
【作用】請求項１の半導体装置では、素子分離用絶縁領
域１１がソース拡散層１４へ向かって突出していても、
ソース拡散層１４の最も狭い部分の幅Ｗ3 が、このソー
ス拡散層１４を挟んで素子分離用絶縁領域１１同士が対
向している場合に比べて広い。このため、ソース拡散層
１４自体の幅Ｗ2 を狭くしても拡散層抵抗の増大を防止
することができる。
域１１がソース拡散層１４へ向かって突出していても、
ソース拡散層１４の最も狭い部分の幅Ｗ3 が、このソー
ス拡散層１４を挟んで素子分離用絶縁領域１１同士が対
向している場合に比べて広い。このため、ソース拡散層
１４自体の幅Ｗ2 を狭くしても拡散層抵抗の増大を防止
することができる。
【００１６】また、ソース拡散層１４への素子分離用絶
縁領域１１の突出量Ｄにばらつきがあっても、ソース拡
散層１４を挟んで素子分離用絶縁領域１１同士が対向し
ている場合に比べて、ソース拡散層１４の最も狭い部分
の幅Ｗ3 のばらつきが半分になる。このため、ソース拡
散層１４の抵抗値が安定している。
縁領域１１の突出量Ｄにばらつきがあっても、ソース拡
散層１４を挟んで素子分離用絶縁領域１１同士が対向し
ている場合に比べて、ソース拡散層１４の最も狭い部分
の幅Ｗ3 のばらつきが半分になる。このため、ソース拡
散層１４の抵抗値が安定している。
【００１７】請求項２の半導体装置では、素子分離用絶
縁領域１１のうちでソース拡散層１４に臨んでいる部分
が先細り状になっていない場合に比べて、素子分離用絶
縁領域１１に角部がない分だけソース拡散層１４の幅が
広く、ソース拡散層１４の抵抗値が低い。
縁領域１１のうちでソース拡散層１４に臨んでいる部分
が先細り状になっていない場合に比べて、素子分離用絶
縁領域１１に角部がない分だけソース拡散層１４の幅が
広く、ソース拡散層１４の抵抗値が低い。
【００１８】請求項３の半導体装置では、１本のワード
線１３によって１本おきのビット線１８しか活性状態に
ならないので、互いに隣接している一対のビット線１８
を一つのセンス増幅器３４に接続して差動動作させるこ
とによって、折り返しビット線構成を実現することがで
きる。
線１３によって１本おきのビット線１８しか活性状態に
ならないので、互いに隣接している一対のビット線１８
を一つのセンス増幅器３４に接続して差動動作させるこ
とによって、折り返しビット線構成を実現することがで
きる。
【００１９】
【実施例】以下、本願の発明の第１〜第５実施例を、図
１〜７を参照しながら説明する。なお、図８、９に示し
た第１及び第２従来例と対応する構成部分には、同一の
符号を付してある。
１〜７を参照しながら説明する。なお、図８、９に示し
た第１及び第２従来例と対応する構成部分には、同一の
符号を付してある。
【００２０】図１が、コンタクトプログラム方式の並列
型マスクＲＯＭに適用した第１実施例を示している。こ
の第１実施例は、両歯の櫛形の素子分離用絶縁領域１１
がソース拡散層１４を挟んで互い違いに配置されてお
り、このためにビット線１８がソース拡散層１４と斜交
していることを除いて、図８に示した第１従来例と実質
的に同様の構成を有している。
型マスクＲＯＭに適用した第１実施例を示している。こ
の第１実施例は、両歯の櫛形の素子分離用絶縁領域１１
がソース拡散層１４を挟んで互い違いに配置されてお
り、このためにビット線１８がソース拡散層１４と斜交
していることを除いて、図８に示した第１従来例と実質
的に同様の構成を有している。
【００２１】この様な第１実施例では、突出部１１ａと
ワード線１３との間の幅Ｗ3 がソース拡散層１４の最も
狭い部分になっているが、図８に示した第１従来例とソ
ース拡散層１４自体の幅Ｗ2 が同じであるとすれば、幅
Ｗ3 は幅Ｗ1 よりも突出量Ｄだけ広い。
ワード線１３との間の幅Ｗ3 がソース拡散層１４の最も
狭い部分になっているが、図８に示した第１従来例とソ
ース拡散層１４自体の幅Ｗ2 が同じであるとすれば、幅
Ｗ3 は幅Ｗ1 よりも突出量Ｄだけ広い。
【００２２】従って、この第１実施例では、幅Ｗ3 でソ
ース拡散層１４の抵抗値が規制されているが、幅Ｗ3 を
幅Ｗ1 と同じにすれば、ソース拡散層１４の抵抗値が図
８に示した第１従来例と同等程度であるにも拘らず、幅
Ｗ2 を突出量Ｄだけ狭くして、メモリセル１６の面積を
縮小することができる。
ース拡散層１４の抵抗値が規制されているが、幅Ｗ3 を
幅Ｗ1 と同じにすれば、ソース拡散層１４の抵抗値が図
８に示した第１従来例と同等程度であるにも拘らず、幅
Ｗ2 を突出量Ｄだけ狭くして、メモリセル１６の面積を
縮小することができる。
【００２３】また、素子分離用絶縁領域１１をＬＯＣＯ
Ｓ法で形成して、バーズビークのばらつきのために突出
部１１ａの突出量Ｄがばらついていても、ソース拡散層
１４の最も狭い部分の幅でありソース拡散層１４の抵抗
値を規制している幅Ｗ3 は、突出量Ｄのばらつきでしか
ばらついていない。従って、図８に示した第１従来例に
比べて、ソース拡散層１４の抵抗値が安定しており、特
性も安定している。
Ｓ法で形成して、バーズビークのばらつきのために突出
部１１ａの突出量Ｄがばらついていても、ソース拡散層
１４の最も狭い部分の幅でありソース拡散層１４の抵抗
値を規制している幅Ｗ3 は、突出量Ｄのばらつきでしか
ばらついていない。従って、図８に示した第１従来例に
比べて、ソース拡散層１４の抵抗値が安定しており、特
性も安定している。
【００２４】図２が、イオン注入プログラム方式の並列
型マスクＲＯＭに適用した第２実施例を示している。こ
の第２実施例は、長方形の複数の素子分離用絶縁領域１
１が互いに孤立しており、ドレイン拡散層１５が２ビッ
ト分のメモリセル１６に共通であり、これらのドレイン
拡散層１５の全部に対してビット線１８用のコンタクト
孔１７が設けられていることを除いて、図１に示した第
１実施例と実質的に同様の構成を有している。この様な
第２実施例も、第１実施例と同様の作用効果を奏するこ
とができる。
型マスクＲＯＭに適用した第２実施例を示している。こ
の第２実施例は、長方形の複数の素子分離用絶縁領域１
１が互いに孤立しており、ドレイン拡散層１５が２ビッ
ト分のメモリセル１６に共通であり、これらのドレイン
拡散層１５の全部に対してビット線１８用のコンタクト
孔１７が設けられていることを除いて、図１に示した第
１実施例と実質的に同様の構成を有している。この様な
第２実施例も、第１実施例と同様の作用効果を奏するこ
とができる。
【００２５】図３〜５が、並列型ＥＰＲＯＭに適用した
第３実施例を示している。この第３実施例を製造するた
めには、図３に示す様に千鳥状に配置されている長方形
の複数の素子分離用絶縁領域１１を、図４（ａ）、図５
（ａ）に示す様に、Ｐ型のＳｉ基板２３の表面にＬＯＣ
ＯＳ法で形成し、この素子分離用絶縁領域１１に挟まれ
ている素子活性領域の表面にゲート酸化膜２４を形成す
る。
第３実施例を示している。この第３実施例を製造するた
めには、図３に示す様に千鳥状に配置されている長方形
の複数の素子分離用絶縁領域１１を、図４（ａ）、図５
（ａ）に示す様に、Ｐ型のＳｉ基板２３の表面にＬＯＣ
ＯＳ法で形成し、この素子分離用絶縁領域１１に挟まれ
ている素子活性領域の表面にゲート酸化膜２４を形成す
る。
【００２６】その後、膜厚が１５０ｎｍ程度の第１層目
の多結晶Ｓｉ膜２２をＣＶＤ法で堆積させ、９００℃、
３０分程度のプレデポジション法でこの多結晶Ｓｉ膜２
２にリンを導入する。そして、図３に示す様にメモリセ
ルアレイ部では素子分離用絶縁領域１１上でのみ開口し
ているパターンに多結晶Ｓｉ膜２２を加工すると同時
に、周辺回路部ではこの多結晶Ｓｉ膜２２を除去する。
の多結晶Ｓｉ膜２２をＣＶＤ法で堆積させ、９００℃、
３０分程度のプレデポジション法でこの多結晶Ｓｉ膜２
２にリンを導入する。そして、図３に示す様にメモリセ
ルアレイ部では素子分離用絶縁領域１１上でのみ開口し
ているパターンに多結晶Ｓｉ膜２２を加工すると同時
に、周辺回路部ではこの多結晶Ｓｉ膜２２を除去する。
【００２７】次に、図４（ｂ）、図５（ｂ）に示す様
に、多結晶Ｓｉ膜２２の表面に膜厚が１５ｎｍ程度のＳ
ｉＯ2 膜２５を形成し、更に膜厚が１５ｎｍ程度のＳｉ
Ｎ膜２６をＣＶＤ法で堆積させる。そして、ＳｉＮ膜２
６をメモリセルアレイ部にのみ残して周辺回路部から除
去し、周辺回路部でゲート酸化を行うと同時にＳｉＮ膜
２６の表面も酸化する。この結果、ＳｉＯ2 膜２５と表
面が酸化されているＳｉＮ膜２６とによって、容量結合
用の絶縁膜としてのＯＮＯ膜が形成される。
に、多結晶Ｓｉ膜２２の表面に膜厚が１５ｎｍ程度のＳ
ｉＯ2 膜２５を形成し、更に膜厚が１５ｎｍ程度のＳｉ
Ｎ膜２６をＣＶＤ法で堆積させる。そして、ＳｉＮ膜２
６をメモリセルアレイ部にのみ残して周辺回路部から除
去し、周辺回路部でゲート酸化を行うと同時にＳｉＮ膜
２６の表面も酸化する。この結果、ＳｉＯ2 膜２５と表
面が酸化されているＳｉＮ膜２６とによって、容量結合
用の絶縁膜としてのＯＮＯ膜が形成される。
【００２８】その後、膜厚が３００ｎｍ程度の第２層目
の多結晶Ｓｉ膜をＣＶＤ法で堆積させ、プレデポジショ
ン法で多結晶Ｓｉ膜にリンを導入した後、この多結晶Ｓ
ｉ膜上でレジスト２７をワード線１３等のパターンに加
工する。そして、レジスト２７をマスクにして第２層目
の多結晶Ｓｉ膜に対してＲＩＥを行って、メモリセルア
レイ部のワード線１３と周辺回路部のゲート電極とを形
成する。
の多結晶Ｓｉ膜をＣＶＤ法で堆積させ、プレデポジショ
ン法で多結晶Ｓｉ膜にリンを導入した後、この多結晶Ｓ
ｉ膜上でレジスト２７をワード線１３等のパターンに加
工する。そして、レジスト２７をマスクにして第２層目
の多結晶Ｓｉ膜に対してＲＩＥを行って、メモリセルア
レイ部のワード線１３と周辺回路部のゲート電極とを形
成する。
【００２９】その後、メモリセルアレイ部のみを開口し
た状態で、容量結合用の絶縁膜としてのＯＮＯ膜と第１
層目の多結晶Ｓｉ膜２２とに対して連続的にＲＩＥを行
って、多結晶Ｓｉ膜２２から浮遊ゲート２１を形成す
る。このＲＩＥに際してメモリセルアレイ部のみを開口
するのは、周辺回路部には既に第１層目の多結晶Ｓｉ膜
２２が存在していないので、周辺回路部のＳｉ基板２３
がエッチングされるのを防止するためである。
た状態で、容量結合用の絶縁膜としてのＯＮＯ膜と第１
層目の多結晶Ｓｉ膜２２とに対して連続的にＲＩＥを行
って、多結晶Ｓｉ膜２２から浮遊ゲート２１を形成す
る。このＲＩＥに際してメモリセルアレイ部のみを開口
するのは、周辺回路部には既に第１層目の多結晶Ｓｉ膜
２２が存在していないので、周辺回路部のＳｉ基板２３
がエッチングされるのを防止するためである。
【００３０】その後、ワード線１３及び浮遊ゲート２１
等と素子分離用絶縁領域１１とをマスクにしてＳｉ基板
２３にＮ型の不純物を導入して、ソース拡散層１４とド
レイン拡散層１５とを形成する。ここまでの工程で、各
メモリセル１６のトランジスタ１２が完成する。レジス
ト２７は、その後、除去する。
等と素子分離用絶縁領域１１とをマスクにしてＳｉ基板
２３にＮ型の不純物を導入して、ソース拡散層１４とド
レイン拡散層１５とを形成する。ここまでの工程で、各
メモリセル１６のトランジスタ１２が完成する。レジス
ト２７は、その後、除去する。
【００３１】次に、図４（ｃ）、図５（ｃ）に示す様
に、膜厚が５５０ｎｍ程度のＳｉＯ2膜をＣＶＤ法で堆
積させて層間絶縁膜３１を形成し、ドレイン拡散層１５
に達するコンタクト孔１７を層間絶縁膜３１等に開孔す
る。その後、膜厚が１μｍ程度のＡｌ−Ｓｉ膜を堆積さ
せ且つパターニングして、図４（ｄ）、図５（ｄ）に示
す様に、コンタクト孔１７を介してドレイン拡散層１５
にコンタクトすると共にワード線１３と直交する方向へ
直線状に延在するビット線１８を形成する。
に、膜厚が５５０ｎｍ程度のＳｉＯ2膜をＣＶＤ法で堆
積させて層間絶縁膜３１を形成し、ドレイン拡散層１５
に達するコンタクト孔１７を層間絶縁膜３１等に開孔す
る。その後、膜厚が１μｍ程度のＡｌ−Ｓｉ膜を堆積さ
せ且つパターニングして、図４（ｄ）、図５（ｄ）に示
す様に、コンタクト孔１７を介してドレイン拡散層１５
にコンタクトすると共にワード線１３と直交する方向へ
直線状に延在するビット線１８を形成する。
【００３２】その後、膜厚が２μｍ程度のＰ−ＳｉＮ膜
を堆積させてオーバコート膜３２を形成する。そして、
電極パッドに対する開口（図示せず）を形成して、この
第３実施例の並列型ＥＰＲＯＭを完成させる。
を堆積させてオーバコート膜３２を形成する。そして、
電極パッドに対する開口（図示せず）を形成して、この
第３実施例の並列型ＥＰＲＯＭを完成させる。
【００３３】以上の様にして製造した第３実施例では、
ソース拡散層１４を挟んで素子分離用絶縁領域１１同士
が対向していないので、図９に示した第２従来例に対し
て、距離Ｌ1 〜Ｌ5 の和を変更することなく、ワード線
１３と直交する方向におけるメモリセル１６の寸法を短
くして、メモリセル１６の面積を縮小することができ
る。
ソース拡散層１４を挟んで素子分離用絶縁領域１１同士
が対向していないので、図９に示した第２従来例に対し
て、距離Ｌ1 〜Ｌ5 の和を変更することなく、ワード線
１３と直交する方向におけるメモリセル１６の寸法を短
くして、メモリセル１６の面積を縮小することができ
る。
【００３４】ところで、図９に示した第２従来例では、
多結晶Ｓｉ膜２２をワード線１３の延在方向で分断する
ための１回目のパターニングに際して、素子活性領域の
一部である領域３３からも多結晶Ｓｉ膜２２を除去して
いる。このため、ワード線１３及び容量結合用の絶縁膜
であるＯＮＯ膜のパターニングに引き続いて浮遊ゲート
２１をパターニングするために多結晶Ｓｉ膜２２に対し
て２回目のＲＩＥを行う際に、領域３３には多結晶Ｓｉ
膜２２が存在していないので、領域３３のＳｉ基板２３
がエッチングされて掘れてしまう。
多結晶Ｓｉ膜２２をワード線１３の延在方向で分断する
ための１回目のパターニングに際して、素子活性領域の
一部である領域３３からも多結晶Ｓｉ膜２２を除去して
いる。このため、ワード線１３及び容量結合用の絶縁膜
であるＯＮＯ膜のパターニングに引き続いて浮遊ゲート
２１をパターニングするために多結晶Ｓｉ膜２２に対し
て２回目のＲＩＥを行う際に、領域３３には多結晶Ｓｉ
膜２２が存在していないので、領域３３のＳｉ基板２３
がエッチングされて掘れてしまう。
【００３５】しかし、この第３実施例では、多結晶Ｓｉ
膜２２に対する１回目のパターニングに際して、図３か
らも明らかな様に、多結晶Ｓｉ膜２２のうちで素子分離
用絶縁領域１１上の部分しか除去していない。従って、
多結晶Ｓｉ膜２２に対して２回目のＲＩＥを行っても、
Ｓｉ基板２３がエッチングされて掘れてしまうことはな
い。
膜２２に対する１回目のパターニングに際して、図３か
らも明らかな様に、多結晶Ｓｉ膜２２のうちで素子分離
用絶縁領域１１上の部分しか除去していない。従って、
多結晶Ｓｉ膜２２に対して２回目のＲＩＥを行っても、
Ｓｉ基板２３がエッチングされて掘れてしまうことはな
い。
【００３６】また、図９に示した第２従来例では、並走
している複数のビット線１８に対してワード線１３が素
子活性領域上でのみ交差しており、１本のワード線１３
について見ると複数のビット線１８との総ての交差部に
メモリセル１６が形成されている。従って、１本のワー
ド線１３を立ち上げると総てのビット線１８が活性状態
になる。
している複数のビット線１８に対してワード線１３が素
子活性領域上でのみ交差しており、１本のワード線１３
について見ると複数のビット線１８との総ての交差部に
メモリセル１６が形成されている。従って、１本のワー
ド線１３を立ち上げると総てのビット線１８が活性状態
になる。
【００３７】このため、メモリセル１６に記憶されてい
る情報を差動動作で読み出すためには、図９中に示す様
に、一対のビット線１８を一つのセンス増幅器３４の両
側に接続するオープンビット線構成にせざるを得ない。
しかし、周知の様に、オープンビット線構成では、大き
な信号対雑音比を得て信頼性を高めるということができ
ない。
る情報を差動動作で読み出すためには、図９中に示す様
に、一対のビット線１８を一つのセンス増幅器３４の両
側に接続するオープンビット線構成にせざるを得ない。
しかし、周知の様に、オープンビット線構成では、大き
な信号対雑音比を得て信頼性を高めるということができ
ない。
【００３８】しかし、この第３実施例では、並走してい
る複数のビット線１８に対してワード線１３が素子活性
領域上と素子分離用絶縁領域上１１とで順次に交差して
おり、１本のワード線１３について見ると複数のビット
線１８との一つおきの交差部にしかメモリセル１６が形
成されていない。従って、１本のワード線１３を立ち上
げても１本おきのビット線１８しか活性状態にならな
い。
る複数のビット線１８に対してワード線１３が素子活性
領域上と素子分離用絶縁領域上１１とで順次に交差して
おり、１本のワード線１３について見ると複数のビット
線１８との一つおきの交差部にしかメモリセル１６が形
成されていない。従って、１本のワード線１３を立ち上
げても１本おきのビット線１８しか活性状態にならな
い。
【００３９】このため、図３中に示す様に、互いに隣接
している一対のビット線１８を一つのセンス増幅器３４
に接続する折り返しビット線構成にすることができる。
従って、この第３実施例では、各種の雑音を同相除去す
ることができ、大きな信号対雑音比を得て、信頼性を高
めることができる。
している一対のビット線１８を一つのセンス増幅器３４
に接続する折り返しビット線構成にすることができる。
従って、この第３実施例では、各種の雑音を同相除去す
ることができ、大きな信号対雑音比を得て、信頼性を高
めることができる。
【００４０】図６が、並列型ＥＰＲＯＭに適用した第４
実施例を示している。この第４実施例では、ビット線１
８がワード線１３と直交する方向へ直線状に延在するの
ではなく千鳥状に延在していることを除いて、図３〜５
に示した第３実施例と実質的に同様の構成を有してい
る。従って、この第４実施例では、素子分離用絶縁領域
１１が千鳥状に配置されているにも拘らず、並走してい
る複数のビット線１８に対してワード線１３が素子活性
領域上でのみ交差しているので、オープンビット線構成
にすることができる。
実施例を示している。この第４実施例では、ビット線１
８がワード線１３と直交する方向へ直線状に延在するの
ではなく千鳥状に延在していることを除いて、図３〜５
に示した第３実施例と実質的に同様の構成を有してい
る。従って、この第４実施例では、素子分離用絶縁領域
１１が千鳥状に配置されているにも拘らず、並走してい
る複数のビット線１８に対してワード線１３が素子活性
領域上でのみ交差しているので、オープンビット線構成
にすることができる。
【００４１】図７が、並列型ＥＰＲＯＭに適用した第５
実施例を示している。この第５実施例では、千鳥状に配
置されている素子分離用絶縁領域１１が長方形ではなく
六角形であり、このために素子分離用絶縁領域１１のう
ちでソース拡散層１４に臨んでいる部分が先細り状にな
っていることを除いて、図３〜５に示した第３実施例と
実質的に同様の構成を有している。従って、この第５実
施例では、第３実施例よりも、素子分離用絶縁領域１１
に角部がない分だけソース電流の流れるパスが広くてソ
ース拡散層１４の抵抗値が低いので、高速動作が可能で
ある。
実施例を示している。この第５実施例では、千鳥状に配
置されている素子分離用絶縁領域１１が長方形ではなく
六角形であり、このために素子分離用絶縁領域１１のう
ちでソース拡散層１４に臨んでいる部分が先細り状にな
っていることを除いて、図３〜５に示した第３実施例と
実質的に同様の構成を有している。従って、この第５実
施例では、第３実施例よりも、素子分離用絶縁領域１１
に角部がない分だけソース電流の流れるパスが広くてソ
ース拡散層１４の抵抗値が低いので、高速動作が可能で
ある。
【００４２】なお、図３〜７に示した第３〜第５実施例
は本願の発明を並列型ＥＰＲＯＭに適用したものである
が、これら第３〜第５実施例の平面的なパターンを例え
ばイオン注入プログラム方式の並列型マスクＲＯＭに適
用することもできる。この場合は、多結晶Ｓｉ膜２２、
ＳｉＯ2 膜２５及びＳｉＮ膜２６を形成する必要がな
く、その代わりにプログラムのためのイオン注入が必要
である。
は本願の発明を並列型ＥＰＲＯＭに適用したものである
が、これら第３〜第５実施例の平面的なパターンを例え
ばイオン注入プログラム方式の並列型マスクＲＯＭに適
用することもできる。この場合は、多結晶Ｓｉ膜２２、
ＳｉＯ2 膜２５及びＳｉＮ膜２６を形成する必要がな
く、その代わりにプログラムのためのイオン注入が必要
である。
【００４３】また、以上の第１〜第５実施例ではＬＯＣ
ＯＳ法によるフィールド酸化膜で素子分離用絶縁領域１
１が形成されているとしたが、素子分離用絶縁領域１１
はＬＯＣＯＳ法以外の絶縁膜で形成されていてもよい。
ＯＳ法によるフィールド酸化膜で素子分離用絶縁領域１
１が形成されているとしたが、素子分離用絶縁領域１１
はＬＯＣＯＳ法以外の絶縁膜で形成されていてもよい。
【００４４】
【発明の効果】請求項１の半導体装置では、ソース拡散
層自体の幅を狭くしても拡散層抵抗の増大を防止するこ
とができるので、メモリセル面積を縮小して、集積度を
高めることができる。また、ソース拡散層の抵抗値が安
定しているので、特性が安定している。
層自体の幅を狭くしても拡散層抵抗の増大を防止するこ
とができるので、メモリセル面積を縮小して、集積度を
高めることができる。また、ソース拡散層の抵抗値が安
定しているので、特性が安定している。
【００４５】請求項２の半導体装置では、メモリセル面
積を縮小してもソース拡散層の抵抗値が低いので、高集
積度と高速動作との両方を同時に実現することができ
る。
積を縮小してもソース拡散層の抵抗値が低いので、高集
積度と高速動作との両方を同時に実現することができ
る。
【００４６】請求項３の半導体装置では、折り返しビッ
ト線構成を実現することができるので、各種の雑音を同
相除去することができ、大きな信号対雑音比を得て、信
頼性を高めることができる。
ト線構成を実現することができるので、各種の雑音を同
相除去することができ、大きな信号対雑音比を得て、信
頼性を高めることができる。
【図１】本願の発明の第１実施例によるコンタクトプロ
グラム方式の並列型マスクＲＯＭの平面図である。
グラム方式の並列型マスクＲＯＭの平面図である。
【図２】第２実施例によるイオン注入プログラム方式の
並列型マスクＲＯＭの平面図である。
並列型マスクＲＯＭの平面図である。
【図３】第３実施例による並列型ＥＰＲＯＭを示してお
り、一部に回路図を含む平面図である。
り、一部に回路図を含む平面図である。
【図４】第３実施例の製造方法を工程順に示しており、
図３のＩＶ−ＩＶ線に沿う位置における側断面図であ
る。
図３のＩＶ−ＩＶ線に沿う位置における側断面図であ
る。
【図５】第３実施例の製造方法を工程順に示しており、
図３のＶ−Ｖ線に沿う位置における側断面図である。
図３のＶ−Ｖ線に沿う位置における側断面図である。
【図６】第４実施例による並列型ＥＰＲＯＭの平面図で
ある。
ある。
【図７】第５実施例による並列型ＥＰＲＯＭの平面図で
ある。
ある。
【図８】本願の発明の第１従来例によるコンタクトプロ
グラム方式の並列型マスクＲＯＭの平面図である。
グラム方式の並列型マスクＲＯＭの平面図である。
【図９】第２従来例による並列型ＥＰＲＯＭを示してお
り、一部に回路図を含む平面図である。
り、一部に回路図を含む平面図である。
１１ 素子分離用絶縁領域 １３ ワード線 １４ ソース拡散層 １６ メモリセル １８ ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 // Ｈ０１Ｌ 21/76 Ｍ 9169−4Ｍ
Claims (3)
- 【請求項１】 メモリセル間の素子分離用絶縁領域がソ
ース拡散層を挟んで互い違いに配置されていることを特
徴とする半導体装置。 - 【請求項２】 前記素子分離用絶縁領域のうちで前記ソ
ース拡散層に臨んでいる部分が先細り状になっているこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 並走している複数のビット線に対してワ
ード線が素子活性領域上と前記素子分離用絶縁領域上と
で順次に交差していることを特徴とする請求項１または
２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075306A JPH0621401A (ja) | 1992-05-08 | 1993-03-09 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14352692 | 1992-05-08 | ||
| JP4-143526 | 1992-05-08 | ||
| JP5075306A JPH0621401A (ja) | 1992-05-08 | 1993-03-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621401A true JPH0621401A (ja) | 1994-01-28 |
Family
ID=26416452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075306A Pending JPH0621401A (ja) | 1992-05-08 | 1993-03-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621401A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6864548B2 (en) | 2002-01-30 | 2005-03-08 | Renesas Technology Corp. | Semiconductor device with source line having reduced resistance and manufacturing method therefor |
| US20220392909A1 (en) * | 2021-06-04 | 2022-12-08 | Globalfoundries U.S. Inc. | Memory device with staggered isolation regions |
-
1993
- 1993-03-09 JP JP5075306A patent/JPH0621401A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6864548B2 (en) | 2002-01-30 | 2005-03-08 | Renesas Technology Corp. | Semiconductor device with source line having reduced resistance and manufacturing method therefor |
| US20220392909A1 (en) * | 2021-06-04 | 2022-12-08 | Globalfoundries U.S. Inc. | Memory device with staggered isolation regions |
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