JPH06214670A

JPH06214670A - コンピュータ装置およびそれを初期化する方法

Info

Publication number: JPH06214670A
Application number: JP4135746A
Authority: JP
Inventors: D Michael Bell; ディ・マイケル・ベル
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1991-04-29
Filing date: 1992-04-30
Publication date: 1994-08-05
Also published as: US5410707A

Abstract

(57)【要約】【目的】内蔵されている読出し専用メモリを用いるこ
となしにコンピュータ装置をブートストラップする手段
を得ることである。【構成】コンピュータ装置が、プロセッサおよび関連
するメモリを内蔵の読出し専用メモリからブートストラ
ップ・ロードする代わりに、外部記憶装置からブートス
トラップ・ロードする。コンピュータ装置はシステム・
バスと、処理コンポーネントと、第１のシステム・メモ
リと、メモリ・カード・インターフェイス制御器と、こ
のメモリ・カード・インターフェイス制御器へ結合され
る外部記憶装置とで構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータ装置の分野
に関するものである。とくに、本発明はブートストラッ
プローディングコンピュータ装置またはブートストラッ
ピングコンピュータ装置の分野に関するものである。

【０００２】

【従来の技術】従来の多くのコンピュータ装置は、最低
限、プロセッサと、ランダムアクセス記憶装置と、読出
し専用記憶装置とで構成される。各種の計算器のような
ある装置はプロセッサと読出し専用記憶装置だけで動作
できる。読出し専用記憶装置（ＲＯＭ）およびある種の
ランダムアクセス記憶装置は、コンピュータ装置への電
力供給が断たれた時に破壊されない不揮発性メモリであ
る。従来のコンピュータ装置は、それの内部の読出し専
用記憶装置に記憶されている処理論理（すなわち、ファ
ームウェア）を用いて、典型的にブートストラップされ
る（すなわち、電源投入時に初期化される）。読出し専
用記憶装置は不揮発性記憶装置であるから、ＲＯＭ内の
ファームウェアは有効なデータまたは情報を含むことを
保障される。したがって、従来のコンピュータ装置はＲ
ＯＭ内のファームウェアを用いて確実にブートストラッ
プできる。コンピュータ装置に電源を投入した時にＲＯ
Ｍ内のファームウェアを実行すると、ブートストラップ
・ファームウェア論理は、コンピュータ装置の資源の動
作状態を決定するために一連の診断テストを開始する。
それらの診断テストの１つが利用できるランダムアクセ
スメモリで実行される。典型的な従来のコンピュータ装
置は揮発型のランダムアクセスメモリ、たとえばダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）を有するか
ら、コンピュータ装置の電源投入時におけるランダムア
クセスメモリの初めの内容は初期化されず、使いものに
ならない。ランダムアクセスメモリの動作の完全性を確
認するために、ファームウェア処理論理は、ランダムア
クセスメモリがデータを保持できるかどうかを判定する
ために、一連のデータ書込み命令およびそれに続くデー
タ読出し命令を実行することにより、ランダムアクセス
メモリを利用する。ランダムアクセスメモリの診断テス
トが終わると、ＲＯＭブートストラップ・ファームウェ
アが、ランダムアクセスメモリへオペレーティング・プ
ログラムをロードするタスクを行う。典型的には、オペ
レーティング・プログラムはディスクまたはテープを用
いるデータ記憶装置からファームウェアにより読出さ
れ、ランダムアクセスメモリ内の所定の場所へ転送され
る。ランダムアクセスメモリへのロードが終わると、ラ
ンダムアクセスメモリに格納されているオペレーティン
グ・プログラム中のスタート位置へ実行制御を転送する
ことにより、ブートストラップ・プロセスが終わらされ
る。このようにして、従来のコンピュータ装置を最初に
ブートストラップするために内部ＲＯＭが用いられる。

【０００３】ブートストラッピングに加えて、他の目的
のために従来のコンピュータ装置においてはある種のＲ
ＯＭがしばしば用いられる。たとえば、コンピュータ装
置を一意に識別する識別コードを格納するためにＲＯＭ
が用いられる。他の装置においては、特定のプリセット
ユーザー構成、または一定のシステムパラメータセット
を保持するために構成データがＲＯＭに格納される。し
たがって、種々の理由から、従来のコンピュータ装置は
ある種のＲＯＭを含む。コンピュータ装置をブートスト
ラッピングまたは構成するためにＲＯＭを用いることに
はいくつかの問題がある。従来のコンピュータ装置で用
いられる読出し専用メモリは種々の利用可能なデバイス
（すなわち、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲ
ＯＭ）の１つで、集積回路チップの態様で構成される。
ＲＯＭに含まれているファームウェアの変更または更新
を行うためには、ＲＯＭチップをコンピュータ装置の内
部の回路板から物理的に外さねばならない。更新または
変更されたファームウェアを含んでいる別のＲＯＭチッ
プを、コンピュータ装置の回路板のソケットへ挿入さ
れ、または回路板へはんだ付けされる。このファームウ
ェア更新手順は時間と費用がかかり、かつＲＯＭの交換
過程で回路板を取り扱うから別の問題をひき起こしやす
い。また、ＲＯＭファームウェアが用いられる時には構
成制御の問題がひき起こされる。特定のコンピュータ装
置における構成制御の問題は僅かに異なることがあるか
ら、コンピュータ装置製品の製造、供給および出張サー
ビスにおいて高いレベルの構成制御を必要とする。個々
のユニットが一様に構成されない場合には、コンピュー
タ装置の大量生産およびサービスがますます困難にな
る。コンピュータ装置をブートストラッピングするため
のより良い方法および手段が必要とされる。

【０００４】

【発明が解決しようとする課題】したがって、本発明の
目的は、回路板に取り付けられる読出し専用メモリを用
いることなしにコンピュータ装置をブートストラッピン
グするための手段を得ることである。本発明の別の目的
は、回路板に設けられているメモリを物理的に外すこと
なしにオペレーティング・システム・プログラムを更新
できるようなコンピュータ装置を得ることである。本発
明の別の目的は、最初の電源投入時に有効な記憶内容を
必要としないコンピュータ装置を得ることである。本発
明の別の目的は、外部記憶装置からプロセッサがブート
ストラップ・ロードされるようなコンピュータ装置を得
ることである。本発明の更に別の目的は、オペレーティ
ング・ソフトウェアの現場でのアップグレードが一層効
率で、少ない費用で行えるようなコンピュータ装置を得
ることである。

【０００５】

【課題を解決するための手段】本発明は、プロセッサ
が、回路板に取り付けられている内部読出し専用メモリ
からブートストラップ・ロードされる代わりに、外部記
憶装置からブートストラップ・ロードされるようなコン
ピュータ装置に関するものである。このコンピュータ装
置はシステムバスと、処理コンポーネントと、第１のシ
ステム記憶装置と、メモリ・カード・インターフェイス
制御器と、このメモリ・カード・インターフェイス制御
器へ接続される外部記憶装置とで構成される。好適な実
施例においては、第１のシステム記憶装置と外部記憶装
置はフラッシュ記憶装置である。本発明の好適な実施例
は第２のシステム記憶装置と、キーボード記憶装置と、
キーボード制御器も提供する。好適な実施例において
は、第２のシステム記憶装置とキーボード記憶装置もフ
ラッシュ記憶装置である。このコンピュータ装置は処理
コンポーネントのリセットおよび初期化を行わせるリセ
ットスイッチも提供する。

【０００６】リセットされると、メモリ・カード・イン
ターフェイス制御器内の論理が、コンピュータ装置の他
のコンポーネントに特殊なブートストラップ・ローディ
ング・オペレーションを行うことを指令する信号を、ブ
ートストラップ・ローディング中に発生する。それらの
オペレーションは、第１のシステム記憶装置に関連する
アドレス空間を外部記憶装置へ再マップすることを含
む。このようにして、処理コンポーネントの実行制御が
リセット時に外部記憶装置へ向けられる。そうすると、
この処理コンポーネントへ結合されているローカル・ラ
ンダムアクセス記憶装置へ外部記憶装置からロードでき
る。ブートストラップ・ローディング中に別の再マッピ
ング・オペレーションが実行され、それにより第２のシ
ステム記憶装置に関連するアドレス空間が、キーボード
記憶装置へ再マップされる。この再マップによりキーボ
ード記憶装置を処理コンポーネントによりロードおよび
検査できるようにされる。また、ブートストラッピング
・オペレーション中に、キーボード制御器をリセット状
態に保持して、ブートストラップ・ローディング・オペ
レーションの進行中にコンピュータ装置をキーボード制
御器により手動リセットすることを阻止するための信号
が発生される。キーボード記憶装置とローカル・ランダ
ム・アクセス記憶装置が外部記憶装置からロードされる
と、第１の記憶装置と第２の記憶装置のアドレス空間再
マッピングが正常な態様へ復旧される。そうすると、第
１の記憶装置と第２の記憶装置をロードおよび検査でき
る。ブートストラップ・ローディング過程が終わると、
リセット状態がキーボード制御器から除去され、コンピ
ュータ装置は正常な動作へ復帰する。

【０００７】

【実施例】本発明は、プロセッサが、回路板上の読出し
専用記憶装置からブートストラップ・ロードされる代わ
りに、外部記憶装置からブートストラップ・ロードされ
るようなコンピュータ装置に関するものである。以下の
説明においては、本発明をより完全に説明するために、
数多くの特定の詳細について説明する。しかし、それら
の特定の詳細なして本発明を実施できることが当業者に
は明らかであろう。他の場合には、本発明をあいまいに
しないようにするために、周知の構造、回路、インター
フェイスは詳しくは説明しなかった。

【０００８】まず、本発明のコンピュータ装置のアーキ
テクチャのブロック図が示されている図１を参照する。
処理コンポーネント１０１がシステムバス１０４へ結合
されている様子が示されている。本実施例においては、
処理コンポーネント１０１は本願出願人により製造販売
されている８０３８６ＳＬチップである。システムバス
１０４は、本実施例ではＩＢＭＰＣ−ＡＴコンパチブ
ル・バスである。８０３８６ＳＬチップとＡＴバスは周
知のものである。

【０００９】ランダム・アクセス・メモリ１４０は、処
理コンポーネント１０１により取り扱われ、または実行
されるデータおよび命令を記憶するために処理コンポー
ネント１０１へ結合される。処理コンポーネント１０１
内のメモリ制御器はランダム・アクセス・メモリ１４０
の動作を制御する。図１に示すコンピュータ装置はバス
１０４へ結合されるＩ／Ｏ制御器１０３も含む。このＩ
／Ｏ制御器も本願出願人により製造販売されている８２
３６０ＳＬＩ／Ｏ制御器である。Ｉ／Ｏ制御器１０３
は処理コンポーネント１０１からバス１０４を介して入
力／出力指令を受け、求められている信号を発生する。

【００１０】本実施例においては、メモリ・カード・イ
ンターフェイス制御器１０２もシステムバス１０４へ結
合される。このメモリ・カード・インターフェイス制御
器１０２はインターフェイスおよび制御器であって、そ
れに着脱可能なフラッシュ・メモリ・カード１１２を挿
入でき、それによりバス１０４と、バス１０４へ結合さ
れている別のデバイスとへ結合される。着脱可能なフラ
ッシュ・メモリ・カード１１２は、本発明の実施例にお
いて使用できるある種の外部記憶装置の１つの特定の態
様である。本発明に使用するために適当な他の態様の外
部記憶装置は、記憶内容を保持するために電池が接続さ
れているランダム・アクセス・メモリ（ＲＡＭ）カード
と、消去可能かつプログラム可能な読出し専用メモリ
（ＥＰＲＯＭ）カード、またはコンピュータ装置の回路
板上の電気接点へ直結されるインターフェイスを有する
テストデバイスとを含む。それら代わりの外部記憶装置
は、本実施例のフラッシュ記憶装置の使用に等しいやり
方で使用できる。

【００１１】フラッシュ・メモリ・カード１１２または
他の外部記憶装置における特定の記憶場所を、アドレス
をバス１０４を介してメモリ・カード・インターフェイ
ス制御器１０２へ加えることにより、アクセスできる。
メモリ・カード・インターフェイス制御器１０２とフラ
ッシュ・メモリ・カード１１２は、標準的なパーソナル
・コンピュータ・メモリ・カード・インターフェイス
（ＰＣＭＣＩＡ）を用いるページ付きの拡張された記憶
装置として動作する。このＰＣＭＣＩＡインターフェイ
スによりフラッシュ・メモリ・カード１１２をメモリ・
カード・インターフェイス制御器１０２から取り外すこ
とができる。したがって、フラッシュ・メモリ・カード
１１２は着脱可能な外部記憶装置である。ＰＣＭＣＩＡ
インターフェイスを用いる装置はこの技術において周知
である。

【００１２】本発明の好適な実施例においては、拡張さ
れたバス１１０も設けられる。拡張されたバス１１０は
トランシーバ・コンポーネント１０５を介してシステム
バス１０４へ結合される。第１のシステム・フラッシュ
記憶装置１０８と第２のシステム・フラッシュ記憶装置
１０９が拡張されたバス１１０へ結合される。第１のシ
ステム・フラッシュ記憶装置１０８（フラッシュ１メモ
リ）が、本実施例において、第１の１２８Ｋバイトのシ
ステム・メモリを構成する。第２のフラッシュ記憶装置
１０９（フラッシュ２メモリ）は第２の１２８Ｋバイト
のシステム・メモリを構成する。本発明の技術を用いて
他の容量のシステム・メモリも実現できることが当業者
には明らかである。また、１つのシステム・バスを用い
るコンピュータ装置にも本発明は有用であることも当業
者には明らかである。たとえば、拡張されたバス１１０
が用いられていないと、システム・フラッシュ記憶装置
１０８と１０９をシステム・バス１０４へ等しく直結で
きる。

【００１３】システム・フラッシュ記憶装置１０８をア
クセスできるようにするために、チップ選択線１２１
（ＣＳ０）が用いられる。同様に、システム・フラッシ
ュ記憶装置１０９をアクセスできるようにするために、
チップ選択線１２２（ＣＳ１）が用いられる。システム
・フラッシュ記憶装置１０８，１０９は、各記憶装置に
設けられている記憶場所に対応する異なる関連するアド
レス範囲（すなわち、アドレス空間）をおのおの有す
る。ＲＯＭデバイスを用いる従来の装置とは異なり、シ
ステム・フラッシュ記憶装置１０８，１０９は、図１に
示されているコンピュータ装置１０の最初の電源投入時
に、有効なデータまたは有効な命令を含むことを求めら
れない。本実施例においては、システム・フラッシュ記
憶装置１０８，１０９は周知のフラッシュ記憶装置であ
る。

【００１４】次に、メモリ・カード・インターフェイス
制御器１０２の詳しい図が示されている図２を参照す
る。メモリ・カード・インターフェイス制御論理２１０
へ結合されている線２０５上の信号を起動させるために
押しボタン（一時的）スイッチ２０４が設けられる。線
２０５上の起動させられた信号は、図１に示されている
コンピュータ装置１０の動作を制御するために用いられ
る基本オペレーティング・システム・ソフトウェア（Ｂ
ＩＯＳ）をロードする要求をユーザーへ指示する。一時
的スイッチ２０４が閉じられたことは保持論理３１０に
よりメモリ・カード・インターフェイス制御論理２１０
内に保持される。線２０５からの保持された信号は出力
ＢＩＯＳ＿ＬＯＡＤ信号として線２０９へ供給される。
このＢＩＯＳ＿ＬＯＡＤ信号は、下記のようにコンピュ
ータ装置１０のブートストラップ過程を起動するために
用いられる。

【００１５】線２０５は線３１４を介してリセット論理
３１１へも結合される。リセット論理３１１は、スイッ
チ２０４が閉じられた時に、信号ＢＩＯＳ＿ＲＥＳＥＴ
を一時的に発生する。その信号ＢＩＯＳ＿ＲＥＳＥＴは
メモリ・カード・インターフェイス制御論理２１０の出
力として線２１３へ供給される。線２１３上の信号ＢＩ
ＯＳ＿ＲＥＳＥＴは、リセット状態を処理コンポーネン
ト１０１へ知らせるために十分長い期間だけ活動状態に
保たれる。線２１３におけるＢＩＯＳ＿ＲＥＳＥＴ信号
のようなリセット信号の適当な活動持続時間は当業者に
は周知である。

【００１６】メモリ・カード・インターフェイス制御論
理２１０への入力信号（ＲＥＳＥＴ＿ＳＷ）が信号線２
１１へ供給される。ＲＥＳＥＴ＿ＳＷ信号は線２１１へ
供給されて、線２０５からの活動化させられた信号を保
持する保持論理３１０をリセットするために用いられ
る。その保持論理３１０が線２１１上のＲＥＳＥＴ＿Ｓ
Ｗ信号によってリセットされると、線１０９におけるＢ
ＩＯＳ＿ＬＯＡＤ信号が活動化させられる。別の実施例
においては、メモリ・カード・インターフェイス制御器
１０２の内部の制御レジスタを用いて、ＢＩＯＳ＿ＬＯ
ＡＤ信号を非活動化するために使用できる。この別の実
施例においては、メモリ・カード・インターフェイス制
御器１０２内の制御レジスタへ書き込むことにより、Ｂ
ＩＯＳ＿ＬＯＡＤ信号を非活動化できる。

【００１７】メモリ・カード・インターフェイス制御論
理２１０はバス１０４からアドレスを受ける手段を含
む。コンピュータ装置１０の正常な動作モードにおいて
は、バス１０４から受けたアドレスを用いて、フラッシ
ュ・メモリ・カード１１２内の対応する場所をインター
フェイス２１２を介してアクセスする。このようにして
フラッシュ・メモリ・カードを制御およびアクセスする
ための手段は周知である。メモリ・カード・インターフ
ェイス制御論理２１０は、バス１０４から線２０６を介
して受けたアドレスを、線２０７を介してフラッシュ・
メモリ・カードの異なるアドレス空間へ再びマップする
ためのアドレス再マップ論理３１２を含む。本実施例に
おいては、アドレス再マップ論理３１２は特注のゲート
アレイを用いて実現される。この再マップ論理は、１）
入力線２０６へ供給されたアドレスが、周知のＰＣＭＣ
ＩＡ規格に従って、線２０７を介してフラッシュ・メモ
リ・カード１１２へマップされる正常な動作モードと、
２）入力線２０６へ供給されたアドレスが、フラッシュ
・メモリ・カード１１２内の異なるアドレス空間へ再マ
ップされる再マップモードとの間で動作する。再マップ
される状態は線３１３を介して再マップ論理３１２によ
り受けられるＢＩＯＳ＿ＬＯＡＤ信号により活動化され
る。コンピュータ装置１０の最初のブートストラッピン
グ中に、フラッシュ・メモリ・カード１１２内のアドレ
スが異なるアドレス空間へ再マップされる。

【００１８】図１を再び参照して、キーボード制御器１
０６も拡張されたバス１１０へ結合される。キーボード
制御器１０６は、それが結合されている英数字キーボー
ドからの入力と出力を管理する。本発明をあいまいにし
ないように、英数字キーボードは図１には示していな
い。英数字キーボードで特定のキーストロークセットを
入れることにより、ユーザーはコンピュータ装置１０を
再スタート（すなわち、初期化または正常なブート）を
行わせることができる。典型的なＩＢＭＰＣすなわち
コンパチブル・コンピュータ装置においては、コンピュ
ータ装置を再スタートさせるためにＣｔｌ−Ａｌｔ−Ｄ
ｅｌ指令列が用いられる。コンピュータ装置を再スター
トさせるためのそのような手段は周知である。キーボー
ド・フラッシュ・メモリ１０７が線１３７を介してキー
ボード制御器１０６へ結合される。

【００１９】キーボード・フラッシュ・メモリ１０７
は、キーボード・インターフェイス制御論理１１８を介
して拡張されたバス１１０へも結合される。キーボード
・インターフェイス制御論理１１８は線１１９を介して
拡張されたバス１１０へ結合される。線１１９は制御情
報、アドレス、データ情報をキーボード・フラッシュ・
メモリ１０７との間でやりとりするために用いられる。
キーボード・インターフェイス制御論理１１８をバス１
０４へ結合する信号線１３３が、メモリ・カード・イン
ターフェイス制御器１０２からＢＩＯＳ＿ＬＯＡＤ信号
を受けるために用いられる。キーボード・インターフェ
イス制御論理１１８は、線１３３を介して受けた活動化
されたＢＩＯＳ＿ＬＯＡＤ信号を保持する保持論理３２
０を含む。キーボード・インターフェイス制御論理１１
８とキーボード制御器１０６を結合する信号線１３６上
へ供給される保持論理３２０の出力が、コンピュータ装
置１０のブートストラップ・ローディング中にキーボー
ド制御器１０６をリセット状態に保つために、ブートス
トラップ過程中に用いられる。線１３３に受けられた信
号ＢＩＯＳ＿ＬＯＡＤは、キーボード・フラッシュ・メ
モリ１０７により用いられるアドレス空間の再マップを
トリガするためにも、キーボード・インターフェイス制
御論理１１８により用いられる。再マップ論理３２１
は、活動化されている信号ＢＩＯＳ＿ＬＯＡＤ信号が線
１３３へ供給されている間にその再マップ動作を行う。
Ｉ／Ｏ制御器１０３をシステム・バス１０４へ結合する
信号線１３４は、ＲＥＳＥＴ＿ＳＷ信号をメモリ・カー
ド・インターフェイス制御器１０２へ送るために用いら
れる。信号線１３４におけるＲＥＳＥＴ＿ＳＷ信号を活
動化するとＢＩＯＳ＿ＬＯＡＤ信号が非活動化され、そ
れによりフラッシュ・メモリ・カード１１２とキーボー
ド・フラッシュ・メモリ１０７のアドレス空間の再マッ
プが不能にされる。Ｉ／Ｏ制御器１０３をキーボード・
インターフェイス制御論理１１８へ結合する信号線１３
５が、ブートストラップ過程中にキーボード制御器１０
６をリセット状態に保持する保持論理３２０の動作を不
能にするために用いられる。信号線１３２はチップ選択
線１２１（ＣＳ０）をトランシーバ１０５へ結合するた
めに用いられる。ブートストラップ動作中の外部フラッ
シュ・メモリ１１２のアドレス空間が再マップされてい
る間に、信号線１３２は拡張されたバス１１０に対する
アクセスを不能にするために用いられる。次に、図１と
図２に示されている装置のブートストラップ過程中の動
作を以下に説明する。

【００２０】実施例の動作の説明図１と図２を参照して上で説明した本発明のコンピュー
タ装置のアーキテクチャは読出し専用メモリ（ＲＯＭ）
を含まない。同様に、フラッシュ記憶装置１０７，１０
８，１０９は、コンピュータ装置１０の電源投入時に有
効なデータまたは命令を含むことを求められない。コン
ピュータ装置１０の初期化すなわちブートストラッピン
グ中に、基本的なオペレーティング・システム・ソフト
ウェアのためのソースを供給するために、メモリ・カー
ド・インターフェイス制御器１０２および関連する外部
フラッシュ・メモリ・カード１１２がシステム・バス１
０４へ結合される。その後で外部フラッシュ・メモリ・
カード１１２をメモリ・カード・インターフェイス制御
器１０２から容易に取り外すことができる。

【００２１】コンピュータ装置１０のブートストラッピ
ングは、メモリ・カード・インターフェイス制御器１０
２へ結合されているリセット・スイッチ２０４の操作に
より開始される。リセット・スイッチ２０４により発生
された信号を処理コンポーネント１０１と、メモリ・カ
ード・インターフェイス制御器１０２と、キーボード・
インターフェイス制御論理１１８とにより受けることが
できる限り、コンピュータ装置１０のほとんどどのコン
ポーネントにもリセット・スイッチ２０４を物理的に装
着できることが当業者には明らかであろう。また、リセ
ット・スイッチ２０４は機械的スイッチまたは押しボタ
ンである必要はなく、コンピュータ装置１０への入力と
して供給される外部信号または専用インターフェイスで
受けられる送信とすることができることが当業者には明
らかであろう。本実施例においては、リセット・スイッ
チ２０４は一時的な活動信号を線２０５に生ずる。この
一時的信号はメモリ・カード・インターフェイス制御論
理２１０により受けられ、それの内部の保持論理３１０
に格納される。リセット・スイッチ２０４が操作される
と線２０９におけるＢＩＯＳ＿ＬＯＡＤ信号と、線２１
３における信号ＢＩＯＳ＿ＲＥＳＥＴとが対応して活動
化される。線２１３におけるＢＩＯＳ＿ＲＥＳＥＴ信号
は所定の時間活動状態を維持する。

【００２２】ＢＩＯＳ＿ＬＯＡＤ信号が活動化された時
にいくつかの事象が同時に起こる。第１に、線２１３に
おけるＢＩＯＳ＿ＲＥＳＥＴ信号が活動状態へ一時的に
移ることにより、処理コンポーネント１０１がリセット
される。第２に、メモリ・カード・インターフェイス制
御論理２１０内のアドレス再マップ論理３１２が活動状
態にされ、それにより、線２０６に受けられたアドレス
信号がフラッシュ・メモリ・カード１１２の異なるアド
レス空間へ再マップされる。第３に、キーボード・イン
ターフェイス制御論理１１８内のアドレス再マップ論理
３２１が活動状態にされ、それにより、線１１９上に受
けられているアドレス信号がキーボード・フラッシュ・
メモリ１０７の異なるアドレス空間へ再マップされる。
第４に、リセット信号が線１３６へ加えられて、維持さ
れることにより、キーボード制御器１０６をリセット状
態に保持する。リセット・スイッチ２０４の操作により
開始されるそれら４つの各事象について以下に説明す
る。

【００２３】線２１３におけるＢＩＯＳ＿ＲＥＳＥＴ信
号が活動化されると、処理コンポーネント１０１のシス
テム・リセットが起こる。最初のプログラム・リセット
において、処理コンポーネント１０１の中央処理装置
（ＣＰＵ）がリセットされ、最初のプログラム・フェッ
チが特定のアドレス空間（たとえば、８０３８６ＳＬで
は６進法の物理アドレス０１ＦＦＦＦＦ０）へ再び向け
られる。従来の装置においては、不揮発性システム・プ
ログラム記憶装置を含むＲＯＭにそのアドレス空間が格
納される。しかし、本発明においては、コンピュータ装
置アーキテクチャにはＲＯＭは不要である。同様に、本
発明は、コンピュータ装置の最初のブートストラップ・
ローディングを制御するために有用である有効な不揮発
性オペレーティング・システム・ファームウェアを含
む、永久に設けられるデバイスを必要としない。とく
に、キーボード・フラッシュ・メモリ１０７と、システ
ム・フラッシュ１メモリ１０８と、システム・フラッシ
ュ２メモリ１０９とは有効なデータまたは有効な命令を
必ずしも含まない。ブートストラップ初期化の後の正常
な動作モードにおいては、システム・フラッシュ１メモ
リ１０８は第１の１２８Ｋバイトのシステム・メモリを
含み、システム・フラッシュ２メモリ１０９は第２の１
２８Ｋバイトのシステム・メモリを含む。システム・フ
ラッシュ１メモリ１０８の第１の１２８Ｋバイトのシス
テム・メモリは、システム・リセット時に処理コンポー
ネント１０１が向けられるアドレス空間に対応する。し
かし、本発明におけるブートストラッピング動作中は、
システム・フラッシュ１メモリ１０８に関連するアドレ
ス空間は外部フラッシュ・メモリ・カード１１２へ再マ
ップされる。この再マッピングは、前記のようにメモリ
・カード・インターフェイス制御論理２１０内の再マッ
プ論理３１２を用いて行われる。処理コンポーネント１
０１がメモリ・カード・インターフェイス制御器１０２
から信号ＢＩＯＳ＿ＲＥＳＥＴを受けると、システムの
再スタートが開始され、制御は、メモリ・カード・イン
ターフェイス制御論理２１０によるアドレス信号の再マ
ッピングのために、外部フラッシュ・メモリ・カード１
１２内の場所へ最初に向けられる。メモリ・カード・イ
ンターフェイス制御論理２１０により処理コンポーネン
ト１０１が再び指令されると、データおよび命令を外部
フラッシュ・メモリ・カード１１２からフェッチし、実
行できる。外部フラッシュ・メモリ・カード１１２内の
データおよび命令が、処理コンポート１０１およびそれ
に関連するシステム資源のブートストラップ初期化をド
ライブする。外部フラッシュ・メモリ・カード１１２に
おける命令の一部が、処理コンポーネント１０１へ結合
されているランダム・アクセス・メモリ１４０を制御す
るために、処理コンポーネント１０１内のダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）制御器を初
期化するために用いられる。処理コンポーネント１０１
のような処理コンポーネント内のＤＲＡＭ制御器を用い
ることは周知である。処理コンポーネント１０１内のＤ
ＲＡＭ制御器が初期化されると、データと命令を外部フ
ラッシュ・メモリ・カード１１２からフェッチし、それ
らをシステム・バス１０４を介してランダム・アクセス
・メモリ１４０へ転送できる。このようにして、ランダ
ム・アクセス・メモリ（ＲＡＭ）１４０に、外部フラッ
シュ・メモリ・カード１１２から検索されたデータと命
令をロードできる。

【００２４】処理コンポーネント１０１は、システム・
バス１０４上の希望の資源に関連するアドレスを提供す
ることにより、コンピュータ装置１０の資源をアクセス
する。たとえば、システム・フラッシュ１メモリ１０８
をアクセスするために、システム・フラッシュ１メモリ
１０８のメモリ空間に関連するアドレスが、処理コンポ
ーネント１０１によりシステム・バス１０４へ供給され
る。本実施例においては、システム・フラッシュ１メモ
リ１０８に関連するアドレス空間がシステム・アドレス
空間の第１の１２８Ｋバイトに対応する。この範囲のア
ドレスが処理コンポーネント１０１によりシステム・バ
ス１０４へ供給されると、Ｉ／Ｏ制御器１０３はシステ
ム・バス１０４からそのアドレスを受け、チップ選択線
１２１を可能状態にすることにより、システム・フラッ
シュ１メモリ１０８へのアクセスを可能にする。そうす
ると線１１３と、トランシーバ１０５と、線１１４と、
拡張されたバス１１０と、線１１６とを介して処理コン
ポーネント１０１とシステム・フラッシュ１メモリ１０
８の間でデータを転送できる。しかし、ブートストラッ
ピング動作中は、メモリ・カード・インターフェイス制
御論理２１０は、システム・バス１０４へ供給されて、
システム・フラッシュ１メモリ１０８に関連するアドレ
スに対応するアドレスに応答する。ブートストラッピン
グ動作中に外部フラッシュ・メモリ・カード１１２が読
出されている間に、システム・フラッシュ１メモリ１０
８の活動化を抑制するために、図１に示すように線１２
１とトランシーバ１０５の間に線１３２が設けられる。
メモリの読出しサイクル中にチップ選択線（ＣＳ０）１
２１が活動状態にある間に、線１３２はトランシーバ１
０５の動作を不能にする信号を伝える。したがって、チ
ップ選択線１２１が活動中であるメモリ読出しサイクル
の間にトランシーバ１０５は動作不能にされて、処理コ
ンポーネント１０１とシステム・フラッシュ１メモリ１
０８の間のデータの転送を阻止し、処理コンポーネント
１０１と外部フラッシュ・メモリ・カード１１２の間の
情報の転送を可能にする。ブートストラッピング動作中
にデータと命令の少なくとも一方が外部フラッシュ・メ
モリ・カード１１２からフェッチされている限り、トラ
ンシーバ１０５は動作不能状態を保つ。

【００２５】メモリ・カード・インターフェイス制御論
理２１０により発生され、線２０９を介して出力される
信号ＢＩＯＳ＿ＬＯＡＤは、線１３３を介してキーボー
ド・インターフェイス制御論理１０８により受けられ、
保持論理３２０により保持される。保持論理３２０の出
力は線１３６を介してキーボード制御器１０６へ結合さ
れる。信号ＢＩＯＳ＿ＬＯＡＤがブートストラッピング
動作中に活動状態になると、線１３６を介してキーボー
ド制御器１０６へ供給される活動信号出力が、ブートス
トラップ・ローディング動作中にキーボード制御器１０
６を高インピーダンスおよびリセット状態に保つために
用いられる。このようにしてリセットされた保持キーボ
ード制御器１０６は、キーボード制御器１０６へ結合さ
れている英数字キーボードで入力された指令列を用い
て、コンピュータ装置のオペレータがシステムのスター
トを開始することを阻止する。

【００２６】線１３３にある活動状態の信号ＢＩＯＳ＿
ＬＯＡＤは、ブートストラップ・ローディング動作中に
キーボード・フラッシュ・メモリ１０７のアドレス空間
の再マッピングを可能にするために、キーボード・フラ
ッシュ・メモリ再マッピング論理３２１へも供給され
る。この再マッピング論理３２１は、信号ＢＩＯＳ＿Ｌ
ＯＡＤにより可能状態にされた時に、線１１９上のアド
レス信号入力を、システム・フラッシュメモリ１０９に
通常関連させられるアドレス空間へ再マップさせる。本
実施例においては、そのアドレス空間は第２の１２８Ｋ
バイトのシステムＢＩＯＳ空間に対応する。線１３３上
の信号ＢＩＯＳ＿ＬＯＡＤの非活動化により再マッピン
グ論理１３７が動作不能にされると、キーボード・フラ
ッシュ・メモリ１０７に関連するアドレス空間が、シス
テム・フラッシュ２メモリ１０９とは異なるアドレッシ
ング領域へ戻る。好適な実施例においては、キーボード
・フラッシュ・メモリ１０７に関連するアドレッシング
領域が正常な動作状態へ戻る。その状態においては、フ
ラッシュ・メモリ１０７のアドレス空間はキーボード制
御器１０６のみによりアドレス可能である。

【００２７】信号ＢＩＯＳ＿ＬＯＡＤが活動状態にあ
り、キーボード・フラッシュ・メモリ１０７が第２の１
２８Ｋバイト・システムＢＩＯＳメモリへ再マップされ
ると、キーボード・フラッシュ・メモリ１０７の内容を
消去すること、有効なデータをロードすること、ロード
された内容を検査するために読み戻すことの少なくとも
１つを行うことができる。キーボード・フラッシュ・メ
モリ１０７におけるそれらの消去、ロードおよび検査の
各動作は、外部フラッシュ・メモリ・カード１１２また
はランダム・アクセス・メモリ１４０内の命令を処理コ
ンポーネント１０１が実行する際に、その処理コンポー
ネント１１２により実行される。したがって、キーボー
ド・フラッシュ・メモリ１０７はブートストラップ・ロ
ーディング中に正しく初期化できる。

【００２８】処理コンポーネント１０１がそれのＤＲＡ
Ｍ制御器と、ロードされ、かつ検査されたランダム・ア
クセス・メモリ１４０と、ロードされ、かつ検査された
キーボード・フラッシュ・メモリ１０７とを初期化する
と、メモリ・カード・インターフェイス制御論理２１０
とキーボード・インターフェイス制御論理１１８におい
て可能にされたアドレス信号の再マッピングはもはや必
要ない。この理由から、処理コンポーネント１０１は、
ＢＩＯＳ＿ＬＯＡＤ信号をリセットする指令をＩ／Ｏ制
御器１０３へ与える。そうするとメモリ・カード・イン
ターフェイス制御論理２１０内の再マッピング論理３１
２と、キーボード・インターフェイス制御論理１１８内
の再マッピング論理３２１とが動作不能にされる。Ｉ／
Ｏ制御器１０３は、図１に示すように線１３４上の、お
よび図２に示すように線２１１上の、信号ＲＥＳＥＴ＿
ＳＷを活動化することにより信号ＢＩＯＳ＿ＬＯＡＤ信
号をリセットする。このＲＥＳＥＴ＿ＬＯＡＤ信号は活
動状態にあるＢＩＯＳ＿ＬＯＡＤ信号を保持する保持論
理３１０をリセットすることにより、ＢＩＯＳ＿ＬＯＡ
Ｄ信号を非活動状態にする。別の実施例においては、メ
モリ・カード・インターフェイス制御器１０２の内部の
制御レジスタを用いて、ＢＩＯＳ＿ＬＯＡＤ信号を非活
動状態にできる。あるいは、メモリ・カード・インター
フェイス制御器１０２内の制御レジスタへ書込むことに
よりＢＩＯＳ＿ＬＯＡＤ信号を非活動状態にできる。

【００２９】ＢＩＯＳ＿ＬＯＡＤ信号が非活動状態にさ
れると、メモリ・カード・インターフェイス制御論理２
１０がそれに対応して動作不能にされることにより、外
部フラッシュ・メモリ・カード１１２へのシステム・フ
ラッシュ１メモリ１０８アドレス空間の再マッピングを
抑制する。同様に、ＢＩＯＳ＿ＬＯＡＤ信号が非活動状
態にされると、キーボード・インターフェイス制御論理
１１８内のアドレス再マッピング論理３２１が不能状態
にされることにより、キーボード・フラッシュ・メモリ
１０７へのシステム・フラッシュ２メモリ１０９の再マ
ッピングを不能にする。ＢＩＯＳ＿ＬＯＡＤ信号は今は
非活動状態にされているが、保持論理３２０はキーボー
ド制御器１０６への活動状態にある高リセット信号を保
持する。

【００３０】アドレス・マッピングを正常な（再マップ
されない）構成へ復旧させると、システム・フラッシュ
１メモリ１０８に関連するメモリ・アドレス空間は今は
第１の１２８Ｋバイト・システム・メモリＢＩＯＳアド
レス空間に対応し、システム・フラッシュ２メモリ１０
９に関連するメモリ・アドレス空間は第２の１２８Ｋバ
イト・システム・メモリＢＩＯＳアドレス空間に対応す
る。処理コンポーネント１０１はランダム・アクセス・
メモリ１４０に記憶されている命令をいま実行している
から、データと命令をシステム・フラッシュ１メモリ１
０８とシステム・フラッシュ２メモリ１０９に記憶させ
るために、それらのデータと命令を正常に検索するよう
にメモリ・カード・インターフェイス制御器１０２をア
クセスできる。好適な実施例においては、システム・フ
ラッシュ１メモリ１０８とシステム・フラッシュ２メモ
リ１０９を、処理コンポーネント１０１が周知の信号セ
ットと命令セットを用いて最初に消去する。それから、
処理コンポーネント１０１は、正常なオペレーティング
・システム・ソフトウェア（ＢＩＯＳ）を検索するため
に、外部フラッシュ・メモリ・カード１１２をアクセス
する。それから、そのＢＩＯＳはシステム・フラッシュ
１メモリ１０８とシステム・フラッシュ２メモリ１０９
へ転送される。それから、システム・フラッシュ１メモ
リ１０８とシステム・フラッシュ２メモリ１０９が有効
なデータと有効な命令の少なくとも一方を含んでいるこ
とを検査するために、検査手順が実行される。

【００３１】この点で、システム・フラッシュ１メモリ
１０８と、システム・フラッシュ２メモリ１０９と、キ
ーボード・フラッシュ・メモリ１０７とは有効な情報
と、同じ検査された内容をロードされている。ブートス
トラッピング動作を終わらせるための残っている唯一の
ステップは、活動状態にある高いリセット信号をキーボ
ード制御器１０６から除去することである。このステッ
プを行うために、処理コンポーネント１０１はＩ／Ｏ制
御器１０３へ指令を送って、キーボード・インターフェ
イス制御論理１１８へ結合されている線１３５へ活動状
態の信号を与える。その信号は、線１３６に存在する高
いリセット信号を保持する保持論理３２０をリセットす
る。保持論理３２０がリセットされると、活動状態にあ
る高いリセット信号がキーボード制御器１０６へ供給さ
れなくなり、その後でそのキーボード制御器１０６は正
常な動作モードをとる。以上、プロセッサが、内蔵され
ている読出し専用メモリからブートストラップ・ロード
される代わりに、外部記憶装置からブートストラップ・
ロードされるようなコンピュータ装置について説明し
た。

【図面の簡単な説明】

【図１】本発明のコンピュータ装置を示す。

【図２】メモリ・カード・インターフェイス制御器を示
す。

【符号の説明】

１０コンピュータ装置１０１処理コンポーネント１０２メモリ・カード・インターフェイス制御器１０３Ｉ／Ｏ制御器１０５トランシーバ１０６キーボード制御器１０７キーボード・フラッシュ・メモリ１０８システム・フラッシュ１メモリ１０９システム・フラッシュ２メモリ１１０拡張されたバス１１２フラッシュ・メモリ・カード２１０メモリ・カード・インターフェイス制御論理３１０保持論理３１２アドレス再マップ論理

Claims

【特許請求の範囲】

【請求項１】データおよび制御情報を転送するための
システムバスと、このシステムバスへ結合され、処理論理を実行するため
の処理コンポーネントと、前記システムバスへ結合され、処理論理を内部に記憶す
る外部記憶装置と、前記処理コンポーネントのリセットを開始する手段と、前記処理コンポーネントをリセットした時に、前記処理
コンポーネントの実行制御を前記外部記憶装置内の場所
へ送る手段と、を備えることを特徴とするコンピュータ
装置。
【請求項２】システムバスと、処理コンポーネント
と、前記システムバスへ結合される外部記憶装置へ結合
される外部記憶装置とを有するコンピュータ装置を初期
化する方法において、前記処理コンポーネントのリセットを開始する過程と、前記処理コンポーネントが前記リセット開始過程でリセ
ットされた時に、前記処理コンポーネントの実行制御
を、前記外部記憶装置内の場所へ送る過程と、前記外部記憶装置内に配置されている命令を実行する過
程と、を備えることを特徴とするコンピュータ装置を初
期化する方法。