JPH0621473A - メモリ装置及びメモリ装置の製造方法 - Google Patents
メモリ装置及びメモリ装置の製造方法Info
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- JPH0621473A JPH0621473A JP4194865A JP19486592A JPH0621473A JP H0621473 A JPH0621473 A JP H0621473A JP 4194865 A JP4194865 A JP 4194865A JP 19486592 A JP19486592 A JP 19486592A JP H0621473 A JPH0621473 A JP H0621473A
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- Japan
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- memory device
- insulating film
- element isolation
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Abstract
(57)【要約】
【目的】 メモリセル面積を小さくでき、よって高集積
化が可能であるメモリ装置、及びメモリ装置の製造方法
を提供する。 【構成】 基板１上に第１ゲート絶縁膜３とこの第１ゲ
ート絶縁膜の両側に形成されたロコス領域２ａ，２ｂを
有し、該第１ゲート絶縁膜上に形成された下部ゲート
（フローティングゲート）５と、該下部ゲート上に第２
ゲート絶縁膜６を介して形成された上部ゲート（コント
ロールゲート）８とを備え、少なくとも下部ゲート５
は、第１ゲート絶縁膜３の両側のロコス領域間に形成さ
れる凹部内にのみ形成される。
化が可能であるメモリ装置、及びメモリ装置の製造方法
を提供する。 【構成】 基板１上に第１ゲート絶縁膜３とこの第１ゲ
ート絶縁膜の両側に形成されたロコス領域２ａ，２ｂを
有し、該第１ゲート絶縁膜上に形成された下部ゲート
（フローティングゲート）５と、該下部ゲート上に第２
ゲート絶縁膜６を介して形成された上部ゲート（コント
ロールゲート）８とを備え、少なくとも下部ゲート５
は、第１ゲート絶縁膜３の両側のロコス領域間に形成さ
れる凹部内にのみ形成される。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ装置及びメモリ
装置の製造方法に関する。本発明は、例えば、微細化集
積化した不揮発性メモリ装置について利用できる。
装置の製造方法に関する。本発明は、例えば、微細化集
積化した不揮発性メモリ装置について利用できる。
【０００２】
【従来の技術】従来のメモリ装置、特に不揮発性メモリ
装置の製造工程の典型例を図11から図13に示し、メモリ
装置の平面構造を図14に示す。
装置の製造工程の典型例を図11から図13に示し、メモリ
装置の平面構造を図14に示す。
【０００３】図11から図13において、各図の（ａ）はチ
ャネル幅方向の断面を示し、各図の（ｂ）はチャネル長
方向の断面を示す。
ャネル幅方向の断面を示し、各図の（ｂ）はチャネル長
方向の断面を示す。
【０００４】従来技術においては、ロコス酸化領域であ
る素子分離領域２ａ，２ｂ及び第１ゲート絶縁膜３が形
成された基板１上に、下部ゲートであるフローティング
ゲートを形成するためのゲート材料４としてポリＳｉを
堆積し（図11）、通常のフォトリソグラフィー技術とＲ
ＩＥエッチング技術を用いてゲート材料４をパターニン
グして下部ゲートであるフローティングゲート５を形成
し（図12）、その後第２ゲート絶縁膜６を形成し、更に
上部ゲート８であるコントロールゲートを形成する（図
13）。
る素子分離領域２ａ，２ｂ及び第１ゲート絶縁膜３が形
成された基板１上に、下部ゲートであるフローティング
ゲートを形成するためのゲート材料４としてポリＳｉを
堆積し（図11）、通常のフォトリソグラフィー技術とＲ
ＩＥエッチング技術を用いてゲート材料４をパターニン
グして下部ゲートであるフローティングゲート５を形成
し（図12）、その後第２ゲート絶縁膜６を形成し、更に
上部ゲート８であるコントロールゲートを形成する（図
13）。
【０００５】上記従来技術では、フローティングゲート
形成材料４としてポリＳｉを成長した後に、フィトリソ
グラフィとＲＩＥエッチング技術を使って、ＬＯＣＯＳ
（または素子間分離領域）とは非セルファラインにフロ
ーティングゲート（下部ゲート）５が形成される。この
ような構成であると、素子間分離領域上への延在部分の
長さＬが必要となる。
形成材料４としてポリＳｉを成長した後に、フィトリソ
グラフィとＲＩＥエッチング技術を使って、ＬＯＣＯＳ
（または素子間分離領域）とは非セルファラインにフロ
ーティングゲート（下部ゲート）５が形成される。この
ような構成であると、素子間分離領域上への延在部分の
長さＬが必要となる。
【０００６】従って、従来技術にあっては、この長さＬ
の分だけチャネル幅方向の大きさが長くなる。この長さ
増大分は、メモリセル面積増大になる。その割合は２〜
３倍となるため、高集積化には適さない。
の分だけチャネル幅方向の大きさが長くなる。この長さ
増大分は、メモリセル面積増大になる。その割合は２〜
３倍となるため、高集積化には適さない。
【０００７】
【発明の目的】本発明は上記従来技術の問題点を解決し
て、メモリセル面積を小さくでき、よって高集積化が可
能であるメモリ装置、及びメモリ装置の製造方法を提供
することを目的とする。
て、メモリセル面積を小さくでき、よって高集積化が可
能であるメモリ装置、及びメモリ装置の製造方法を提供
することを目的とする。
【０００８】
【問題点を解決するための手段】本出願の請求項１の発
明は、基板上に第１ゲート絶縁膜とこの第１ゲート絶縁
膜の両側に形成されたロコス領域を有し、該第１ゲート
絶縁膜上に形成された下部ゲートと、該下部ゲート上に
第２ゲート絶縁膜を介して形成された上部ゲートとを備
えるメモリ装置において、少なくとも前記下部ゲート
は、前記第１ゲート絶縁膜の両側のロコス領域間に形成
される凹部内にのみ形成されていることを特徴とするメ
モリ装置であって、これにより上記目的を達成するもの
である。
明は、基板上に第１ゲート絶縁膜とこの第１ゲート絶縁
膜の両側に形成されたロコス領域を有し、該第１ゲート
絶縁膜上に形成された下部ゲートと、該下部ゲート上に
第２ゲート絶縁膜を介して形成された上部ゲートとを備
えるメモリ装置において、少なくとも前記下部ゲート
は、前記第１ゲート絶縁膜の両側のロコス領域間に形成
される凹部内にのみ形成されていることを特徴とするメ
モリ装置であって、これにより上記目的を達成するもの
である。
【０００９】本出願の請求項２の発明は、下部ゲートが
フローティングゲートであり、上部ゲートがコントロー
ルゲートであり、不揮発性メモリ装置であることを特徴
とする請求項１に記載のメモリ装置であって、これによ
り上記目的を達成するものである。
フローティングゲートであり、上部ゲートがコントロー
ルゲートであり、不揮発性メモリ装置であることを特徴
とする請求項１に記載のメモリ装置であって、これによ
り上記目的を達成するものである。
【００１０】本出願の請求項３の発明は、下部ゲート及
び上部ゲートが、ポリシリコンにより形成されているこ
とを特徴とする請求項１または２に記載のメモリ装置で
あって、これにより上記目的を達成するものである。
び上部ゲートが、ポリシリコンにより形成されているこ
とを特徴とする請求項１または２に記載のメモリ装置で
あって、これにより上記目的を達成するものである。
【００１１】本出願の請求項４の発明は、基板上に素子
間分離領域間に挟まれた部分を有するゲート材料を形成
し、ポリッシュ手段により該素子間分離領域間にのみゲ
ート材料を残してゲートを形成する工程を有するメモリ
装置の製造方法であって、これにより上記目的を達成す
るものである。
間分離領域間に挟まれた部分を有するゲート材料を形成
し、ポリッシュ手段により該素子間分離領域間にのみゲ
ート材料を残してゲートを形成する工程を有するメモリ
装置の製造方法であって、これにより上記目的を達成す
るものである。
【００１２】本出願の請求項５の発明は、基板上に素子
間分離領域間に挟まれた部分を有するゲート材料を形成
し、ポリッシュ手段により該素子間分離領域間にのみゲ
ート材料を残して下部ゲートを形成する工程と、該下部
ゲート上に絶縁膜を介して上部ゲートを形成する工程と
を備えることを特徴とするメモリ装置の製造方法であっ
て、これにより上記目的を達成するものである。
間分離領域間に挟まれた部分を有するゲート材料を形成
し、ポリッシュ手段により該素子間分離領域間にのみゲ
ート材料を残して下部ゲートを形成する工程と、該下部
ゲート上に絶縁膜を介して上部ゲートを形成する工程と
を備えることを特徴とするメモリ装置の製造方法であっ
て、これにより上記目的を達成するものである。
【００１３】本出願の請求項６の発明は、下部ゲートが
フローティングゲートであり、上部ゲートがコントロー
ルゲートであり、不揮発性メモリ装置を形成することを
特徴とする請求項５に記載のメモリ装置の製造方法であ
って、これにより上記目的を達成するものである。
フローティングゲートであり、上部ゲートがコントロー
ルゲートであり、不揮発性メモリ装置を形成することを
特徴とする請求項５に記載のメモリ装置の製造方法であ
って、これにより上記目的を達成するものである。
【００１４】本出願の請求項７の発明は、下部ゲート及
び上部ゲートが、ポリシリコンにより形成されることを
特徴とする請求項６または７に記載のメモリ装置の製造
方法であって、これにより上記目的を達成するものであ
る。
び上部ゲートが、ポリシリコンにより形成されることを
特徴とする請求項６または７に記載のメモリ装置の製造
方法であって、これにより上記目的を達成するものであ
る。
【００１５】
【作用】本出願の発明に係るメモリ装置は、フローティ
ングゲート等の下部ゲートは、第１ゲート絶縁膜の両側
のロコス領域間に形成される凹部内にのみ形成されてい
るので、セル面積を小さくでき、高度な集積化を実現で
きる。
ングゲート等の下部ゲートは、第１ゲート絶縁膜の両側
のロコス領域間に形成される凹部内にのみ形成されてい
るので、セル面積を小さくでき、高度な集積化を実現で
きる。
【００１６】また本出願の発明に係るメモリ装置の製造
方法は、ポリッシュ手段により素子間分離領域間にのみ
（本発明の製造方法については、素子間分離領域はロコ
ス領域でなくてもよい）ゲート材料を残してゲートを形
成するので、セル面積を小さくでき、高度な集積化を実
現できるメモリ装置を簡便な工程で得ることてきる。
方法は、ポリッシュ手段により素子間分離領域間にのみ
（本発明の製造方法については、素子間分離領域はロコ
ス領域でなくてもよい）ゲート材料を残してゲートを形
成するので、セル面積を小さくでき、高度な集積化を実
現できるメモリ装置を簡便な工程で得ることてきる。
【００１７】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は実施
例により限定されるものではない。
て説明する。但し当然のことではあるが、本発明は実施
例により限定されるものではない。
【００１８】実施例１ 本実施例は、集積化した不揮発性メモリ装置について、
本出願の発明を適用したものである。
本出願の発明を適用したものである。
【００１９】本実施例のメモリ装置は、図１及び図10に
示すように、基板１上に第１ゲート絶縁膜３とこの第１
ゲート絶縁膜３の両側に形成されたロコス領域２ａ，２
ｂを有し、該第１ゲート絶縁膜３上に形成された下部ゲ
ート５（ここではフローティングゲート）と、該下部ゲ
ート５上に第２ゲート絶縁膜８を介して形成された上部
ゲート８（ここではコントロールゲート）とを備えるメ
モリ装置において、下部ゲート５は、第１ゲート絶縁膜
３の両側のロコス領域２ａ，２ｂ間に形成される凹部内
にのみ形成されているものである。
示すように、基板１上に第１ゲート絶縁膜３とこの第１
ゲート絶縁膜３の両側に形成されたロコス領域２ａ，２
ｂを有し、該第１ゲート絶縁膜３上に形成された下部ゲ
ート５（ここではフローティングゲート）と、該下部ゲ
ート５上に第２ゲート絶縁膜８を介して形成された上部
ゲート８（ここではコントロールゲート）とを備えるメ
モリ装置において、下部ゲート５は、第１ゲート絶縁膜
３の両側のロコス領域２ａ，２ｂ間に形成される凹部内
にのみ形成されているものである。
【００２０】また、本実施例のメモリ装置の製造方法
は、図２に示すように、基板１上に素子間分離領域２
ａ，２ｂ間に挟まれた部分を有するゲート材料４を形成
して、図２のＡで示す構造を得、次いでポリッシュ手段
により該素子間分離領域２ａ，２ｂ間にのみゲート材料
４を残してゲート５を形成して図２にＢで示す構造を得
るものである。
は、図２に示すように、基板１上に素子間分離領域２
ａ，２ｂ間に挟まれた部分を有するゲート材料４を形成
して、図２のＡで示す構造を得、次いでポリッシュ手段
により該素子間分離領域２ａ，２ｂ間にのみゲート材料
４を残してゲート５を形成して図２にＢで示す構造を得
るものである。
【００２１】本実施例のメモリセル装置の製造工程を、
図３ないし図９を参照して更に詳しく説明すると、以下
のとおりである。各図中、（ａ）はチャネル幅方向の断
面図であり、（ｂ）はチャネル長方向の断面図である。
図３ないし図９を参照して更に詳しく説明すると、以下
のとおりである。各図中、（ａ）はチャネル幅方向の断
面図であり、（ｂ）はチャネル長方向の断面図である。
【００２２】本実施例においては、ＬＯＣＯＳ酸化によ
り基板１（ここではＳｉ基板）上に素子分離領域２Ａ，
２Ｂを形成し、図３に示すように、基板１上に第１ゲー
ト絶縁膜３（ここではＳｉＯ2 ）が形成され、その両側
に基板１上に盛り上がる形での素子分離領域２Ａ，２Ｂ
が形成されて、第１ゲート絶縁膜３上が該素子分離領域
２Ａ，２Ｂに挟まれた凹部になっている（特に、図３
（ａ）参照）構造を得る。
り基板１（ここではＳｉ基板）上に素子分離領域２Ａ，
２Ｂを形成し、図３に示すように、基板１上に第１ゲー
ト絶縁膜３（ここではＳｉＯ2 ）が形成され、その両側
に基板１上に盛り上がる形での素子分離領域２Ａ，２Ｂ
が形成されて、第１ゲート絶縁膜３上が該素子分離領域
２Ａ，２Ｂに挟まれた凹部になっている（特に、図３
（ａ）参照）構造を得る。
【００２３】次に、ＬＯＣＯＳ酸化が終わった後、下部
ゲートであるフローティングゲート形成用のゲート材料
４としてポリＳｉを成長し、図４の構造とする。
ゲートであるフローティングゲート形成用のゲート材料
４としてポリＳｉを成長し、図４の構造とする。
【００２４】次にポリッシュ技術を使い、素子分離領域
２Ａ，２Ｂ上面であるＬＯＣＯＳ酸化膜面まで該ゲート
材料４であるポリＳｉを研磨する。これにより図５の構
造として、下部ゲート５（フローティングゲート）を形
成する。
２Ａ，２Ｂ上面であるＬＯＣＯＳ酸化膜面まで該ゲート
材料４であるポリＳｉを研磨する。これにより図５の構
造として、下部ゲート５（フローティングゲート）を形
成する。
【００２５】その後、第２ゲート絶縁膜６（ここではＳ
ｉＯ2 ）を成長し、その後、上部ゲートであるコントロ
ールゲート形成用のゲート材料７としてポリＳｉを成長
し、図６の構造を得る。
ｉＯ2 ）を成長し、その後、上部ゲートであるコントロ
ールゲート形成用のゲート材料７としてポリＳｉを成長
し、図６の構造を得る。
【００２６】そして該ゲート材料７であるポリＳｉをパ
ターニングすることにより、上部ゲート８としてコント
ロールゲートを形成する。この上部ゲート８（コントロ
ールゲート）をマスクにして、ソース／ドレイン12，13
を形成し、図示の構造を得る。図７（ｂ）において、14
はゲート構造５，６，８の側壁に形成されたサイドウォ
ール状のスペーサであり、これによりソース／ドレイン
についていわゆるＬＤＤ構造を形成する。
ターニングすることにより、上部ゲート８としてコント
ロールゲートを形成する。この上部ゲート８（コントロ
ールゲート）をマスクにして、ソース／ドレイン12，13
を形成し、図示の構造を得る。図７（ｂ）において、14
はゲート構造５，６，８の側壁に形成されたサイドウォ
ール状のスペーサであり、これによりソース／ドレイン
についていわゆるＬＤＤ構造を形成する。
【００２７】更に、図８に示すように、層間絶縁膜９を
形成する。
形成する。
【００２８】その後、コンタクトホールを形成し、Ａｌ
等の配線材料を蒸着等で形成しパターニングすることに
よって、配線10を作り上げる。更に保護膜11としてオー
バーパッシベーション膜を形成し、図９の構造を得る。
これによって、図１に示した本実施例のメモリ装置が完
成する。
等の配線材料を蒸着等で形成しパターニングすることに
よって、配線10を作り上げる。更に保護膜11としてオー
バーパッシベーション膜を形成し、図９の構造を得る。
これによって、図１に示した本実施例のメモリ装置が完
成する。
【００２９】図10に、本実施例のＳＲＡＭメモリ素子の
平面構造を示す。下部ゲート５であるフローティングゲ
ートが活性化領域内に埋め込まれ、素子間分離領域２と
下部ゲート５（フローティングゲート）とがセルファラ
インに形成されていることがわかる。
平面構造を示す。下部ゲート５であるフローティングゲ
ートが活性化領域内に埋め込まれ、素子間分離領域２と
下部ゲート５（フローティングゲート）とがセルファラ
インに形成されていることがわかる。
【００３０】これに対し、図14は従来構造の平面図であ
るが、下部ゲート５（フローティングゲート）が素子間
分離領域２上に延在し、長さＬだけセル面積が大きくな
っていることがわかる。この長さＬは、本実施例では不
要（Ｌはゼロ）である。
るが、下部ゲート５（フローティングゲート）が素子間
分離領域２上に延在し、長さＬだけセル面積が大きくな
っていることがわかる。この長さＬは、本実施例では不
要（Ｌはゼロ）である。
【００３１】本実施例のＳＲＡＭメモリセル構造は、ポ
リッシュ技術だけで簡単にでき、有利である。また、メ
モリセル面積を従来の構造に対して小さくでき、本実施
例ではその縮小率は従来比１／２〜１／３となる。
リッシュ技術だけで簡単にでき、有利である。また、メ
モリセル面積を従来の構造に対して小さくでき、本実施
例ではその縮小率は従来比１／２〜１／３となる。
【００３２】本実施例においては、素子間分離形成後、
下部ゲート５であるフローティングゲート用のポリＳｉ
を成長した後、ポリッシュ技術を利用し、フローティン
グゲート用ポリＳｉが活性化領域に埋め込まれることに
なり、素子間分離領域とフローティングゲート形成用ポ
リＳｉとがセルファライン形成される。従来例に比して
下部ゲート５であるフローティングゲートのＬＯＣＯＳ
または素子間分離領域上への延在部分が零となる。即
ち、チャネル幅方向の寸法が小さくなり、メモリセルサ
イズが縮小され、縮小率は１／２〜１／３となる。この
構造を、容易なポリッシュ技術により実現できる。
下部ゲート５であるフローティングゲート用のポリＳｉ
を成長した後、ポリッシュ技術を利用し、フローティン
グゲート用ポリＳｉが活性化領域に埋め込まれることに
なり、素子間分離領域とフローティングゲート形成用ポ
リＳｉとがセルファライン形成される。従来例に比して
下部ゲート５であるフローティングゲートのＬＯＣＯＳ
または素子間分離領域上への延在部分が零となる。即
ち、チャネル幅方向の寸法が小さくなり、メモリセルサ
イズが縮小され、縮小率は１／２〜１／３となる。この
構造を、容易なポリッシュ技術により実現できる。
【００３３】
【発明の効果】本発明によれば、メモリセル面積を小さ
くでき、よって高集積化が可能であるメモリ装置を提供
でき、また、かかるメモリ装置を容易に得ることができ
る製造方法を提供することができる。
くでき、よって高集積化が可能であるメモリ装置を提供
でき、また、かかるメモリ装置を容易に得ることができ
る製造方法を提供することができる。
【図１】本発明のメモリ装置の構成例を示す断面図であ
る。
る。
【図２】本発明のメモリ装置の製造方法を例示する断面
図である。
図である。
【図３】実施例１のメモリ装置の製造工程（その１）を
示す断面図である。
示す断面図である。
【図４】実施例１のメモリ装置の製造工程（その２）を
示す断面図である。
示す断面図である。
【図５】実施例１のメモリ装置の製造工程（その３）を
示す断面図である。
示す断面図である。
【図６】実施例１のメモリ装置の製造工程（その４）を
示す断面図である。
示す断面図である。
【図７】実施例１のメモリ装置の製造工程（その５）を
示す断面図である。
示す断面図である。
【図８】実施例１のメモリ装置の製造工程（その６）を
示す断面図である。
示す断面図である。
【図９】実施例１のメモリ装置の製造工程（その７）を
示す断面図である。
示す断面図である。
【図10】実施例１のメモリ装置の構成を平面で示す図で
ある。
ある。
【図11】従来例のメモリ装置の製造工程（その１）を示
す断面図である。
す断面図である。
【図12】従来例のメモリ装置の製造工程（その２）を示
す断面図である。
す断面図である。
【図13】従来例のメモリ装置の製造工程（その３）を示
す断面図である。
す断面図である。
【図14】従来例とメモリ装置の構成を平面で示す図であ
る。
る。
１ 基板 ２ａ，２ｂ 素子間分離領域 ３ 第１ゲート絶縁膜 ４ ゲート材料（ポリＳｉ） ５ 下部ゲート（フローティングゲート） ６ 第２ゲート絶縁膜 ７ ゲート材料（ポリＳｉ） ８ 上部ゲート（コントロールゲート）
Claims (7)
- 【請求項１】基板上に第１ゲート絶縁膜とこの第１ゲー
ト絶縁膜の両側に形成されたロコス領域を有し、該第１
ゲート絶縁膜上に形成された下部ゲートと、該下部ゲー
ト上に第２ゲート絶縁膜を介して形成された上部ゲート
とを備えるメモリ装置において、 少なくとも前記下部ゲートは、前記第１ゲート絶縁膜の
両側のロコス領域間に形成される凹部内にのみ形成され
ていることを特徴とするメモリ装置。 - 【請求項２】下部ゲートがフローティングゲートであ
り、上部ゲートがコントロールゲートであり、不揮発性
メモリ装置であることを特徴とする請求項１に記載のメ
モリ装置。 - 【請求項３】下部ゲート及び上部ゲートが、ポリシリコ
ンにより形成されていることを特徴とする請求項１また
は２に記載のメモリ装置。 - 【請求項４】基板上に素子間分離領域間に挟まれた部分
を有するゲート材料を形成し、 ポリッシュ手段により該素子間分離領域間にのみゲート
材料を残してゲートを形成する工程を有するメモリ装置
の製造方法。 - 【請求項５】基板上に素子間分離領域間に挟まれた部分
を有するゲート材料を形成し、 ポリッシュ手段により該素子間分離領域間にのみゲート
材料を残して下部ゲートを形成する工程と、 該下部ゲート上に絶縁膜を介して上部ゲートを形成する
工程とを備えることを特徴とするメモリ装置の製造方
法。 - 【請求項６】下部ゲートがフローティングゲートであ
り、上部ゲートがコントロールゲートであり、不揮発性
メモリ装置を形成することを特徴とする請求項５に記載
のメモリ装置の製造方法。 - 【請求項７】下部ゲート及び上部ゲートが、ポリシリコ
ンにより形成されることを特徴とする請求項６または７
に記載のメモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194865A JPH0621473A (ja) | 1992-06-29 | 1992-06-29 | メモリ装置及びメモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194865A JPH0621473A (ja) | 1992-06-29 | 1992-06-29 | メモリ装置及びメモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621473A true JPH0621473A (ja) | 1994-01-28 |
Family
ID=16331590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4194865A Pending JPH0621473A (ja) | 1992-06-29 | 1992-06-29 | メモリ装置及びメモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621473A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892257A (en) * | 1994-10-06 | 1999-04-06 | International Business Machines Corporation | Packing density for flash memories |
| US6917076B2 (en) | 1996-05-28 | 2005-07-12 | United Microelectronics Corporation | Semiconductor device, a method of manufacturing the semiconductor device and a method of deleting information from the semiconductor device |
-
1992
- 1992-06-29 JP JP4194865A patent/JPH0621473A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892257A (en) * | 1994-10-06 | 1999-04-06 | International Business Machines Corporation | Packing density for flash memories |
| US6917076B2 (en) | 1996-05-28 | 2005-07-12 | United Microelectronics Corporation | Semiconductor device, a method of manufacturing the semiconductor device and a method of deleting information from the semiconductor device |
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