JPH06214875A - 記憶制御装置 - Google Patents

Abstract

(57)【要約】 【目的】内部に共有バッファを有し、単数もしくは複数
の命令処理装置から送られるメモリ参照要求を処理する
記憶制御装置において、メモリ参照要求の待ち時間を低
減する。 【構成】共有バッファ８のミスなどによりあるメモリ参
照要求２０，２１が待たされた場合に、同一命令処理装
置１，２から送られる後続メモリ参照要求の追い越し処
理の可否を判定する順序保証判定部３９を設け、所定の
メモリ参照順序が保証される場合に後続のメモリ参照要
求を先に処理する。順序保証判定のために、メモリ参照
要求に含まれるメモリ参照アドレス，命令処理装置１，
２の識別子，メモリ参照要求の種類，命令順序判定番号
を用いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主記憶のデータの写し
を保持するバッファを内部に保持し、単数または複数の
命令処理装置から送られるメモリ参照要求を処理する記
憶制御装置に係り、特に、記憶制御装置の高速化技術に
関する。

【０００２】

【従来の技術】まず初めに、本発明に関連するデータ処
理システムの構成と記憶制御装置の動作について図３を
用いて説明する。データ処理システムは、命令処理装置
１〜２，記憶制御装置５，主記憶装置７で構成される。
記憶制御装置は、主記憶のデータの写しをブロックと呼
ばれる単位で保持する共有バッファ８、共有バッファに
保持されるデータのアドレスなどの情報を保持するアド
レスアレイ４２などを内部に有する。各命令処理装置か
ら記憶制御装置に対し、命令の読みだし要求(IF)，メモ
リオペランドの読みだし要求（ＯＦ），メモリオペラン
ドの書き込み要求（ＳＴ）の３種類のメモリ参照要求が
発行される。記憶制御装置は各メモリ参照要求に応じ
て、それに対応する処理を複数のステージ（Ｐ，Ｊ０，
Ｊ１，ＮＣ）に分けて実行する。

【０００３】記憶制御装置は、メモリ参照要求を受け付
けるキュー２０〜２１を各命令処理装置に対応して備
え、キューは命令処理装置から送られるメモリ参照要求
を到着順に保持する。各キューの先頭に保持されるメモ
リ参照要求の中から１マシンサイクル毎に一つを選択
し、セレクタ４０を通してレジスタ２３に送る。以下、
この処理をＰステージと呼ぶ。

【０００４】次に、Ｐステージで選択されたメモリ参照
要求はセレクタ４１を通ってアドレスアレイ４２に送ら
れる。通常セレクタ４１はレジスタ２３のメモリ参照要
求を選択するように制御される。アドレスアレイには共
有バッファ８に保持されるデータブロックのアドレスが
保持され、メモリ参照要求に含まれる参照アドレスと比
較することにより、データの有無を判定する。この処理
を、以下、Ｊ０ステージと呼ぶ。

【０００５】共有バッファに必要なデータがあった場合
（この場合をヒットと呼ぶ）、メモリ参照要求はレジス
タ２６に送られる。そこで共有バッファ８を参照する。
読みだし要求であれば、読みだしたデータをレジスタ２
８に格納し、メモリ参照要求を発行した命令処理装置に
転送する。書き込み要求であればメモリ参照要求に含ま
れる書き込みデータを共有バッファに書き込む。この処
理を、以下、Ｊ１ステージと呼ぶ。

【０００６】共有バッファに必要なデータがなかった場
合（この場合をミスと呼ぶ）、レジスタ２３のメモリ参
照要求は、主記憶参照待ち部２５に送られ、主記憶装置
７にデータ転送要求を発行する。メモリ参照要求は主記
憶から必要なデータが共有バッファに転送されるまで主
記憶参照待ち部に保持される。この処理を、以下、ＮＣ
ステージと呼ぶ。なお主記憶装置から送られる応答８５
に応じて、セレクタ４１は主記憶参照待ち部側を選択
し、主記憶参照待ち部２５のメモリ参照要求はレジスタ
２６に送られ、Ｊ１ステージの処理が行なわれる。

【０００７】このようなメモリ参照要求の制御は、メモ
リ参照要求遷移制御部３０によってなされる。

【０００８】共有バッファを持つデータ処理システムに
おいて、一般に主記憶参照に要するマシンサイクル数は
数十マシンサイクルかかるため、この待ち時間は大き
い。あるメモリ参照要求が主記憶装置から必要なデータ
を転送されるまで待っている間に、後続メモリ参照要求
を待たせることなく処理すること（追い越し処理）によ
り、記憶制御装置の性能を向上させることができる。

【０００９】一方、同じ命令処理装置から送られるメモ
リ参照要求には、処理する順序をある定められた範囲内
で守ることが要求されることが多い。例えばＩＢＭ社、
‘３７０／エックス エー プリンシプル オブ オペ
レーション’(‘370／XAPrinciple of Operation’）に
は、「メモリへの書き込みが命令の実行順序に従ってい
ないことが、主記憶に接続されている他の命令処理装置
から観測されないことを保証する」と記されている。こ
の例では命令の実行順序に対し図５に示すようにメモリ
参照順序を守る必要がある。通常、これは命令処理装置
側で守られるので、記憶制御装置はメモリ参照要求を受
付順に処理すればよい。しかし、高速化のために記憶制
御装置の内部で追い越し処理を実現しようとすると、そ
の中でメモリ参照順序を保証しなくてはならない。この
ため、例えば図６に示すような表を用いて、共有バッフ
ァのミスなどにより処理が待たされた先行メモリ参照要
求の種類と、同じ命令処理装置から送られる後続メモリ
参照要求の種類との組み合わせに応じて、追い越しの可
否を判定する必要がある。なお、図６において、無効欄
は対応するメモリ参照要求がない場合を示し、ハッチン
グがかかっている欄はメモリ参照要求の発行順序と命令
の実行順序が一致するように命令処理装置側で保証する
組み合わせを示す。

【００１０】メモリ参照要求を送った命令処理装置が異
なる場合に、メモリ参照要求の追い越しを実現する例と
して特開昭61−20153 号公報がある。ここではメモリ参
照要求遷移制御部３０の内部に追い越し判定部３４を設
け、メモリ参照要求に含まれる要求元番号（命令処理装
置の識別子）を用いて要求元番号が異なる場合に追い越
し可能指示信号３７を生成することにより、ミスを生じ
たメモリ参照要求を別の命令処理装置から送られるメモ
リ参照要求が追い越して処理する例が示されている。こ
の例では、ある命令処理装置から送られたメモリ参照要
求がミスすると、主記憶装置から必要なデータが共有バ
ッファに転送されて処理が再開されるまで各命令処理装
置に対応させて設けたキューを単位にメモリ参照要求の
選択を抑止することにより、同じ命令処理装置から送ら
れるメモリ参照要求を到着順に処理する。またこの例で
は、共有バッファのヒットミス判定に時間がかかるた
め、ヒットすることを仮定してメモリ参照要求を選択
し、ミスした場合はキューに戻している。

【００１１】図４に追い越し処理のタイムチャートを示
す。命令処理装置０から送られたメモリ参照要求１がク
ロックサイクルＴ２でミスと判定され、Ｔ３でＮＣステ
ージに遷移する。このため続けて選択されたメモリ参照
要求２は、仮にメモリ参照要求１を追い越しても所定の
メモリ参照順序が保証される場合であってもＰステージ
に戻され、メモリ参照要求１がＮＣステージにいる間
（Ｔ８まで）Ｐステージで待たされる。一方、命令処理
装置１から送られたメモリ参照要求３はメモリ参照順序
を保証する必要がないため、メモリ参照要求１，２を追
い越すことができる。

【００１２】

【発明が解決しようとする課題】先に述べたように所定
のメモリ参照順序が保証されるならば、記憶制御装置の
内部において同じ命令処理装置から送られるメモリ参照
要求の間で追い越すことができる。追い越すことができ
れば、メモリ参照要求の記憶制御装置内部での待ち時間
を減らすことができる。しかし従来例では、追い越した
場合にメモリ参照順序を保証できないため、追い越すこ
とのできる範囲を悪目に制限している。

【００１３】本発明の目的は、同じ命令処理装置から送
られるメモリ参照要求に対し、所定のメモリ参照順序を
保証しながら追い越しを可能にすることにより、メモリ
参照要求を高速に処理できる記憶制御装置を提供するこ
とにある。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明に示される記憶制御装置は、ある命令処理装
置から送られる第１のメモリ参照要求の処理が待ちを生
じた場合に、第１のメモリ参照要求に後続して同じ命令
処理装置から送られる第２のメモリ参照要求の処理を先
に行なうことの許可，不許可を判定する順序保証判定部
を備え、許可された場合に第２のメモリ参照要求を先に
処理する。

【００１５】さらに本発明の一つの態様では、順序保証
判定部は命令処理装置から送られるメモリ参照要求に含
まれるメモリ参照アドレス，命令処理装置の識別子，メ
モリ参照要求の種類，命令順序判定番号の全て、もしく
はその一部を用いて許可，不許可を判定する。

【００１６】

【作用】順序保証判定部を備えたことにより、同じ命令
処理装置から送られるメモリ参照要求に対し、所定のメ
モリ参照順序を保証しながら追い越しが可能になる。

【００１７】特に命令処理装置から送られるメモリ参照
要求に含まれるメモリ参照アドレス，命令処理装置の識
別子，メモリ参照要求の種類，命令順序判定番号の全
て、もしくはその一部を用いることにより、追い越しの
許可，不許可を詳細に判定できるので、従来例に比べて
追い越しのできる場合を増やすことができる。

【００１８】

【実施例】まず初めに、本発明の第１の実施例について
図１を用いて説明する。本発明に示される記憶制御装置
の構成は図３で説明した従来例と類似しているので、相
異点を中心に説明する。

【００１９】各命令処理装置から送られるメモリ参照要
求は、先に述べたように、共有バッファがヒットした場
合、Ｐ，Ｊ０，Ｊ１ステージという順に処理され、ミス
した場合はＰ，Ｊ０，ＮＣ，Ｊ１ステージという順に処
理される。なお以下の説明において、Ｐステージは各命
令処理装置毎に定められるため、命令処理装置の番号を
Ｐの後に付けて区別する場合がある。ミスしたメモリ参
照要求を保持する主記憶参照待ち部２５（ＮＣステージ
に相当）には複数のメモリ参照要求を保持することがで
きる。待ち部２５に保持されるメモリ参照要求は、到着
順に主記憶に対してデータ転送要求を送り、必要なデー
タが共有バッファに転送されるまでそこに保持される。

【００２０】追い越し処理はレジスタ２３に保持される
メモリ参照要求が待ち部２５に保持されるメモリ参照要
求よりも先に保持部２６に遷移することにより実現され
る。このため、追い越しの可否はレジスタ２３に保持さ
れるメモリ参照要求と待ち部２５に保持される全てのメ
モリ参照要求とを比較し、可と判定された場合にレジス
タ２３に保持されるメモリ参照要求を保持部２６に遷移
させる。このようなメモリ参照要求の遷移はメモリ参照
要求遷移制御部３０で制御され、追い越しの可否の判定
は追い越し判定部３３で判定される。

【００２１】メモリ参照要求には、参照アドレスと、要
求元番号（命令処理装置の識別子）と、命令の読みだし
要求（ＩＦ），メモリオペランドの読みだし要求（Ｏ
Ｆ），メモリオペランドの書き込み要求（ＳＴ）のいず
れかを示すメモリ参照要求の種類と、命令順序判定番号
と、メモリオペランドの書き込み要求（ＳＴ）の場合は
書き込みデータとが付加されて、各ステージを遷移す
る。命令順序判定番号は、そのメモリ参照要求を発行し
た命令の実行順序を示し、追い越しの可否を判定するた
めに使われる。命令順序判定番号は、例えば、命令の実
行順に従って番号を付けることにより生成できる。

【００２２】実施例１と従来例とは追い越し判定部の構
成が異なる。図７は実施例１の追い越し判定部３３の構
成を、図８は従来例の追い越し判定部３４の構成を示
す。従来例では要求元番号のみを用いて追い越しの可否
を判定していたのに対し、実施例１では要求元番号に加
えて、参照アドレス，メモリ参照要求の種類，命令順序
判定番号を用いて追い越しの可否を判定する。

【００２３】従来例の追い越し判定部３４はレジスタ２
３に保持されるメモリ参照要求保持情報３５と待ち部２
５に保持されるメモリ参照要求保持情報３６からそれぞ
れ要求元番号を引き出して比較し、待ち部２５に保持さ
れる有効なメモリ参照要求を発行した命令処理装置とレ
ジスタ２３に保持されるメモリ参照要求を発行した命令
処理装置とが異なる場合に、追い越し可能指示信号３７
を１（有効）にする。

【００２４】実施例１の追い越し判定部３３は、待ち部
２５に保持される有効なメモリ参照要求を発行した命令
処理装置とレジスタ２３に保持されるメモリ参照要求を
発行した命令処理装置とが異なる場合に加えて、それ以
外の場合、すなわち、待ち部２５に保持されるメモリ参
照要求を発行した命令処理装置とレジスタ２３に保持さ
れるメモリ参照要求を発行した命令処理装置が同じ場合
についても、所定の条件を満たす場合に追い越し可能指
示信号３７を１にする。これは順序保証判定部３９で制
御される。

【００２５】所定の条件は命令処理装置の仕様に依存す
るので、ここでは一例として、図６に示される条件を満
たす追い越し判定部の構成を示す。図６に示される記号
は図７（ａ）に示されるＰＣで符号化される。

【００２６】ＰＣが１の場合、レジスタ２３に保持され
る後続メモリ参照要求は追い越しできないと判定される
ので、順序保証判定部３９は０（無効）を出力する。Ｐ
Ｃが１になる場合は、図５に示されるように、メモリ参
照要求の発行順序と命令の実行順序を一致させる必要が
あり、また図６に示されるように命令処理装置側でメモ
リ参照要求の発行順序と命令の実行順序を一致させてメ
モリ参照要求が発行されるため、記憶制御装置内で追い
越しすることはできない。

【００２７】ＰＣが２の場合、アドレスの競合がない
（参照するデータ領域が重ならない）場合に追い越しが
許可されるので、アドレス不一致指示信号１０３を出力
する。アドレス不一致指示信号はアドレス競合がない場
合に１を出力する。アドレス競合の検出は、例えば、レ
ジスタ２３に保持されるメモリ参照要求が参照する共有
バッファのデータブロックのアドレスと待ち部２５に保
持されるメモリ参照要求が参照する共有バッファのデー
タブロックのアドレスとを比較することにより判定でき
る。ＰＣが２になる場合は、図６に示されるように命令
処理装置側でメモリ参照要求の発行順序と命令の実行順
序を一致させてメモリ参照要求が発行されるが、図５に
示されるように、アドレスの競合がない場合に追い越し
が認められているため、アドレスの競合がない場合に限
って追い越しを許可する。

【００２８】ＰＣが３の場合、メモリ参照要求の発行順
序と命令の実行順序が正しい場合と逆転している場合で
動作が異なる。正しい場合は図５に示されるように追い
越しが禁止されているため０を出力する。逆転している
場合は、追い越しによりメモリ参照要求の発行順序と命
令の実行順序が正しくなるので１を出力する。ＰＣが３
になる場合は、命令処理装置の内部でアドレス競合がな
いため追い越し可能と判定され、後続命令のＯＦメモリ
参照要求が先行命令のＳＴメモリ参照要求を追い越した
場合に生じる。この例では、命令順序判定番号を比較す
ることにより順序関係を判定し、メモリ参照要求の発行
順序と命令の実行順序が逆転している場合に１を出力す
る命令順序逆転指示信号１０４を用いている。

【００２９】ＰＣが４の場合、追い越し可能と判定され
るため１を出力する。ＰＣが４になる場合は、先行メモ
リ参照要求がない場合とメモリ参照要求の種類がＩＦの
場合である。先行メモリ参照要求がない場合は追い越し
されるメモリ参照要求が存在しないが、レジスタ２３に
保持されるメモリ参照要求を保持部２６に遷移させるた
め１を出力する。またメモリ参照要求の種類がＩＦの場
合は、図５に示されるように追い越し可能であるので１
を出力する。

【００３０】このようにして、実施例１の追い越し判定
部はメモリ参照要求の発行順序と命令の実行順序に関し
て所定の条件を満たしながら、追い越しの可否を判定し
ている。実施例１では追い越し条件を詳細に判定するた
めに、メモリ参照アドレス，メモリ参照要求の種類，命
令順序判定番号を用いていたが、その一部を用いること
もできる。ただしこの場合は追い越しのできる範囲が多
少制限されてしまうが、従来例よりは追い越しのできる
範囲は広い。例えば、メモリ参照要求の種類のみを用い
た場合は、メモリ参照要求の種類がＩＦの場合のみ、す
なわち、ＰＣが４の場合のみ追い越しするようにでき
る。またメモリ参照要求の種類と参照アドレスを用いた
場合は、ＰＣが２の場合と４の場合に追い越しするよう
にできる。さらにまたメモリ参照要求の種類と命令順序
判定番号を用いた場合は、ＰＣが３の場合と４の場合に
追い越しするようにできる。メモリ参照要求の発行順序
と命令の実行順序に関する所定の条件は命令処理装置の
仕様に依存するので、命令処理装置の仕様に合わせて図
６に示されるような追い越し判定表を定義することによ
り、他の仕様であっても追い越し処理を実現できる。

【００３１】次に、先行メモリ参照要求がミスしたとき
に、同一要求元からの後続のメモリ参照要求が図６に示
される所定の条件を満たさず、追い越しを行なわない場
合の動作を図４を用いて説明する。

【００３２】命令処理装置０から送られＴ１のタイミン
グでキュー２０に保持されたメモリ参照要求１は、セレ
クタ４０に選択されて、Ｔ２のタイミングでレジスタ２
３に遷移する。Ｔ２において主記憶からの応答はないの
でＪ１選択回路はＪ０側を選ぶように指示する。これを
受けてメモリ参照要求１はセレクタ４１を通ってアドレ
スアレイ４２に伝えられる。アドレスアレイを検索した
結果、メモリ参照要求１はミスと判定されミス指示信号
５２（ＭＩＳＳ）は１となる。この時、ＮＣにはメモリ
参照要求が存在しないので待ち部２５キュー全使用中指
示信号５１（ＮＣＦＵＬＬ）は０，Ｊ０側を選択してい
ることを示すレジスタ２３選択指示信号７５（Ｊ０ＳＥ
Ｌ）は１であるので、図９に示す遷移先決定部の論理回
路により、待ち部２５入力ポインタ更新指示信号８１
（ＮＣＳ）が１となる。これを受けて、Ｔ３ではメモリ
参照要求１は待ち部キュー２５へ遷移する。メモリ参照
要求１が待ち部２５に遷移すると、主記憶７に必要なデ
ータの転送要求を発行する。Ｔ８でＮＣ処理終了信号８
５が送られると、Ｊ１選択回路は待ち部２５を選択し、
待ち部２５選択指示信号７６（ＮＣＳＥＬ）を１にす
る。それを受けて、図９の論理回路により保持部２６セ
ット信号８２（Ｊ１Ｓ）が１となるので、メモリ参照要
求１がＴ９で保持部２６に遷移して共有バッファを参照
する。

【００３３】次に命令処理装置０から送られＴ２のタイ
ミングでキュー２０に保持されたメモリ参照要求２は、
Ｔ３のタイミングでレジスタ２３に遷移する。ここでキ
ュー２５に保持されるメモリ参照要求の要求元とレジス
タ２３に保持されるメモリ参照要求の要求元が等しいた
め、要求元非同一指示信号１０１は０となる。更にメモ
リ参照要求の種類の組み合わせを図６に示される表を用
いて調べた結果、追い越し可能指示信号３７は０となり
追い越しが不可と判定される。この場合として種々の場
合が考えられるが、先に追い越しが不可になる場合を説
明したので省略する。ここで、アドレスアレイ４２の検
索結果はヒット、すなわち、ミス指示信号５２は０であ
り、Ｊ０側を選択していることを示すレジスタ２３選択
指示信号７５（Ｊ０ＳＥＬ）は１であり、レジスタ２３
に保持されるメモリ参照要求２は命令処理装置０から送
られたことがレジスタ２３に保持されるメモリ参照要求
保持情報３５を調べることにより分かるので、図９に示
す遷移先決定部の論理回路により、Ｐ０ステージ出力ポ
インタ戻し指示信号７７（Ｐ０Ｒ）が１となる。これを
受けて、Ｐ０ステージの出力ポインタが戻され、Ｔ４で
はメモリ参照要求２はＰ０ステージに差し戻されること
になる。差し戻されたメモリ参照要求２は、Ｔ８のタイ
ミングで主記憶からメモリ参照要求１に対するＮＣ処理
終了信号８５が返るので、Ｊ０選択回路４６の制御に従
いＴ９で再度レジスタ２３に遷移する。Ｔ９ではＮＣに
保持されるメモリ参照要求はないため追い越し可能信号
３７は１となり、アドレスアレイの検索結果はヒット、
すなわち、ミス指示信号５２は０であり、Ｊ０側を選択
していることを示すレジスタ２３選択指示信号７５（Ｊ
０ＳＥＬ）は１であるので、図９に示す遷移先決定部の
論理回路により、保持部２６セット信号８２（Ｊ１Ｓ）
が１となる。これを受けてメモリ参照要求２はＴ１０で
保持部２６に遷移して共有バッファを参照する。

【００３４】命令処理装置１から送られＴ３のタイミン
グでキュー２１に保持されたメモリ参照要求３は、Ｔ４
のタイミングでレジスタ２３に遷移する。このときレジ
スタ２３に保持されるメモリ参照要求の要求元と待ち部
２５に保持されるメモリ参照要求の要求元とが異なるた
めに、要求元非同一指示信号１０１が１となり追い越し
可能指示信号３７は１となる。これを受けてメモリ参照
要求３はＴ４のタイミングで保持部２６に遷移して共有
バッファを参照する。

【００３５】以上、同一命令処理装置から送られるメモ
リ参照要求が追い越しできない場合の動作を説明した。
この動作は従来例と同じである。

【００３６】次に実施例１に特有の動作例すなわち、図
６に示される所定の条件を満たすため、追い越しする場
合の動作を図１１を用いて説明する。ここでは図４に示
されるようにメモリ参照要求が到着した場合に、メモリ
参照要求２が追い越し可能と判定された場合の動作につ
いて、特にＴ３におけるメモリ参照要求２の動作につい
て詳細に説明する。

【００３７】メモリ参照要求２はＴ３のタイミングでキ
ュー２０からレジスタ２３に遷移する。ここでキュー２
５に保持されるメモリ参照要求の要求元とレジスタ２３
に保持されるメモリ参照要求の要求元が等しいため、要
求元非同一指示信号１０１は０となる。しかしメモリ参
照要求の種類の組み合わせを図６に示される表を用いて
調べた結果、先に仮定したように、追い越し可能指示信
号３７は１となり追い越し可能と判定される。例えば、
追い越し可能範囲指示信号１０２の値が４の場合に追い
越し可能と判定される。ここで、アドレスアレイ４２の
検索結果はヒット、すなわち、ミス指示信号５２は０で
あり、Ｊ０側を選択していることを示す選択指示信号７
５（Ｊ０ＳＥＬ）は１であるので、セット信号８２（Ｊ
１Ｓ）が１となる。これを受けてメモリ参照要求２はＴ
４で保持部２６に遷移して共有バッファを参照すること
ができる。

【００３８】実施例１の説明の最後にＰ０，Ｐ１，ＮＣ
ステージのキューのポインタを制御するポインタ制御部
について図１５を用いて説明する。ポインタ制御部は、
入力ポインタ指示レジスタ１３３，出力ポインタ指示レ
ジスタ１３４を内部に持つ。これらがキューのどのエン
トリに入力されるデータを保持すべきか、またキューの
どのエントリからデータを出力すべきかを指定する。入
力ポインタ指示レジスタ１３３，出力ポインタ指示レジ
スタ１３４の値により、キューが全て使用中であること
を判定するキュー全使用中（ＦＵＬＬ）判定部１３６、
およびキュー内に保持しているメモリ参照要求の数を判
定する保持要求数判定部１３５が設けられる。入力ポイ
ンタ更新指示信号１２０が１となったとき、入力ポイン
タ指示レジスタ１３３の値が１加算回路１３０により更
新される。出力ポインタ更新指示信号１２１が１となる
と、出力ポインタ指示レジスタ１３４の値が１加算回路
１３１により更新される。また、出力ポインタ後退指示
信号１２２が１となると、出力ポインタ指示レジスタ１
３４の値が１減算回路１３２により戻されることにな
る。出力ポインタ更新指示信号１２１と出力ポインタ後
退指示信号１２２が同時に発行された場合には、後退指
示信号を優先する。

【００３９】次に本発明の第２の実施例について図２を
用いて説明する。

【００４０】実施例２は実施例１の不具合点を解消す
る。実施例１ではレジスタ２３に保持されるメモリ参照
要求と待ち部２５に保持されるメモリ参照要求を比較
し、追い越し不可と判定された場合にキュー２０または
２１に戻される。また特に説明しなかったがメモリ参照
要求がミスしたが待ち部２５が一杯のため待ち部２５に
遷移できない場合にキュー２０または２１に戻される。
このため一度キュー２０または２１に戻されると、主記
憶から応答が返り再度選択されるまで、戻されたメモリ
参照要求と、それに後続するメモリ参照要求が待たされ
ることになる。そこで実施例２では先行要求処理待ち部
２４を設け、実施例１において戻されていたメモリ参照
要求をそこに保持する。これによりそれに後続するリク
エストがレジスタ２３に遷移できるので、追い越し処理
ができる場合を増やすことができる。

【００４１】実施例２では先行要求処理待ち部２４（Ｐ
ＲＷステージ）を設けたため、実施例１の動作に加え
て、レジスタ２３から待ち部２４に遷移する場合と、待
ち部２４からレジスタ２３に遷移する場合がある。これ
らは遷移先決定部３２、およびＪ０選択回路４４で制御
される。遷移先決定部３２の回路構成を図１０に示す。
また追い越し可否は待ち部２５に保持されるメモリ参照
要求に加えて、待ち部２４に保持されるメモリ参照要求
に対して判定する必要がある。このため追い越し判定部
には待ち部２４および待ち部２５に保持されるメモリ参
照要求保持情報３６を入力している。

【００４２】まず、図１２を用いて、同一命令処理装置
から送られるメモリ参照要求が追い越しできず、待ち部
２４に遷移する場合の動作を説明する。ここでは図４に
示されるようにメモリ参照要求が到着した場合に、メモ
リ参照要求２が追い越し不可と判定された場合の動作に
ついて、特にＴ３におけるメモリ参照要求２の動作につ
いて説明する。

【００４３】メモリ参照要求２はＴ３のタイミングでキ
ュー２０からレジスタ２３に遷移する。先に仮定したよ
うに、追い越し可能指示信号３７は０となり追い越し不
可と判定される。ここで、アドレスアレイ４２の検索結
果はヒット、すなわちミス指示信号５２は０であり、待
ち部２４に保持されるメモリ参照要求はないので待ち部
２４キュー全使用中指示信号５０も０であるので、図１
０に示す遷移先決定部の論理回路により、待ち部２４入
力ポインタ更新指示信号（ＰＲＳ）が１となる。これを
受けてメモリ参照要求２はＴ４で待ち部２４に遷移す
る。なお待ち部２４が一杯の場合はキュー２０出力ポイ
ンタ戻し指示信号７７（Ｐ０Ｒ）が１になるのでキュー
２０に戻される。Ｔ８のタイミングで主記憶からメモリ
参照要求１に対するＮＣ処理終了信号８５が返るので、
Ｊ０選択回路４４は待ち部２４にメモリ参照要求がある
ことを認識して、Ｔ９でメモリ参照要求２を再度レジス
タ２３に遷移させる。Ｊ０選択回路４４は、通常はキュ
ー２０または２１に保持されるメモリ参照要求をある優
先順位に基づいて選択するが、ＮＣ処理終了信号８５を
受けると、その時に待ち部２４に保持されているメモリ
参照要求を優先的に処理する。後の動作は図４に示され
る動作と同じである。

【００４４】図１３は実施例１において図４に示される
ようにメモリ参照要求が到着し、さらにＴ４のタイミン
グにおいて、命令処理装置０から送られるメモリ参照要
求４を受け付けた場合の動作を示す。この例ではメモリ
参照要求４がメモリ参照要求１ないしメモリ参照要求４
を追い越し可能であったとしても、メモリ参照要求２に
ブロックされてしまう。これに対し、実施例２では図１
４に示すように、図１３と同じ様にメモリ参照要求が到
着しても、メモリ参照要求２は追い越し不可と判定され
ると待ち部２４に遷移するため、メモリ参照要求４はＴ
５で追い越しの可否を判定し、追い越し可能な場合に保
持部２６に遷移することができる。このように実施例２
では実施例１に比べ、追い越しできる場合を増やすこと
ができる。

【００４５】

【発明の効果】本発明により、同じ命令処理装置から送
られるメモリ参照要求に対し、所定のメモリ参照順序を
保証しながら追い越し処理が可能になるので、メモリ参
照要求が高速に処理される。よって記憶制御装置とそれ
に接続された命令処理装置からなるデータ処理システム
の性能が向上する。

【００４６】特に命令処理装置から送られるメモリ参照
要求に含まれる命令処理装置の識別子，メモリ参照要求
の種類，命令順序判定番号の全て、もしくはその一部を
用いて追い越しの許可，不許可を詳細に判定することに
より、追い越しのできる場合を増やすことができるの
で、さらに性能が向上する。

【図面の簡単な説明】

【図１】本発明の実施例１のブロック図。

【図２】本発明の実施例２のブロック図。

【図３】従来例のブロック図。

【図４】追い越し処理をしない場合の動作例の説明図。

【図５】命令間のメモリ参照順序規定の例の説明図。

【図６】メモリ参照要求間のメモリ参照順序規定の例の
説明図。

【図７】追い越し判定部の実施例の説明図。

【図８】追い越し判定部の従来例の説明図。

【図９】従来例および実施例１の遷移先決定部の論理回
路の説明図。

【図１０】実施例２の遷移先決定部の論理回路の説明
図。

【図１１】追い越し処理をする場合の動作例の説明図。

【図１２】実施例２の動作例の説明図。

【図１３】実施例１において追い越し処理ができない場
合の動作例の説明図。

【図１４】実施例２において追い越し処理をする場合の
動作例の説明図。

【図１５】ポインタ制御部の論理回路のブロック図。

【符号の説明】

１，２…命令処理装置、７…主記憶装置、８…共有バッ
ファ、２０，２１…メモリ参照要求キュー、２３…レジ
スタ、２５…主記憶参照待ち部、２６…メモリ参照要求
保持部、２８…読みだしデータレジスタ、３０…メモリ
参照要求遷移制御部、３１…遷移先決定部、３３，３４
…追い越し判定部、３５，３６…メモリ参照要求保持情
報、３７…追い越し可能指示信号、３８…要求元不一致
判定部、３９…順序保証判定部、４０，４１…セレク
タ、４２…共有バッファ用アドレスアレイ、４３…ヒッ
ト／ミス判定回路、４５，４６…選択回路、５１…キュ
ー全使用中指示信号、５２…ミス指示信号、６８，６９
…入力ポインタ制御信号、７０，７１…選択元指示信
号、７２，７５，７６…選択指示信号、７７，７８…出
力ポインタ戻し指示信号、７９，８２…セット信号、８
１…入力ポインタ更新指示信号、８５…ＮＣ処理終了信
号、８６…共有バッファ書き込み中指示信号。

Claims (3)

【特許請求の範囲】
1. 【請求項１】単一もしくは複数の命令処理装置から送ら
   れるメモリ参照要求に応じて共有バッファに対してデー
   タの読み書きを行なう記憶制御装置において、命令処理
   装置から送られる第１のメモリ参照要求の処理が待ちを
   生じた場合に、前記第１のメモリ参照要求に後続して前
   記命令処理装置から送られる第２のメモリ参照要求の処
   理を先に行なうことの許可，不許可を判定する順序保証
   判定部を備え、許可された場合に前記第２のメモリ参照
   要求を先に処理することを特徴とする記憶制御装置。
2. 【請求項２】請求項１に記載の前記記憶制御装置は、内
   部に共有バッファを有し、メモリ参照要求の要求するデ
   ータが前記共有バッファにない場合に、必要なデータが
   転送されるまで前記メモリ参照要求の処理を待たせる記
   憶制御装置。
3. 【請求項３】請求項１または請求項２において、前記記
   憶制御装置の前記順序保証判定部は、前記命令処理装置
   から送られる前記メモリ参照要求に含まれるメモリ参照
   アドレス，命令処理装置の識別子，メモリ参照要求の種
   類，命令順序判定番号の全て、もしくはその一部を用い
   て許可，不許可を判定する記憶制御装置。