JPH06216337A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06216337A JPH06216337A JP5228395A JP22839593A JPH06216337A JP H06216337 A JPH06216337 A JP H06216337A JP 5228395 A JP5228395 A JP 5228395A JP 22839593 A JP22839593 A JP 22839593A JP H06216337 A JPH06216337 A JP H06216337A
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- semiconductor layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】高集積化に有利なメモリセル構造を有する半導
体記憶装置を提供すること。 【構成】ゲート電極５がワード線ＷＬに接続され、ドレ
イン領域２がビット線ＢＬに接続されたＭＯＳトランジ
スタを有し、データの書き込みを、ワード線ＷＬの電位
を制御することによりｎチャネル８を形成し、ビット線
ＢＬの配線の電位に対応した電荷量をソース領域３に蓄
積することにより行い、データの読み出しを、ワード線
ＷＬの電位を制御することによりｎチャネル８を消滅さ
せると共に、ｐウェル７にハイレベルの電圧を印加して
ｐウェル７とビット線ＢＬとの間に流れる読み出し電流
Ｉsig を検出することにより行うことを特徴とする。
体記憶装置を提供すること。 【構成】ゲート電極５がワード線ＷＬに接続され、ドレ
イン領域２がビット線ＢＬに接続されたＭＯＳトランジ
スタを有し、データの書き込みを、ワード線ＷＬの電位
を制御することによりｎチャネル８を形成し、ビット線
ＢＬの配線の電位に対応した電荷量をソース領域３に蓄
積することにより行い、データの読み出しを、ワード線
ＷＬの電位を制御することによりｎチャネル８を消滅さ
せると共に、ｐウェル７にハイレベルの電圧を印加して
ｐウェル７とビット線ＢＬとの間に流れる読み出し電流
Ｉsig を検出することにより行うことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にダイナミック型半導体記憶装置の改良に関す
る。
り、特にダイナミック型半導体記憶装置の改良に関す
る。
【０００２】
【従来の技術】ＬＳＩメモリの中のＲＡＭの一種である
ＤＲＡＭの集積化には目覚ましい進歩がある。ＤＲＡＭ
の更なる高集積化を図るために、近年、キャパシタをト
ランジスタの上に積み上げたいわゆるスタック型セル
や、シリコン基板に溝を掘ってその内壁をキャパシタと
して用いるいわゆるトレンチ型セルなどのメモリセルが
提案されている。
ＤＲＡＭの集積化には目覚ましい進歩がある。ＤＲＡＭ
の更なる高集積化を図るために、近年、キャパシタをト
ランジスタの上に積み上げたいわゆるスタック型セル
や、シリコン基板に溝を掘ってその内壁をキャパシタと
して用いるいわゆるトレンチ型セルなどのメモリセルが
提案されている。
【０００３】図１１にトレンチ型セルの一種であるＳＧ
Ｔ（Surrounding Gate Transistor）セルを用いたＤＲ
ＡＭの平面図を示す。また、図１１のＳ−Ｓ′断面図を
図１２に示す。
Ｔ（Surrounding Gate Transistor）セルを用いたＤＲ
ＡＭの平面図を示す。また、図１１のＳ−Ｓ′断面図を
図１２に示す。
【０００４】このＳＧＴセルにおいては、図１１に示す
ように、ビット線ＢＬ及びワード線ＷＬはそれぞれ等間
隔で且つ互いに直交するように配列され、ビット線ＢＬ
及びワード線ＷＬとの交点部分にはｐ- 型のシリコン柱
８１が設けられている。
ように、ビット線ＢＬ及びワード線ＷＬはそれぞれ等間
隔で且つ互いに直交するように配列され、ビット線ＢＬ
及びワード線ＷＬとの交点部分にはｐ- 型のシリコン柱
８１が設けられている。
【０００５】このシリコン柱８１の頂部には、図１２に
示すように、ビット線ＢＬに接続されたｎ+ 型のドレイ
ン領域８２が形成され、また、シリコン柱８１の下部の
周囲にはｎ+ 型のソース領域８３が形成されている。
示すように、ビット線ＢＬに接続されたｎ+ 型のドレイ
ン領域８２が形成され、また、シリコン柱８１の下部の
周囲にはｎ+ 型のソース領域８３が形成されている。
【０００６】このソース領域８３とドレイン領域８２と
の間のシリコン柱８１の周囲にはゲート絶縁膜８４が形
成され、このゲート絶縁膜８４の周囲にはワード線ＷＬ
に接続されたゲート電極８５が形成されている。
の間のシリコン柱８１の周囲にはゲート絶縁膜８４が形
成され、このゲート絶縁膜８４の周囲にはワード線ＷＬ
に接続されたゲート電極８５が形成されている。
【０００７】また、ソース領域８３の周囲にはキャパシ
タ絶縁膜８６を介してプレート電極８７が形成され、こ
のプレート電極８７の下部に反転防止層８８が形成され
ている。このソース領域８３は、ＳＧＴセルの蓄積ノー
ド電極として機能する。
タ絶縁膜８６を介してプレート電極８７が形成され、こ
のプレート電極８７の下部に反転防止層８８が形成され
ている。このソース領域８３は、ＳＧＴセルの蓄積ノー
ド電極として機能する。
【０００８】このＳＧＴセルでは、ビット線ＢＬ及びワ
ード線ＷＬのライン幅並びにビット線ＢＬ及びワード線
ＷＬのスペース間隔は共に最小加工幅Ｆであり、従って
このＳＧＴセルの構成単位Ｕの面積は４Ｆ2 となる。な
お、図１１では分かり易くするためにシリコン柱８１の
サイズを最小加工幅Ｆより小さく示しているが、実際は
シリコン柱８１のスペース間隔もマスクパターン上は最
小加工幅Ｆになっている。
ード線ＷＬのライン幅並びにビット線ＢＬ及びワード線
ＷＬのスペース間隔は共に最小加工幅Ｆであり、従って
このＳＧＴセルの構成単位Ｕの面積は４Ｆ2 となる。な
お、図１１では分かり易くするためにシリコン柱８１の
サイズを最小加工幅Ｆより小さく示しているが、実際は
シリコン柱８１のスペース間隔もマスクパターン上は最
小加工幅Ｆになっている。
【０００９】このＳＧＴセルに対して、平面型トランジ
スタを用いた従来のメモリセルの構成単位の面積は６Ｆ
2 或いは８Ｆ2 となる。このため、最小加工幅Ｆが同じ
ならば、ＳＧＴセルの方が平面型トランジスタを用いた
メモリセルよりチップ面積が小さくなり、また、チップ
面積が同じなら、ＳＧＴセルの方が平面型トランジスタ
を用いたメモリセルより大きな最小加工幅Ｆを採用する
ことができるので微細加工が容易になる。
スタを用いた従来のメモリセルの構成単位の面積は６Ｆ
2 或いは８Ｆ2 となる。このため、最小加工幅Ｆが同じ
ならば、ＳＧＴセルの方が平面型トランジスタを用いた
メモリセルよりチップ面積が小さくなり、また、チップ
面積が同じなら、ＳＧＴセルの方が平面型トランジスタ
を用いたメモリセルより大きな最小加工幅Ｆを採用する
ことができるので微細加工が容易になる。
【００１０】しかしながら、ＳＧＴセルにおいても、従
来のメモリセルと同様に、基本的には１ビットは１個の
ＭＯＳトランジスタと１個のキャパシタとで構成されて
いるため、従来のメモリセルと同様に次のような問題を
踏襲していた。
来のメモリセルと同様に、基本的には１ビットは１個の
ＭＯＳトランジスタと１個のキャパシタとで構成されて
いるため、従来のメモリセルと同様に次のような問題を
踏襲していた。
【００１１】即ち、微細化が進むとシリコン柱８１のサ
イズが小さくなるため、読み出し回路に対して十分な量
の信号電荷を供給するのに十分な蓄積容量を実現するに
は、より高いシリコン柱８１を形成し、換言すれば、よ
り深い溝を形成する必要がある。このため、シリコン柱
８１が壊れ易くなったり、溝内に良好な膜質を有するキ
ャパシタ絶縁膜８６を形成するのが困難になるという問
題があった。
イズが小さくなるため、読み出し回路に対して十分な量
の信号電荷を供給するのに十分な蓄積容量を実現するに
は、より高いシリコン柱８１を形成し、換言すれば、よ
り深い溝を形成する必要がある。このため、シリコン柱
８１が壊れ易くなったり、溝内に良好な膜質を有するキ
ャパシタ絶縁膜８６を形成するのが困難になるという問
題があった。
【００１２】
【発明が解決しようとする課題】上述の如く、従来のＳ
ＧＴセルは、平面型トランジスタを用いたメモリセルに
比べて、微細化の点で有利であったが、基本的には１ビ
ットは１個のＭＯＳトランジスタと１個のキャパシタと
で構成されている。
ＧＴセルは、平面型トランジスタを用いたメモリセルに
比べて、微細化の点で有利であったが、基本的には１ビ
ットは１個のＭＯＳトランジスタと１個のキャパシタと
で構成されている。
【００１３】このため、微細化が進んだ場合、読み出し
回路に対して十分な量の信号電荷を供給するのに十分な
蓄積容量のキャパシタを形成するために、より高いシリ
コン柱を形成しなければならず、この結果、シリコン柱
が壊れ易くなったり、溝内に良好な膜質のキャパシタ絶
縁膜を形成するのが困難になったりする。
回路に対して十分な量の信号電荷を供給するのに十分な
蓄積容量のキャパシタを形成するために、より高いシリ
コン柱を形成しなければならず、この結果、シリコン柱
が壊れ易くなったり、溝内に良好な膜質のキャパシタ絶
縁膜を形成するのが困難になったりする。
【００１４】したがって、従来構成のＳＧＴセルにあっ
ては、メモリセルの微細化を進めるのが至難であるとい
う問題があった。本発明は上記事情を考慮してなされた
もので、その目的とするところは、高集積化に有利なメ
モリセル構造を有する半導体記憶装置を提供することに
ある。
ては、メモリセルの微細化を進めるのが至難であるとい
う問題があった。本発明は上記事情を考慮してなされた
もので、その目的とするところは、高集積化に有利なメ
モリセル構造を有する半導体記憶装置を提供することに
ある。
【００１５】
【課題を解決するための手段】本発明の骨子は、微細化
の障害となっている絶縁体を導電体で挟持した構成のキ
ャパシタを不要（又は必要最小限の大きさ）にするため
に、従来技術に係わるデータ読み出し方式を変更し、Ｍ
ＯＳトランジスタのソース領域（及び蓄積電極領域）に
蓄積された電荷量に対応した電流を新たな方式により検
出することにより、データの読み出しが行えるようにな
っていることにある。
の障害となっている絶縁体を導電体で挟持した構成のキ
ャパシタを不要（又は必要最小限の大きさ）にするため
に、従来技術に係わるデータ読み出し方式を変更し、Ｍ
ＯＳトランジスタのソース領域（及び蓄積電極領域）に
蓄積された電荷量に対応した電流を新たな方式により検
出することにより、データの読み出しが行えるようにな
っていることにある。
【００１６】即ち、上記の目的を達成するために、本発
明の半導体記憶装置（請求項１）は、第１導電型の半導
体層に形成され、ゲートが第１の配線に接続され、第２
導電型のドレイン領域が第２の配線に接続されたＭＯＳ
トランジスタを有し、データの書き込みを、前記ＭＯＳ
トランジスタのソース領域と前記ドレイン領域と間の前
記半導体層の表面にチャネルを形成し、前記第２の配線
の電位に対応する量の電荷を前記ソース領域に蓄積する
ことにより行い、データの読み出しを、前記チャネルを
消滅させると共に、前記半導体層と前記ドレイン領域と
の間に順方向電流が流れるように前記半導体層に電圧を
印加し、前記順方向電流を検出することにより行うこと
を特徴とする。
明の半導体記憶装置（請求項１）は、第１導電型の半導
体層に形成され、ゲートが第１の配線に接続され、第２
導電型のドレイン領域が第２の配線に接続されたＭＯＳ
トランジスタを有し、データの書き込みを、前記ＭＯＳ
トランジスタのソース領域と前記ドレイン領域と間の前
記半導体層の表面にチャネルを形成し、前記第２の配線
の電位に対応する量の電荷を前記ソース領域に蓄積する
ことにより行い、データの読み出しを、前記チャネルを
消滅させると共に、前記半導体層と前記ドレイン領域と
の間に順方向電流が流れるように前記半導体層に電圧を
印加し、前記順方向電流を検出することにより行うこと
を特徴とする。
【００１７】また、本発明の他の半導体記憶装置（請求
項２）は、表面が柱状の第１導電型の半導体層と、この
半導体層の柱状部分の頂部表面に形成され、第２の配線
に接続された第２導電型のドレイン領域と、前記半導体
層の柱状部分の下部側面の表面に形成された第２導電型
のソース領域と、前記ドレイン領域と前記ソース領域と
の間の前記柱状突起の側面周囲にゲート絶縁膜を介して
配設され、第１の配線に接続されたゲート電極とからな
るＭＯＳトランジスタを有し、データの書き込みを、前
記ソース領域と前記ドレイン領域との間の前記半導体層
の柱状部分の表面にチャネルを形成し、前記第２の配線
の電位に対応した量の電荷を前記ソース領域に蓄積する
ことにより行い、データの読み出しを、前記チャネルを
消滅させると共に、前記半導体層と前記ドレイン領域と
の間に順方向電流が流れるように前記半導体層に電圧を
印加し、前記順方向電流を検出することにより行うこと
を特徴とする。
項２）は、表面が柱状の第１導電型の半導体層と、この
半導体層の柱状部分の頂部表面に形成され、第２の配線
に接続された第２導電型のドレイン領域と、前記半導体
層の柱状部分の下部側面の表面に形成された第２導電型
のソース領域と、前記ドレイン領域と前記ソース領域と
の間の前記柱状突起の側面周囲にゲート絶縁膜を介して
配設され、第１の配線に接続されたゲート電極とからな
るＭＯＳトランジスタを有し、データの書き込みを、前
記ソース領域と前記ドレイン領域との間の前記半導体層
の柱状部分の表面にチャネルを形成し、前記第２の配線
の電位に対応した量の電荷を前記ソース領域に蓄積する
ことにより行い、データの読み出しを、前記チャネルを
消滅させると共に、前記半導体層と前記ドレイン領域と
の間に順方向電流が流れるように前記半導体層に電圧を
印加し、前記順方向電流を検出することにより行うこと
を特徴とする。
【００１８】また、本発明の他の半導体記憶装置（請求
項３）は、マトリクス配列された複数のメモリセルと、
行方向に設けられた複数のビット線と、列方向に設けら
れた複数のワード線とを有し、同一行の前記メモリセル
が同一の前記ワード線に接続され、同一列の前記メモリ
セルが同一の前記ビット線に接続された半導体記憶装置
において、前記メモリセルが、表面に複数の柱状突起を
有する第１導電型の半導体層と、前記柱状突起の頂部表
面に形成され、前記ビット線に接続された第２導電型の
ドレイン領域と、前記柱状突起の下部側面の表面に形成
された第２導電型のソース領域と、前記ドレイン領域と
前記ソース領域との間の前記柱状突起の側面周囲にゲー
ト絶縁膜を介して配設され、前記ワード線に接続された
ゲート電極とからなり、データの読み出しを、前記チャ
ネルを消滅させると共に、前記半導体層と前記ドレイン
領域との間に順方向電流が流れるように前記半導体層に
電圧を印加し、前記順方向電流を検出することにより行
うことを特徴とする。
項３）は、マトリクス配列された複数のメモリセルと、
行方向に設けられた複数のビット線と、列方向に設けら
れた複数のワード線とを有し、同一行の前記メモリセル
が同一の前記ワード線に接続され、同一列の前記メモリ
セルが同一の前記ビット線に接続された半導体記憶装置
において、前記メモリセルが、表面に複数の柱状突起を
有する第１導電型の半導体層と、前記柱状突起の頂部表
面に形成され、前記ビット線に接続された第２導電型の
ドレイン領域と、前記柱状突起の下部側面の表面に形成
された第２導電型のソース領域と、前記ドレイン領域と
前記ソース領域との間の前記柱状突起の側面周囲にゲー
ト絶縁膜を介して配設され、前記ワード線に接続された
ゲート電極とからなり、データの読み出しを、前記チャ
ネルを消滅させると共に、前記半導体層と前記ドレイン
領域との間に順方向電流が流れるように前記半導体層に
電圧を印加し、前記順方向電流を検出することにより行
うことを特徴とする。
【００１９】また本発明は、上記各構成の半導体記憶装
置において、ソース領域に蓄積電極領域が接続されてお
り、電荷の蓄積をソース領域と共に蓄積電極領域に行う
ことを特徴とする。
置において、ソース領域に蓄積電極領域が接続されてお
り、電荷の蓄積をソース領域と共に蓄積電極領域に行う
ことを特徴とする。
【００２０】
【作用】本発明の半導体記憶装置によれば、前記ソース
領域（及び蓄積電極領域）に蓄積された電荷量に対応し
た大きさの空乏層が前記半導体層内に形成されるので、
前記ソース領域（及び蓄積電極領域）に蓄積された前記
電荷量に対応して前記半導体層とビット線との間のコン
ダクタンスが変化する。このため、前記半導体層と前記
ビット線との間には前記電荷量に対応した大きさの電流
が流れるので、この電流を検出することによりデータを
読み出すことができる。
領域（及び蓄積電極領域）に蓄積された電荷量に対応し
た大きさの空乏層が前記半導体層内に形成されるので、
前記ソース領域（及び蓄積電極領域）に蓄積された前記
電荷量に対応して前記半導体層とビット線との間のコン
ダクタンスが変化する。このため、前記半導体層と前記
ビット線との間には前記電荷量に対応した大きさの電流
が流れるので、この電流を検出することによりデータを
読み出すことができる。
【００２１】また、本発明の半導体記憶装置において
は、データの読み出しの際に、前記ソース領域（及び蓄
積電極領域）に蓄積された前記電荷量そのものを検出す
るのではなく、即ち従来のようにメモリセルに蓄積され
た電荷を検出するのではなく、前記半導体層を流れる電
流を検出するので、メモリセルの微細化が進んでも、十
分な量の信号電荷の読み出しを行うことができる。
は、データの読み出しの際に、前記ソース領域（及び蓄
積電極領域）に蓄積された前記電荷量そのものを検出す
るのではなく、即ち従来のようにメモリセルに蓄積され
た電荷を検出するのではなく、前記半導体層を流れる電
流を検出するので、メモリセルの微細化が進んでも、十
分な量の信号電荷の読み出しを行うことができる。
【００２２】したがって、絶縁体を導電体で挟持した構
成のキャパシタが不要になるため、又はソフトエラー耐
性を満足させるために必要となるだけの蓄積容量を有す
るキャパシタのみを形成するだけで十分であるため、微
細化が進んでも深いトレンチを形成する必要がなくな
り、高集積化が容易になる。
成のキャパシタが不要になるため、又はソフトエラー耐
性を満足させるために必要となるだけの蓄積容量を有す
るキャパシタのみを形成するだけで十分であるため、微
細化が進んでも深いトレンチを形成する必要がなくな
り、高集積化が容易になる。
【００２３】
【実施例】以下、図面を参照しながら実施例を説明す
る。 （実施例１）図１は本発明の第１の実施例に係わるＳＧ
Ｔセルを用いたＤＲＡＭの平面図であり、図２（ａ）は
図１の矢視Ａ−Ａ′断面図、図２（ｂ）は図１のＢ−
Ｂ′断面図である。
る。 （実施例１）図１は本発明の第１の実施例に係わるＳＧ
Ｔセルを用いたＤＲＡＭの平面図であり、図２（ａ）は
図１の矢視Ａ−Ａ′断面図、図２（ｂ）は図１のＢ−
Ｂ′断面図である。
【００２４】従来のＳＧＴセルと同様に、ビット線ＢＬ
及びワード線ＷＬはそれぞれ等間隔で且つ互いに直交す
るように配列され、これらビット線ＢＬ及びワード線Ｗ
Ｌとの交点部分にはｐ- 型のシリコン柱１（柱状突起）
が設けられている。また、ビット線ＢＬ及びワード線Ｗ
Ｌのライン幅並びにビット線ＢＬ及びワード線ＷＬのス
ペース間隔も従来と同様に最小加工幅で形成されてい
る。なお、図１では分かり易くするためにシリコン柱１
のサイズを最小加工幅より小さく示しているが、実際は
シリコン柱１のスペース間隔も最小加工幅になってい
る。
及びワード線ＷＬはそれぞれ等間隔で且つ互いに直交す
るように配列され、これらビット線ＢＬ及びワード線Ｗ
Ｌとの交点部分にはｐ- 型のシリコン柱１（柱状突起）
が設けられている。また、ビット線ＢＬ及びワード線Ｗ
Ｌのライン幅並びにビット線ＢＬ及びワード線ＷＬのス
ペース間隔も従来と同様に最小加工幅で形成されてい
る。なお、図１では分かり易くするためにシリコン柱１
のサイズを最小加工幅より小さく示しているが、実際は
シリコン柱１のスペース間隔も最小加工幅になってい
る。
【００２５】図中、６はｎ型の半導体層を示しており、
このｎ型の半導体層６の表面にはワード線方向に延在す
る複数のｐウェル７（第１導電型の半導体層）が形成さ
れている。これらｐウェル７は溝構造によってビット線
方向に分離されている。
このｎ型の半導体層６の表面にはワード線方向に延在す
る複数のｐウェル７（第１導電型の半導体層）が形成さ
れている。これらｐウェル７は溝構造によってビット線
方向に分離されている。
【００２６】ｐウェル７の表面には上述したシリコン柱
１が形成されており、このシリコン柱１の頂部にはビッ
ト線ＢＬに接続されたｎ+ 型のドレイン領域２が形成さ
れている。なお、このドレイン領域２はビット線ＢＬと
シリコン柱１とのコンタクトを取るための役割も果たし
ている。
１が形成されており、このシリコン柱１の頂部にはビッ
ト線ＢＬに接続されたｎ+ 型のドレイン領域２が形成さ
れている。なお、このドレイン領域２はビット線ＢＬと
シリコン柱１とのコンタクトを取るための役割も果たし
ている。
【００２７】シリコン柱１の下部表面及びその近傍のｐ
ウェル７の周囲には、ｎ+ 型のソース領域３が形成され
ている。このソース領域３の不純物濃度は、ｐウェル７
及びシリコン柱１のそれらより高くなっており、また、
ｎ型半導体層６とソース領域３との間隔Ｌは使用する電
圧の範囲でパンチスールーが生じないように選ばれてい
る。
ウェル７の周囲には、ｎ+ 型のソース領域３が形成され
ている。このソース領域３の不純物濃度は、ｐウェル７
及びシリコン柱１のそれらより高くなっており、また、
ｎ型半導体層６とソース領域３との間隔Ｌは使用する電
圧の範囲でパンチスールーが生じないように選ばれてい
る。
【００２８】ソース領域３とドレイン領域２との間のシ
リコン柱１の周囲にはゲート絶縁膜４が形成され、この
ゲート絶縁膜４の周囲にはワード線ＷＬに接続されたゲ
ート電極５が形成されている。
リコン柱１の周囲にはゲート絶縁膜４が形成され、この
ゲート絶縁膜４の周囲にはワード線ＷＬに接続されたゲ
ート電極５が形成されている。
【００２９】次に上記の如く構成されたＤＲＡＭのデー
タの書き込み及びデータの読み出しについて説明する。
図３は、データの書き込み及びデータの読み出しの動作
を示すタイミングチャートである。また、図４は、図３
の時刻ｔ1 〜ｔ5 におけるメモリセルとしてのＭＯＳト
ランジスタの状態を示す素子断面図である。
タの書き込み及びデータの読み出しについて説明する。
図３は、データの書き込み及びデータの読み出しの動作
を示すタイミングチャートである。また、図４は、図３
の時刻ｔ1 〜ｔ5 におけるメモリセルとしてのＭＯＳト
ランジスタの状態を示す素子断面図である。
【００３０】データの書き込みを行う前（時刻ｔ1 ）の
ワード線ＷＬの電位ＶWL，ビット線ＢＬの電位ＶBL，ｐ
ウェル７の電位ＶPwell 及びｐウェル７とビット線ＢＬ
との間を流れる読み出し電流Ｉsig の値は全て０であ
る。このとき、図４（ａ）に示すように、ドレイン領域
２とソース領域３との間のシリコン柱１の表面にはチャ
ネルは形成されておらず、ＭＯＳトランジスタがオフ状
態になっている。
ワード線ＷＬの電位ＶWL，ビット線ＢＬの電位ＶBL，ｐ
ウェル７の電位ＶPwell 及びｐウェル７とビット線ＢＬ
との間を流れる読み出し電流Ｉsig の値は全て０であ
る。このとき、図４（ａ）に示すように、ドレイン領域
２とソース領域３との間のシリコン柱１の表面にはチャ
ネルは形成されておらず、ＭＯＳトランジスタがオフ状
態になっている。
【００３１】データの書き込みを行うとき（時刻ｔ2 ）
は、ワード線ＷＬの電位ＶWLをハイレベルに設定し、図
４（ｂ）に示すように、ドレイン領域２とソース領域３
との間のシリコン柱１の表面にｎチャネル８を形成す
る。このとき、ビット線ＢＬの電位ＶBLをハイレベル又
はローレベルに設定し、“１”又は“０”のデータを書
き込む。
は、ワード線ＷＬの電位ＶWLをハイレベルに設定し、図
４（ｂ）に示すように、ドレイン領域２とソース領域３
との間のシリコン柱１の表面にｎチャネル８を形成す
る。このとき、ビット線ＢＬの電位ＶBLをハイレベル又
はローレベルに設定し、“１”又は“０”のデータを書
き込む。
【００３２】即ち、ビット線ＢＬの電位ＶBLをハイレベ
ルにすると、ソース領域３の電位がビット線ＢＬの電位
ＶBLと同電位になるまでソース領域３からキャリアが排
出され、“１”のデータが書き込まれる。一方、ビット
線ＢＬの電位ＶBLをローレベルにすると、ソース領域３
の電位がビット線ＢＬの電位ＶBLと同電位になるまでソ
ース領域３にキャリアが蓄積され、“０”のデータが書
き込まれる。
ルにすると、ソース領域３の電位がビット線ＢＬの電位
ＶBLと同電位になるまでソース領域３からキャリアが排
出され、“１”のデータが書き込まれる。一方、ビット
線ＢＬの電位ＶBLをローレベルにすると、ソース領域３
の電位がビット線ＢＬの電位ＶBLと同電位になるまでソ
ース領域３にキャリアが蓄積され、“０”のデータが書
き込まれる。
【００３３】データの読み出しを行うときは（時刻ｔ
4 ）は、ワード線ＷＬの電位ＶWLをローレベルに保つと
共に、ｐウェル７にハイレベルの読み出し電位、つま
り、ｐウェル７とドレイン領域２との間に順方向電流が
流れるレベルの電位、例えば、１．０〜２．０Ｖ程度を
電位を印加し、ｐウェル７とビット線ＢＬとの間に電流
を流す。ｐウェル７に電圧を印加する機構は、例えば、
周辺回路の一部として形成する。
4 ）は、ワード線ＷＬの電位ＶWLをローレベルに保つと
共に、ｐウェル７にハイレベルの読み出し電位、つま
り、ｐウェル７とドレイン領域２との間に順方向電流が
流れるレベルの電位、例えば、１．０〜２．０Ｖ程度を
電位を印加し、ｐウェル７とビット線ＢＬとの間に電流
を流す。ｐウェル７に電圧を印加する機構は、例えば、
周辺回路の一部として形成する。
【００３４】図４（ｂ）（ｃ）に示すように、ソース領
域３とｐウェル７とのｐｎ接合部には空乏層９が延在し
ている。この空乏層９の延びは、ソース領域３の蓄積電
荷量に係わり、“０”のデータが書き込まれている場合
の空乏層９の延びの方が、“１”のデータが書き込まれ
ている場合のそれより小さくなる。
域３とｐウェル７とのｐｎ接合部には空乏層９が延在し
ている。この空乏層９の延びは、ソース領域３の蓄積電
荷量に係わり、“０”のデータが書き込まれている場合
の空乏層９の延びの方が、“１”のデータが書き込まれ
ている場合のそれより小さくなる。
【００３５】即ち、“０”のデータが書き込まれている
場合には、ｐウェル７とドレイン領域２との間のコンダ
クタンスが大きくなり、読み出し電流Ｉsig が大きくな
り、一方、“１”のデータが書き込まれている場合に
は、ｐウェル７とドレイン領域２との間のコンダクタン
スが小さくなり、読み出し電流Ｉsig が小さくなる。
場合には、ｐウェル７とドレイン領域２との間のコンダ
クタンスが大きくなり、読み出し電流Ｉsig が大きくな
り、一方、“１”のデータが書き込まれている場合に
は、ｐウェル７とドレイン領域２との間のコンダクタン
スが小さくなり、読み出し電流Ｉsig が小さくなる。
【００３６】したがって、読み出し電流Ｉsig を検出す
ることにより、つまり、ｐウェル７とビット線ＢＬとの
間の電流を検出することにより、データを読み出すこと
ができる。ここで、読み出し電流Ｉsig の検出を容易な
らしめるためには、“１”のデータが書き込まれている
場合に、空乏層９によってｐウェル７とドレイン領域２
とが完全に切り離されるように各半導体層の濃度やｐウ
ェル７に印加する読み出し電圧等を設計しておくことが
好ましい。
ることにより、つまり、ｐウェル７とビット線ＢＬとの
間の電流を検出することにより、データを読み出すこと
ができる。ここで、読み出し電流Ｉsig の検出を容易な
らしめるためには、“１”のデータが書き込まれている
場合に、空乏層９によってｐウェル７とドレイン領域２
とが完全に切り離されるように各半導体層の濃度やｐウ
ェル７に印加する読み出し電圧等を設計しておくことが
好ましい。
【００３７】また、本実施例では、ソース領域３に蓄積
された電荷量そのものを検出するのではなく、読み出し
電流Ｉsig を検出するので、読み出し電流Ｉsig を大き
くでき、データの読み出しを容易に行うことができる。
された電荷量そのものを検出するのではなく、読み出し
電流Ｉsig を検出するので、読み出し電流Ｉsig を大き
くでき、データの読み出しを容易に行うことができる。
【００３８】また、ｐウェル７はワード線方向に延在
し、ビット線方向には互いに分離されているため、読み
出し電圧が印加されたｐウェル７と読み出し電流Ｉsig
を検出するためのビット線ＢＬとの交点で規定される１
つのメモリセルの情報を読み出すことができる。
し、ビット線方向には互いに分離されているため、読み
出し電圧が印加されたｐウェル７と読み出し電流Ｉsig
を検出するためのビット線ＢＬとの交点で規定される１
つのメモリセルの情報を読み出すことができる。
【００３９】かくして本実施例によれば、ソース領域３
に蓄積される電荷量の違いによるコンダクタンスの違い
を検出することによりデータを読み出しを行っているの
で、従来のＳＧＴセルにおいて必要だったプレート電極
が不要なり、その分だけ溝の深さを浅くできるため、微
細化や高集積化が容易になる。 （実施例２）図５は、本発明の第２の実施例に係わるＳ
ＧＴセルを用いたＤＲＡＭの断面図であり、図５（ａ）
（ｂ）は、それぞれ図２（ａ）（ｂ）の断面図に対応す
るものである。なお、以下の実施例では、図２のＤＲＡ
Ｍと対応する部分には、図２と同一符号を付し、詳細な
説明は省略する。
に蓄積される電荷量の違いによるコンダクタンスの違い
を検出することによりデータを読み出しを行っているの
で、従来のＳＧＴセルにおいて必要だったプレート電極
が不要なり、その分だけ溝の深さを浅くできるため、微
細化や高集積化が容易になる。 （実施例２）図５は、本発明の第２の実施例に係わるＳ
ＧＴセルを用いたＤＲＡＭの断面図であり、図５（ａ）
（ｂ）は、それぞれ図２（ａ）（ｂ）の断面図に対応す
るものである。なお、以下の実施例では、図２のＤＲＡ
Ｍと対応する部分には、図２と同一符号を付し、詳細な
説明は省略する。
【００４０】本実施例のＤＲＡＭが先の実施例のそれと
主として異なる点は、ｐウェル７の形状にある。即ち、
ｐウェル７の底部と溝の底部とが同一平面上に位置して
いることにある。このような変更があっても先の実施例
のＤＲＡＭの場合と同様な効果が得られる。 （実施例３）図６は、本発明の第３の実施例に係わるＳ
ＧＴセルを用いたＤＲＡＭの断面図である。
主として異なる点は、ｐウェル７の形状にある。即ち、
ｐウェル７の底部と溝の底部とが同一平面上に位置して
いることにある。このような変更があっても先の実施例
のＤＲＡＭの場合と同様な効果が得られる。 （実施例３）図６は、本発明の第３の実施例に係わるＳ
ＧＴセルを用いたＤＲＡＭの断面図である。
【００４１】本実施例のＤＲＡＭが図１のＤＲＡＭのそ
れと主として異なる点は、ｐウェル７とビット線ＢＬと
の位置関係を反対にしたことにある。即ち、シリコン柱
１の上部にはｐ+ 型のコンタクト層１０を介してｐウェ
ル７が設けられ、シリコン柱１の下部にはｎ型の半導
体、例えば、ｎ型不純物がドープされたシリコンで形成
されたビット線ＢＬが設けられている。このような構成
でも先の実施例のＤＲＡＭの場合と同様な効果が得られ
る。
れと主として異なる点は、ｐウェル７とビット線ＢＬと
の位置関係を反対にしたことにある。即ち、シリコン柱
１の上部にはｐ+ 型のコンタクト層１０を介してｐウェ
ル７が設けられ、シリコン柱１の下部にはｎ型の半導
体、例えば、ｎ型不純物がドープされたシリコンで形成
されたビット線ＢＬが設けられている。このような構成
でも先の実施例のＤＲＡＭの場合と同様な効果が得られ
る。
【００４２】ここまでの実施例は、蓄積電極領域を完全
になくしたものであるが、以下の実施例４〜６のよう
に、ソース領域に接続して蓄積電極領域を設けることも
可能である。 （実施例４）図７は本発明の第４の実施例に係わるＳＧ
Ｔセルを用いたＤＲＡＭの断面図であり、図７（ａ）は
図１の矢視Ａ−Ａ′断面、図７（ｂ）は図１のＢ−Ｂ′
断面に対応している。なお、図１及び図２と同一部分に
は同一符号を付して、その詳しい説明は省略する。
になくしたものであるが、以下の実施例４〜６のよう
に、ソース領域に接続して蓄積電極領域を設けることも
可能である。 （実施例４）図７は本発明の第４の実施例に係わるＳＧ
Ｔセルを用いたＤＲＡＭの断面図であり、図７（ａ）は
図１の矢視Ａ−Ａ′断面、図７（ｂ）は図１のＢ−Ｂ′
断面に対応している。なお、図１及び図２と同一部分に
は同一符号を付して、その詳しい説明は省略する。
【００４３】この実施例が第１の実施例と異なる点は、
ｎ+ 型のソース領域３の下部に蓄積電極領域を設けたこ
とにある。即ち、シリコン柱１の下部側面にはｎ+ 型の
ソース領域３及びこれにつながる蓄積電極領域２１が形
成されている。ソース領域３及び蓄積電極領域２１の不
純物濃度はｐウェル７及びシリコン柱１のそれらより高
くなっており、ｎ型半導体層６とソース領域３及び蓄積
電極領域２１との間隔は、使用する電圧の範囲でパンチ
スルーを起こさないように選ばれている。
ｎ+ 型のソース領域３の下部に蓄積電極領域を設けたこ
とにある。即ち、シリコン柱１の下部側面にはｎ+ 型の
ソース領域３及びこれにつながる蓄積電極領域２１が形
成されている。ソース領域３及び蓄積電極領域２１の不
純物濃度はｐウェル７及びシリコン柱１のそれらより高
くなっており、ｎ型半導体層６とソース領域３及び蓄積
電極領域２１との間隔は、使用する電圧の範囲でパンチ
スルーを起こさないように選ばれている。
【００４４】ソース領域３とドレイン領域２との間のシ
リコン柱１の周囲にはゲート絶縁膜４が形成され、この
ゲート絶縁膜４の周囲にはワード線ＷＬに接続されたゲ
ート電極５が形成されている。また、蓄積電極領域２１
の周囲にはキャパシタ絶縁膜２２を介してプレート電極
（ＰＬ）２３が形成されている。このプレート電極２３
には、Ｖcc，Ｖss或いはＶcc／２などの固定電圧が印加
されている。
リコン柱１の周囲にはゲート絶縁膜４が形成され、この
ゲート絶縁膜４の周囲にはワード線ＷＬに接続されたゲ
ート電極５が形成されている。また、蓄積電極領域２１
の周囲にはキャパシタ絶縁膜２２を介してプレート電極
（ＰＬ）２３が形成されている。このプレート電極２３
には、Ｖcc，Ｖss或いはＶcc／２などの固定電圧が印加
されている。
【００４５】次に上記の如く構成されたＤＲＡＭのデー
タの書き込み及びデータの読み出しについて説明する。
基本的な動作は第１の実施例と同様であり、データの書
き込み及びデータの読み出しの動作を示すタイミングチ
ャートも、前記図３と同様である。また、図３の時刻ｔ
1 〜ｔ5 におけるメモリセルとしてのＭＯＳトランジス
タの状態は図８に示すようになる。
タの書き込み及びデータの読み出しについて説明する。
基本的な動作は第１の実施例と同様であり、データの書
き込み及びデータの読み出しの動作を示すタイミングチ
ャートも、前記図３と同様である。また、図３の時刻ｔ
1 〜ｔ5 におけるメモリセルとしてのＭＯＳトランジス
タの状態は図８に示すようになる。
【００４６】データの書き込みを行う前（時刻ｔ1 ）の
ワード線ＷＬの電位ＶWL，ビット線ＢＬの電位ＶBL，ｐ
ウェル７の電位ＶPwell 及びｐウェル７とビット線ＢＬ
との間を流れる読み出し電流Ｉsig の値は全て０であ
る。このとき、図８（ａ）に示すように、ドレイン領域
２とソース領域３との間のシリコン柱１の表面にはチャ
ネルは形成されておらず、ＭＯＳトランジスタがオフ状
態になっている。
ワード線ＷＬの電位ＶWL，ビット線ＢＬの電位ＶBL，ｐ
ウェル７の電位ＶPwell 及びｐウェル７とビット線ＢＬ
との間を流れる読み出し電流Ｉsig の値は全て０であ
る。このとき、図８（ａ）に示すように、ドレイン領域
２とソース領域３との間のシリコン柱１の表面にはチャ
ネルは形成されておらず、ＭＯＳトランジスタがオフ状
態になっている。
【００４７】データの書き込みを行うとき（時刻ｔ2 ）
は、ワード線ＷＬの電位ＶWLをハイレベルに設定し、図
８（ｂ）に示すように、ドレイン領域２とソース領域３
との間のシリコン柱１の表面にｎチャネル８を形成す
る。このとき、ビット線ＢＬの電位ＶBLをハイレベル又
はローレベルに設定し、“１”又は“０”のデータを書
き込む。
は、ワード線ＷＬの電位ＶWLをハイレベルに設定し、図
８（ｂ）に示すように、ドレイン領域２とソース領域３
との間のシリコン柱１の表面にｎチャネル８を形成す
る。このとき、ビット線ＢＬの電位ＶBLをハイレベル又
はローレベルに設定し、“１”又は“０”のデータを書
き込む。
【００４８】即ち、ビット線ＢＬの電位ＶBLをハイレベ
ルにすると、ソース領域３の電位がビット線ＢＬの電位
ＶBLと同電位になるまでソース領域３からキャリアが排
出され、“１”のデータが書き込まれる。一方、ビット
線ＢＬの電位ＶBLをローレベルにすると、ソース領域３
の電位がビット線ＢＬの電位ＶBLと同電位になるまでソ
ース領域３にキャリアが蓄積され、“０”のデータが書
き込まれる。
ルにすると、ソース領域３の電位がビット線ＢＬの電位
ＶBLと同電位になるまでソース領域３からキャリアが排
出され、“１”のデータが書き込まれる。一方、ビット
線ＢＬの電位ＶBLをローレベルにすると、ソース領域３
の電位がビット線ＢＬの電位ＶBLと同電位になるまでソ
ース領域３にキャリアが蓄積され、“０”のデータが書
き込まれる。
【００４９】データの読み出しを行うときは（時刻ｔ
4 ）は、ワード線ＷＬの電位ＶWLをローレベルに保つと
共に、ｐウェル７にハイレベルの読み出し電位、つま
り、ｐウェル７とドレイン領域２との間に順方向電流が
流れるレベルの電位、例えば、１．０〜２．０Ｖ程度を
電位を印加し、ｐウェル７とビット線ＢＬとの間に電流
を流す。ｐウェル７に電圧を印加する機構は、例えば、
周辺回路の一部として形成する。
4 ）は、ワード線ＷＬの電位ＶWLをローレベルに保つと
共に、ｐウェル７にハイレベルの読み出し電位、つま
り、ｐウェル７とドレイン領域２との間に順方向電流が
流れるレベルの電位、例えば、１．０〜２．０Ｖ程度を
電位を印加し、ｐウェル７とビット線ＢＬとの間に電流
を流す。ｐウェル７に電圧を印加する機構は、例えば、
周辺回路の一部として形成する。
【００５０】図８（ｂ）（ｃ）に示すように、ソース領
域３及び蓄積電極領域２１とｐウェル７とのｐｎ接合部
には空乏層９が延在している。この空乏層９の延びは、
ソース領域３及び蓄積電極領域２１の蓄積電荷量に係わ
り、“０”のデータが書き込まれている場合の空乏層９
の延びの方が、“１”のデータが書き込まれている場合
のそれより小さくなる。
域３及び蓄積電極領域２１とｐウェル７とのｐｎ接合部
には空乏層９が延在している。この空乏層９の延びは、
ソース領域３及び蓄積電極領域２１の蓄積電荷量に係わ
り、“０”のデータが書き込まれている場合の空乏層９
の延びの方が、“１”のデータが書き込まれている場合
のそれより小さくなる。
【００５１】即ち、“０”のデータが書き込まれている
場合には、ｐウェル７とドレイン領域２との間のコンダ
クタンスが大きくなり、読み出し電流Ｉsig が大きくな
り、一方、“１”のデータが書き込まれている場合に
は、ｐウェル７とドレイン領域２との間のコンダクタン
スが小さくなり、読み出し電流Ｉsig が小さくなる。
場合には、ｐウェル７とドレイン領域２との間のコンダ
クタンスが大きくなり、読み出し電流Ｉsig が大きくな
り、一方、“１”のデータが書き込まれている場合に
は、ｐウェル７とドレイン領域２との間のコンダクタン
スが小さくなり、読み出し電流Ｉsig が小さくなる。
【００５２】したがって、読み出し電流Ｉsig を検出す
ることにより、つまり、ｐウェル７とビット線ＢＬとの
間の電流を検出することにより、データを読み出すこと
ができる。ここで、読み出し電流Ｉsig の検出を容易な
らしめるためには、“１”のデータが書き込まれている
場合に、空乏層９によってｐウェル７とドレイン領域２
とが完全に切り離されるように各半導体層の濃度やｐウ
ェル７に印加する読み出し電圧等を設計しておくことが
好ましい。
ることにより、つまり、ｐウェル７とビット線ＢＬとの
間の電流を検出することにより、データを読み出すこと
ができる。ここで、読み出し電流Ｉsig の検出を容易な
らしめるためには、“１”のデータが書き込まれている
場合に、空乏層９によってｐウェル７とドレイン領域２
とが完全に切り離されるように各半導体層の濃度やｐウ
ェル７に印加する読み出し電圧等を設計しておくことが
好ましい。
【００５３】また、本実施例では、ソース領域３及び蓄
積電極領域２１に蓄積された電荷量そのものを検出する
のではなく、読み出し電流Ｉsig を検出するので、読み
出し電流Ｉsig を大きくでき、データの読み出しを容易
に行うことができる。
積電極領域２１に蓄積された電荷量そのものを検出する
のではなく、読み出し電流Ｉsig を検出するので、読み
出し電流Ｉsig を大きくでき、データの読み出しを容易
に行うことができる。
【００５４】また、ｐウェル７はワード線方向に延在
し、ビット線方向には互いに分離されているため、読み
出し電圧が印加されたｐウェル７と読み出し電流Ｉsig
を検出するためのビット線ＢＬとの交点で規定される１
つのメモリセルの情報を読み出すことができる。
し、ビット線方向には互いに分離されているため、読み
出し電圧が印加されたｐウェル７と読み出し電流Ｉsig
を検出するためのビット線ＢＬとの交点で規定される１
つのメモリセルの情報を読み出すことができる。
【００５５】かくして本実施例によれば、ソース領域３
及び蓄積電極領域２１に蓄積される電荷量の違いによる
コンダクタンスの違いを検出することによりデータを読
み出しを行っているので、必要とされる蓄積容量は要求
されるソフトエラー耐性を満たすのに必要最小限の大き
さ（例えば１０ｆＦ以下）で済み、その分だけ溝の深さ
を浅くできるため、微細化や高集積化が容易になる。 （実施例５）図９は、本発明の第５の実施例に係わるＳ
ＧＴセルを用いたＤＲＡＭの断面図であり、図９（ａ）
（ｂ）は、それぞれ図７（ａ）（ｂ）の断面図に対応す
るものである。なお、以下の実施例では、図７のＤＲＡ
Ｍと対応する部分には、図７と同一符号を付し、詳細な
説明は省略する。
及び蓄積電極領域２１に蓄積される電荷量の違いによる
コンダクタンスの違いを検出することによりデータを読
み出しを行っているので、必要とされる蓄積容量は要求
されるソフトエラー耐性を満たすのに必要最小限の大き
さ（例えば１０ｆＦ以下）で済み、その分だけ溝の深さ
を浅くできるため、微細化や高集積化が容易になる。 （実施例５）図９は、本発明の第５の実施例に係わるＳ
ＧＴセルを用いたＤＲＡＭの断面図であり、図９（ａ）
（ｂ）は、それぞれ図７（ａ）（ｂ）の断面図に対応す
るものである。なお、以下の実施例では、図７のＤＲＡ
Ｍと対応する部分には、図７と同一符号を付し、詳細な
説明は省略する。
【００５６】本実施例のＤＲＡＭが第４の実施例のそれ
と主として異なる点は、ｐウェル７の形状にある。即
ち、ｐウェル７の底部と溝の底部とが同一平面上に位置
していることにある。このような変更があっても先の実
施例のＤＲＡＭの場合と同様な効果が得られる。 （実施例６）図１０は、本発明の第６の実施例に係わる
ＳＧＴセルを用いたＤＲＡＭの断面図である。
と主として異なる点は、ｐウェル７の形状にある。即
ち、ｐウェル７の底部と溝の底部とが同一平面上に位置
していることにある。このような変更があっても先の実
施例のＤＲＡＭの場合と同様な効果が得られる。 （実施例６）図１０は、本発明の第６の実施例に係わる
ＳＧＴセルを用いたＤＲＡＭの断面図である。
【００５７】本実施例のＤＲＡＭが第４の実施例のＤＲ
ＡＭのそれと主として異なる点は、ｐウェル７とビット
線ＢＬとの位置関係を反対にしたことにある。即ち、シ
リコン柱１の上部にはｐ+ 型のコンタクト層１０を介し
てｐウェル７が設けられ、シリコン柱１の下部にはｎ型
の半導体、例えば、ｎ型不純物がドープされたシリコン
で形成されたビット線ＢＬが設けられている。このよう
な構成でも第４の実施例のＤＲＡＭの場合と同様な効果
が得られる。
ＡＭのそれと主として異なる点は、ｐウェル７とビット
線ＢＬとの位置関係を反対にしたことにある。即ち、シ
リコン柱１の上部にはｐ+ 型のコンタクト層１０を介し
てｐウェル７が設けられ、シリコン柱１の下部にはｎ型
の半導体、例えば、ｎ型不純物がドープされたシリコン
で形成されたビット線ＢＬが設けられている。このよう
な構成でも第４の実施例のＤＲＡＭの場合と同様な効果
が得られる。
【００５８】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、ｎチャネル
のＭＯＳトランジスタの場合について説明したが、ｐチ
ャネルのＭＯＳトランジスタの場合でも、各半導体層の
導電型を反対にすることにより同様に実施できる。
るものではない。例えば、上記実施例では、ｎチャネル
のＭＯＳトランジスタの場合について説明したが、ｐチ
ャネルのＭＯＳトランジスタの場合でも、各半導体層の
導電型を反対にすることにより同様に実施できる。
【００５９】また、上記実施例では、ｐウェル７を配線
として用いるために、ｐウェル７の濃度をシリコン柱１
のそれより高くしたが、作成を容易にするために、ｐウ
ェル７とシリコン柱１とを同一濃度の同一半導体層で形
成してもよい。さらに、上記実施例では、ｎ型半導体層
６上にｐウェル７を形成したが、絶縁体上にｐウェル７
を形成してもよい。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。
として用いるために、ｐウェル７の濃度をシリコン柱１
のそれより高くしたが、作成を容易にするために、ｐウ
ェル７とシリコン柱１とを同一濃度の同一半導体層で形
成してもよい。さらに、上記実施例では、ｎ型半導体層
６上にｐウェル７を形成したが、絶縁体上にｐウェル７
を形成してもよい。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。
【００６０】
【発明の効果】以上詳述したように本発明によれば、ソ
ース領域に蓄積される電荷量の違いによるコンダクタン
スの違いを検出することによりデータの読み出しを行っ
ているので、電荷を蓄積するために従来より用いられて
いる絶縁体を導電体で挟持した構成のキャパシタが不要
又は必要最小限の大きさで済むことになり、このため、
微細化が進んでも深いトレンチを形成する必要がなくな
り、高集積化が容易になる。
ース領域に蓄積される電荷量の違いによるコンダクタン
スの違いを検出することによりデータの読み出しを行っ
ているので、電荷を蓄積するために従来より用いられて
いる絶縁体を導電体で挟持した構成のキャパシタが不要
又は必要最小限の大きさで済むことになり、このため、
微細化が進んでも深いトレンチを形成する必要がなくな
り、高集積化が容易になる。
【図１】第１の実施例に係わるＳＧＴセルを用いたＤＲ
ＡＭの平面図。
ＡＭの平面図。
【図２】図１の矢視Ａ−Ａ′，Ｂ−Ｂ′断面図。
【図３】データの書き込み及びデータの読み出し動作を
説明するためのタイミングチャート。
説明するためのタイミングチャート。
【図４】データの書き込み及びデータの読み出し時のメ
モリセルの状態を示す素子断面図。
モリセルの状態を示す素子断面図。
【図５】第２の実施例に係わるＳＧＴセルを用いたＤＲ
ＡＭの素子断面図。
ＡＭの素子断面図。
【図６】第３の実施例に係わるＳＧＴセルを用いたＤＲ
ＡＭの素子断面図。
ＡＭの素子断面図。
【図７】第４の実施例に係わるＳＧＴセルを用いたＤＲ
ＡＭの素子断面図。
ＡＭの素子断面図。
【図８】データの書き込み及びデータの読み出し時のメ
モリセルの状態を示す素子断面図。
モリセルの状態を示す素子断面図。
【図９】第５の実施例に係わるＳＧＴセルを用いたＤＲ
ＡＭの素子断面図。
ＡＭの素子断面図。
【図１０】第６の実施例に係わるＳＧＴセルを用いたＤ
ＲＡＭの素子断面図。
ＲＡＭの素子断面図。
【図１１】従来のＳＧＴセルを用いたＤＲＡＭの平面
図。
図。
【図１２】図１１のＤＲＡＭの矢視Ｓ−Ｓ′断面図。
１…シリコン柱（柱状突起） ２…ドレイン領域 ３…ソース領域 ４…ゲート絶縁膜 ５…ゲート電極 ６…ｎ型半導体層 ７…ｐウェル（第１導電型の半導体層） ８…ｎチャネル ９…空乏層 １０…コンタクト層 ＢＬ…ビット線 ＷＬ…ワード線
Claims (4)
- 【請求項１】第１導電型の半導体層に形成され、ゲート
がワード線に接続され、第２導電型のドレイン領域がビ
ット線に接続されたＭＯＳトランジスタを有し、 データの書き込みを、前記ＭＯＳトランジスタのソース
領域と前記ドレイン領域との間の前記半導体層の表面に
チャネルを形成し、前記ビット線の電位に対応する量の
電荷を前記ソース領域に蓄積することにより行い、 データの読み出しを、前記チャネルを消滅させると共
に、前記半導体層と前記ドレイン領域との間に順方向電
流が流れるように前記半導体層に電圧を印加し、前記順
方向電流を検出することにより行うことを特徴とする半
導体記憶装置。 - 【請求項２】表面に複数の柱状突起を有する第１導電型
の半導体層と、 前記柱状突起の頂部表面に形成され、ビット線に接続さ
れた第２導電型のドレイン領域と、 前記柱状突起の下部側面の表面に形成された第２導電型
のソース領域と、 前記ドレイン領域と前記ソース領域との間の前記柱状突
起の側面周囲にゲート絶縁膜を介して配設され、ワード
線に接続されたゲート電極とからなる複数のＭＯＳトラ
ンジスタを有し、 データの書き込みを、前記ソース領域と前記ドレイン領
域との間の前記柱状突起の表面にチャネルを形成し、前
記ビット線の電位に対応した量の電荷を前記ソース領域
に蓄積することにより行い、 データの読み出しを、前記チャネルを消滅させると共
に、前記半導体層と前記ドレイン領域との間に順方向電
流が流れるように前記半導体層に電圧を印加し、前記順
方向電流を検出することにより行うことを特徴とする半
導体記憶装置。 - 【請求項３】マトリクス配列された複数のメモリセル
と、行方向に設けられた複数のビット線と、列方向に設
けられた複数のワード線とを有し、同一行の前記メモリ
セルが同一の前記ワード線に接続され、同一列の前記メ
モリセルが同一の前記ビット線に接続された半導体記憶
装置において、 前記メモリセルが、表面に複数の柱状突起を有する第１
導電型の半導体層と、前記柱状突起の頂部表面に形成さ
れ、前記ビット線に接続された第２導電型のドレイン領
域と、前記柱状突起の下部側面の表面に形成された第２
導電型のソース領域と、前記ドレイン領域と前記ソース
領域との間の前記柱状突起の側面周囲にゲート絶縁膜を
介して配設され、前記ワード線に接続されたゲート電極
とからなり、 データの書き込みを、前記ソース領域と前記ドレイン領
域との間の前記柱状突起の表面にチャネルを形成し、前
記ビット線の電位に対応した量の電荷を前記ソース領域
に蓄積することにより行い、 データの読み出しを、前記チャネルを消滅させると共
に、前記半導体層と前記ドレイン領域との間に順方向電
流が流れるように前記半導体層に電圧を印加し、前記順
方向電流を検出することにより行うことを特徴とする半
導体記憶装置。 - 【請求項４】前記ソース領域にはそれぞれ蓄積電極領域
が接続されており、前記電荷の蓄積をソース領域と共に
蓄積電極領域に行うことを特徴とする請求項１，２又は
３に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228395A JPH06216337A (ja) | 1992-11-26 | 1993-09-14 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-317202 | 1992-11-26 | ||
| JP31720292 | 1992-11-26 | ||
| JP5228395A JPH06216337A (ja) | 1992-11-26 | 1993-09-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216337A true JPH06216337A (ja) | 1994-08-05 |
Family
ID=26528225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5228395A Pending JPH06216337A (ja) | 1992-11-26 | 1993-09-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216337A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007535132A (ja) * | 2003-12-19 | 2007-11-29 | マイクロン テクノロジー， インク． | 集積回路メモリーセル及びその製法 |
| EP1191596A3 (en) * | 2000-09-08 | 2008-10-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device and its manufacturing method |
| JP2023165993A (ja) * | 2012-03-05 | 2023-11-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1993
- 1993-09-14 JP JP5228395A patent/JPH06216337A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191596A3 (en) * | 2000-09-08 | 2008-10-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device and its manufacturing method |
| JP2007535132A (ja) * | 2003-12-19 | 2007-11-29 | マイクロン テクノロジー， インク． | 集積回路メモリーセル及びその製法 |
| JP2023165993A (ja) * | 2012-03-05 | 2023-11-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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