JPH06216714A - 係数更新用２段階アキュムレータ - Google Patents
係数更新用２段階アキュムレータInfo
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- JPH06216714A JPH06216714A JP5314409A JP31440993A JPH06216714A JP H06216714 A JPH06216714 A JP H06216714A JP 5314409 A JP5314409 A JP 5314409A JP 31440993 A JP31440993 A JP 31440993A JP H06216714 A JPH06216714 A JP H06216714A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
- G06F7/5095—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators word-serial, i.e. with an accumulator-register
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/12—Systems in which the television signal is transmitted via one channel or a plurality of parallel channels, the bandwidth of each channel being less than the bandwidth of the television signal
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】 係数を更新するための２段階アキュムレータ
を提供する。 【構成】 このアキュムレータは、適応等化器において
特に有用である。アキュムレータの第１段階は、誤り語
を入力し、この誤り語とＭビット係数における最下位Ｎ
ビット部との加算によって得られる符号ビットおよび桁
上げビットを出力する。第２段階は、符号ビットおよび
桁上げビットに応答して、Ｍビット係数における最上位
（Ｍ−Ｎ）ビットを更新する。新しい誤り語は、逐次係
数更新サイクル中に第１段階に循環入力される。第１段
階は、Ｎビットの２の補数加算器を用いて実現すること
ができる。漏れ関数は、アップ／ダウンカウンタに増分
および減分サイクルを定期的に省略させることによって
実現される。
を提供する。 【構成】 このアキュムレータは、適応等化器において
特に有用である。アキュムレータの第１段階は、誤り語
を入力し、この誤り語とＭビット係数における最下位Ｎ
ビット部との加算によって得られる符号ビットおよび桁
上げビットを出力する。第２段階は、符号ビットおよび
桁上げビットに応答して、Ｍビット係数における最上位
（Ｍ−Ｎ）ビットを更新する。新しい誤り語は、逐次係
数更新サイクル中に第１段階に循環入力される。第１段
階は、Ｎビットの２の補数加算器を用いて実現すること
ができる。漏れ関数は、アップ／ダウンカウンタに増分
および減分サイクルを定期的に省略させることによって
実現される。
Description
【０００１】
【産業上の利用分野】本発明は、係数の更新に使用され
るアキュムレータに関し、さらに詳しくは、適応等化器
などの係数を更新するための２段階アキュムレータに関
する。
るアキュムレータに関し、さらに詳しくは、適応等化器
などの係数を更新するための２段階アキュムレータに関
する。
【０００２】
【従来の技術】ディジタルデータ、例えば高精細度テレ
ビジョン（ＨＤＴＶ）信号の放送に使用されるディジタ
ル化ビデオは、末端利用者へ伝達するために、地上超短
波（ＶＨＦ）または極超短波（ＵＨＦ）アナログチャネ
ルで伝送することができる。アナログチャネルは、その
入力波形をひずんだり変形した状態で伝達する。波形の
ひずみは通常統計的であり、背景熱雑音、衝撃雑音、お
よびフェージングの可能性のために、相加的および／ま
たは相乗的となることがある。チャネルによって行われ
る変形は、周波数変換、非直線または高調波ひずみ、お
よび時間分散である。
ビジョン（ＨＤＴＶ）信号の放送に使用されるディジタ
ル化ビデオは、末端利用者へ伝達するために、地上超短
波（ＶＨＦ）または極超短波（ＵＨＦ）アナログチャネ
ルで伝送することができる。アナログチャネルは、その
入力波形をひずんだり変形した状態で伝達する。波形の
ひずみは通常統計的であり、背景熱雑音、衝撃雑音、お
よびフェージングの可能性のために、相加的および／ま
たは相乗的となることがある。チャネルによって行われ
る変形は、周波数変換、非直線または高調波ひずみ、お
よび時間分散である。
【０００３】アナログチャネルでディジタルデータを伝
達するために、データは、例えばパルス振幅変調（ＰＡ
Ｍ）の形式を用いて変調される。一般的に、利用可能な
チャネル帯域幅内で伝送できるデータの量を増加するた
めに、直角振幅変調（ＱＡＭ）が用いられる。ＱＡＭ
は、例えば１６ビットや３２ビットのように高いビット
数の情報を、「コンステレーション」と呼ばれるパター
ンでひとまとめに伝送する、ＰＡＭの一形式である。
達するために、データは、例えばパルス振幅変調（ＰＡ
Ｍ）の形式を用いて変調される。一般的に、利用可能な
チャネル帯域幅内で伝送できるデータの量を増加するた
めに、直角振幅変調（ＱＡＭ）が用いられる。ＱＡＭ
は、例えば１６ビットや３２ビットのように高いビット
数の情報を、「コンステレーション」と呼ばれるパター
ンでひとまとめに伝送する、ＰＡＭの一形式である。
【０００４】パルス振幅変調では、各信号は、伝送され
るシンボルによって決定される振幅レベルを持つパルス
である。１６−ＱＡＭの場合、各直角チャネルで一般的
に−３、−１、１および３のシンボル振幅が使用され
る。帯域高効率ディジタル通信システムでは、時間分散
チャネルで伝送される各シンボルの効果が、そのシンボ
ルを表現するのに使用される時間間隔をはみだす。受信
したシンボルが結果的に重なることによって生じるひず
みは、シンボル間妨害（ＩＳＩ）と呼ばれる。このひず
みは、帯域幅が制限された低背景雑音チャネルで信頼で
きる高速データ通信を阻害する大きい障害の１つであっ
た。「等化器」として知られる装置は、ＩＳＩ問題を処
理するために使用される。
るシンボルによって決定される振幅レベルを持つパルス
である。１６−ＱＡＭの場合、各直角チャネルで一般的
に−３、−１、１および３のシンボル振幅が使用され
る。帯域高効率ディジタル通信システムでは、時間分散
チャネルで伝送される各シンボルの効果が、そのシンボ
ルを表現するのに使用される時間間隔をはみだす。受信
したシンボルが結果的に重なることによって生じるひず
みは、シンボル間妨害（ＩＳＩ）と呼ばれる。このひず
みは、帯域幅が制限された低背景雑音チャネルで信頼で
きる高速データ通信を阻害する大きい障害の１つであっ
た。「等化器」として知られる装置は、ＩＳＩ問題を処
理するために使用される。
【０００５】通信チャネルによって生じるシンボル間妨
害を減少するためには、比較的精密な等化処理が必要で
ある。さらに、一般的に、チャネルの特性は事前には分
らない。そこで、予想されるチャネルの振幅特性および
遅延特性の範囲の平均を補償する簡易平衡（または統計
的）等化器を設計し、使用するのが普通である。平均最
小２乗（ＬＭＳ）誤差適応フィルタリング方式が、適応
等化アルゴリズムとして、長年、広く使用されてきた。
このアルゴリズムは、１９６０年８月米国無線技術者学
会ウェスコン会議報告書第４部９６−１０４頁における
Ｂ．ウィドロウおよびＭ．Ｅ．ホフ・ジュニアの「適応
スイッチング回路」（B. Widrow and M.E. Hoff, Jr.,
"Adaptive Switching Circuits" in IRE Wescon Conv.
Rec., Part 4, pp. 96-104, Aug. 1960）に記載されて
いる。適応等化器におけるＬＭＳアルゴリズムの使用に
よるシンボル間妨害の減少は、１９８７年９月米国電気
電子学会議事録第７３巻第９号１３４９−１３８７頁に
おけるＳ．Ｕ．Ｈ．クレシの「適応等化」（S. U. H. Q
ureshi, "Adaptive Equalization", Proc. IEEE,Vol.
73, No. 9, pp. 1349-1387, September 1987）に記載さ
れている。
害を減少するためには、比較的精密な等化処理が必要で
ある。さらに、一般的に、チャネルの特性は事前には分
らない。そこで、予想されるチャネルの振幅特性および
遅延特性の範囲の平均を補償する簡易平衡（または統計
的）等化器を設計し、使用するのが普通である。平均最
小２乗（ＬＭＳ）誤差適応フィルタリング方式が、適応
等化アルゴリズムとして、長年、広く使用されてきた。
このアルゴリズムは、１９６０年８月米国無線技術者学
会ウェスコン会議報告書第４部９６−１０４頁における
Ｂ．ウィドロウおよびＭ．Ｅ．ホフ・ジュニアの「適応
スイッチング回路」（B. Widrow and M.E. Hoff, Jr.,
"Adaptive Switching Circuits" in IRE Wescon Conv.
Rec., Part 4, pp. 96-104, Aug. 1960）に記載されて
いる。適応等化器におけるＬＭＳアルゴリズムの使用に
よるシンボル間妨害の減少は、１９８７年９月米国電気
電子学会議事録第７３巻第９号１３４９−１３８７頁に
おけるＳ．Ｕ．Ｈ．クレシの「適応等化」（S. U. H. Q
ureshi, "Adaptive Equalization", Proc. IEEE,Vol.
73, No. 9, pp. 1349-1387, September 1987）に記載さ
れている。
【０００６】同一譲受人の１９９１年７月２６日出願の
米国同時係属特許出願第０７／７３３，７９１号は、複
素適応等化器の係数を更新する方法および装置を開示し
ている。特に、ディジタル通信で使用される複素適応等
化器の収束は、各フィルタクロックサイクル中に等化器
の全ての係数を更新することによって、かなり改善され
る。多数の逐次遅延段階を結合して、入力信号からの多
数の組の遅延信号データを出す。各組の遅延データに誤
り信号を乗算し、多数の積を出す。それぞれの積は同時
に前の積データから更新され、多数の組の更新された係
数が得られる。更新された係数の組は選択的に、等化器
のフィルタ段階に入力される。
米国同時係属特許出願第０７／７３３，７９１号は、複
素適応等化器の係数を更新する方法および装置を開示し
ている。特に、ディジタル通信で使用される複素適応等
化器の収束は、各フィルタクロックサイクル中に等化器
の全ての係数を更新することによって、かなり改善され
る。多数の逐次遅延段階を結合して、入力信号からの多
数の組の遅延信号データを出す。各組の遅延データに誤
り信号を乗算し、多数の積を出す。それぞれの積は同時
に前の積データから更新され、多数の組の更新された係
数が得られる。更新された係数の組は選択的に、等化器
のフィルタ段階に入力される。
【０００７】上述の同時係属特許出願に示されている特
定の実施例では、多数の並列処理経路が用いられ、それ
ぞれの経路で積の１つが更新される。並列処理経路のそ
れぞれに、多数の積の１つを受け取るための第１入力、
第２入力、および１つの出力を有する加算器が含まれ
る。また、遅延回路が結合され、加算器の出力から積デ
ータを受け取り、遅延された積データを第２加算器の入
力に送り出す。並列処理経路はさらに、加算器から出力
される更新された係数の利得の調整および／または切捨
を行う手段を含むことができる。さまざまな並列経路か
ら得られる更新後の係数の組は多重化されて、係数の組
のクロック動作ストリームが生成され、等化器のフィル
タ段階へ入力される。
定の実施例では、多数の並列処理経路が用いられ、それ
ぞれの経路で積の１つが更新される。並列処理経路のそ
れぞれに、多数の積の１つを受け取るための第１入力、
第２入力、および１つの出力を有する加算器が含まれ
る。また、遅延回路が結合され、加算器の出力から積デ
ータを受け取り、遅延された積データを第２加算器の入
力に送り出す。並列処理経路はさらに、加算器から出力
される更新された係数の利得の調整および／または切捨
を行う手段を含むことができる。さまざまな並列経路か
ら得られる更新後の係数の組は多重化されて、係数の組
のクロック動作ストリームが生成され、等化器のフィル
タ段階へ入力される。
【０００８】
【発明が解決しようとする課題】上述の同時係属出願に
開示された実現で加算器をアキュムレータとして使用す
ることの欠点は、そのような装置が超大規模集積化（Ｖ
ＬＳＩ）集積回路で法外な量の空間を必要とすることで
ある。したがって、従来の加算器と遅延段階をアキュム
レータとして使用すると、費用が増大し、また、適応等
化器実現の性能が低下するかもしれない。
開示された実現で加算器をアキュムレータとして使用す
ることの欠点は、そのような装置が超大規模集積化（Ｖ
ＬＳＩ）集積回路で法外な量の空間を必要とすることで
ある。したがって、従来の加算器と遅延段階をアキュム
レータとして使用すると、費用が増大し、また、適応等
化器実現の性能が低下するかもしれない。
【０００９】適応等化器などと共に使用することのでき
るアキュムレータの改善された実現を提供することは、
有益であろう。そうした実現は、長ビット加算器の必要
を避けなければならない。かなりの大きさのハードウェ
アを必要とするだけでなく、等化器の処理速度を低下さ
せるからである。さらに、係数の大きさの制限を動的に
維持することによって、係数の収束を改善するようなア
キュムレータの実現を提供することも有益であろう。
るアキュムレータの改善された実現を提供することは、
有益であろう。そうした実現は、長ビット加算器の必要
を避けなければならない。かなりの大きさのハードウェ
アを必要とするだけでなく、等化器の処理速度を低下さ
せるからである。さらに、係数の大きさの制限を動的に
維持することによって、係数の収束を改善するようなア
キュムレータの実現を提供することも有益であろう。
【００１０】本発明は、上述の利点を備えた２段階アキ
ュムレータを提供する。
ュムレータを提供する。
【００１１】
【課題を解決するための手段】本発明に従って、係数の
更新に使用するための２段階アキュムレータを提供す
る。第１段階は、誤り語を入力するように結合する。第
１段階は、誤り語とＭビットの係数におけるＮビットの
最下位ビット（ＬＳＢ）部（Ｍ＞Ｎ）との加算によって
生成される符号ビットおよび桁上げビットを出力する。
第２段階は、第１段階から出力された符号ビットおよび
桁上げビットに応答して、Ｍビット係数における（Ｍ−
Ｎ）ビットの最上位ビット部を更新する。また、逐次係
数更新サイクル中に新しい誤り語を第１段階に循環入力
するための手段を設ける。
更新に使用するための２段階アキュムレータを提供す
る。第１段階は、誤り語を入力するように結合する。第
１段階は、誤り語とＭビットの係数におけるＮビットの
最下位ビット（ＬＳＢ）部（Ｍ＞Ｎ）との加算によって
生成される符号ビットおよび桁上げビットを出力する。
第２段階は、第１段階から出力された符号ビットおよび
桁上げビットに応答して、Ｍビット係数における（Ｍ−
Ｎ）ビットの最上位ビット部を更新する。また、逐次係
数更新サイクル中に新しい誤り語を第１段階に循環入力
するための手段を設ける。
【００１２】説明する実施例では、新しい誤り語は、前
の係数更新サイクル中に更新されたＭビット係数の少な
くとも一部分から誘導される。第１段階では、係数更新
サイクル中に受け取った新しい誤り語を、前の係数更新
サイクルから得たＭビット係数におけるＮビット最下位
部に加算して、符号ビットおよび桁上げビットを生成す
る。第２段階は、各サイクル中に第１段階から出力され
た符号ビットおよび桁上げビットに応答して、前の係数
更新サイクルで得たＭビット係数における（Ｍ−Ｎ）ビ
ットの最上位部を更新する。
の係数更新サイクル中に更新されたＭビット係数の少な
くとも一部分から誘導される。第１段階では、係数更新
サイクル中に受け取った新しい誤り語を、前の係数更新
サイクルから得たＭビット係数におけるＮビット最下位
部に加算して、符号ビットおよび桁上げビットを生成す
る。第２段階は、各サイクル中に第１段階から出力され
た符号ビットおよび桁上げビットに応答して、前の係数
更新サイクルで得たＭビット係数における（Ｍ−Ｎ）ビ
ットの最上位部を更新する。
【００１３】説明した実施例では、誤り語はＮビット語
である。第１段階はＮビットの２の補数加算器から成
り、誤り語とＮビットＬＳＢ部とを加算して、符号ビッ
ト、桁上げビット、およびＮビット和を出力する。符号
ビットおよび桁上げビットは遅延され、次の係数更新サ
イクル中に第２段階に入力される。Ｎビット和もまた遅
延され、次の係数更新サイクル中に、ＮビットのＬＳＢ
部として加算器に入力される。
である。第１段階はＮビットの２の補数加算器から成
り、誤り語とＮビットＬＳＢ部とを加算して、符号ビッ
ト、桁上げビット、およびＮビット和を出力する。符号
ビットおよび桁上げビットは遅延され、次の係数更新サ
イクル中に第２段階に入力される。Ｎビット和もまた遅
延され、次の係数更新サイクル中に、ＮビットのＬＳＢ
部として加算器に入力される。
【００１４】第２段階は、現在の係数更新サイクル中の
符号ビットおよび桁上げビットの状態によって、最上位
（Ｍ−Ｎ）ビットを選択的に増分または減分するため
に、アップ／ダウンカウンタから構成することができ
る。好適な実施例では、最上位（Ｍ−Ｎ）ビットを増分
すると上限を越えてしまう場合には、そうした増分を阻
止するための手段を設ける。同様に、最上位（Ｍ−Ｎ）
ビットを減分すると下限より低くなる場合には、そうし
た減分を阻止するための手段を設ける。また、アップ／
ダウンカウンタが増分および減分サイクルを定期的に省
略するように、漏れ関数手段を設ける。説明する実施例
では、第１漏れ関数手段は、経時的にアップ／ダウンカ
ウンタの増分サイクルの回数に応答する。第２漏れ関数
手段は、経時的に減分サイクルの回数に応答する。
符号ビットおよび桁上げビットの状態によって、最上位
（Ｍ−Ｎ）ビットを選択的に増分または減分するため
に、アップ／ダウンカウンタから構成することができ
る。好適な実施例では、最上位（Ｍ−Ｎ）ビットを増分
すると上限を越えてしまう場合には、そうした増分を阻
止するための手段を設ける。同様に、最上位（Ｍ−Ｎ）
ビットを減分すると下限より低くなる場合には、そうし
た減分を阻止するための手段を設ける。また、アップ／
ダウンカウンタが増分および減分サイクルを定期的に省
略するように、漏れ関数手段を設ける。説明する実施例
では、第１漏れ関数手段は、経時的にアップ／ダウンカ
ウンタの増分サイクルの回数に応答する。第２漏れ関数
手段は、経時的に減分サイクルの回数に応答する。
【００１５】さらに、アキュムレータの初期設定サイク
ル中に、Ｍビット係数のうちの少なくとも（Ｍ−Ｎ）ビ
ットの最上位ビット部分の初期設定データを、アップ／
ダウンカウンタおよび増分／減分阻止手段にプリロード
（事前読込み）する手段をも設ける。増分／減分阻止手
段のプリローディングにより、本発明のアキュムレータ
を使用する適応等化器が安定化する。アップ／ダウンカ
ウンタのプリローディングは、通信システムの実現にお
けるエコー問題を処理するためである。
ル中に、Ｍビット係数のうちの少なくとも（Ｍ−Ｎ）ビ
ットの最上位ビット部分の初期設定データを、アップ／
ダウンカウンタおよび増分／減分阻止手段にプリロード
（事前読込み）する手段をも設ける。増分／減分阻止手
段のプリローディングにより、本発明のアキュムレータ
を使用する適応等化器が安定化する。アップ／ダウンカ
ウンタのプリローディングは、通信システムの実現にお
けるエコー問題を処理するためである。
【００１６】より特定的な実施例で、本発明は、第１段
階にＮビットの２の補数加算器を含み、第２段階にアッ
プ／ダウンカウンタを含む、係数更新のための２段階ア
キュムレータを提供する。Ｎビットの２の補数加算器
は、Ｎビットの誤り語を受け取るために結合された第１
入力、および加算器から前のＮビット和を受け取るため
に結合された第２入力を備えている。加算器はさらに、
誤り語と前の和との加算によって得た新しいＮビット和
を出力するための第１出力、および加算によって得た符
号ビットおよび桁上げビットを出力するための第２出力
をも備えている。和は、循環更新されるＭビット係数に
おけるＮビット最下位部を表わす。第２段階のアップ／
ダウンカウンタ手段は、加算器の第２出力から得られる
符号ビットおよび桁上げビットに応答する。アップ／ダ
ウンカウンタ手段は、Ｍビット係数における最上位（Ｍ
−Ｎ）ビットを更新する。新しい誤り語が第１段階の加
算器に循環入力され、Ｍビット係数が更新される。
階にＮビットの２の補数加算器を含み、第２段階にアッ
プ／ダウンカウンタを含む、係数更新のための２段階ア
キュムレータを提供する。Ｎビットの２の補数加算器
は、Ｎビットの誤り語を受け取るために結合された第１
入力、および加算器から前のＮビット和を受け取るため
に結合された第２入力を備えている。加算器はさらに、
誤り語と前の和との加算によって得た新しいＮビット和
を出力するための第１出力、および加算によって得た符
号ビットおよび桁上げビットを出力するための第２出力
をも備えている。和は、循環更新されるＭビット係数に
おけるＮビット最下位部を表わす。第２段階のアップ／
ダウンカウンタ手段は、加算器の第２出力から得られる
符号ビットおよび桁上げビットに応答する。アップ／ダ
ウンカウンタ手段は、Ｍビット係数における最上位（Ｍ
−Ｎ）ビットを更新する。新しい誤り語が第１段階の加
算器に循環入力され、Ｍビット係数が更新される。
【００１７】第２段階のアップ／ダウンカウンタ手段
は、現在の係数更新サイクル中の符号ビットおよび桁上
げビットの状態によって、最上位（Ｍ−Ｎ）ビットを選
択的に増分または減分する。最上位（Ｍ−Ｎ）ビットが
予め決められた境界を越えないように、最上位（Ｍ−
Ｎ）ビットの増分および減分を阻止するための手段を設
けることができる。
は、現在の係数更新サイクル中の符号ビットおよび桁上
げビットの状態によって、最上位（Ｍ−Ｎ）ビットを選
択的に増分または減分する。最上位（Ｍ−Ｎ）ビットが
予め決められた境界を越えないように、最上位（Ｍ−
Ｎ）ビットの増分および減分を阻止するための手段を設
けることができる。
【００１８】加算器の第１出力には第１遅延手段を結合
し、新しいＮビット和を遅延させてから、次のサイクル
中に加算器の第２入力に入力させる。加算器の第２出力
には第２遅延手段を結合し、次のサイクル中にアップ／
ダウンカウンタを制御するのに用いられる符号ビットお
よび桁上げビットを遅延させる。
し、新しいＮビット和を遅延させてから、次のサイクル
中に加算器の第２入力に入力させる。加算器の第２出力
には第２遅延手段を結合し、次のサイクル中にアップ／
ダウンカウンタを制御するのに用いられる符号ビットお
よび桁上げビットを遅延させる。
【００１９】
【実施例】図１に示す伝送システムでは、伝送される信
号が入力端子１０を介して送信機に入力される。信号
は、例えばよく知られたＱＡＭ技術を用いて、アナログ
搬送波で変調されたディジタルデータを含んでいる。Ｑ
ＡＭ変調されたデータは、実成分Ｉと虚成分Ｑを含む複
素信号である。送信機１２は、よく知られたＶＨＦまた
はＵＨＦ送信機のような、従来の装置である。
号が入力端子１０を介して送信機に入力される。信号
は、例えばよく知られたＱＡＭ技術を用いて、アナログ
搬送波で変調されたディジタルデータを含んでいる。Ｑ
ＡＭ変調されたデータは、実成分Ｉと虚成分Ｑを含む複
素信号である。送信機１２は、よく知られたＶＨＦまた
はＵＨＦ送信機のような、従来の装置である。
【００２０】送信された信号は、地上ＶＨＦまたはＵＨ
Ｆ通信チャネルなどのチャネル１４を介して、ＱＡＭデ
ータ用の直角復調器１６を含む受信機に伝送される。直
角復調器１６は、受信データのＩ成分およびＱ成分を抽
出して、複素適応等化器１８へ入力する従来の構成部品
である。適応等化器自体は、技術的によく知られてい
る。本発明は、例えば適応等化器で使用することのでき
るアキュムレータを提供する。
Ｆ通信チャネルなどのチャネル１４を介して、ＱＡＭデ
ータ用の直角復調器１６を含む受信機に伝送される。直
角復調器１６は、受信データのＩ成分およびＱ成分を抽
出して、複素適応等化器１８へ入力する従来の構成部品
である。適応等化器自体は、技術的によく知られてい
る。本発明は、例えば適応等化器で使用することのでき
るアキュムレータを提供する。
【００２１】図１に示すように、複素適応等化器１８に
入力される受信チャネルデータは等化されておらず、振
幅によって生じるシンボル間妨害および／または通信チ
ャネル１４によって生じる遅延ひずみによって変形して
いる。適応等化器１８は、このひずみを補償し、等化さ
れたチャネルデータＩequおよびＱequを出力する。等化
されたチャネルデータは従来の復号器２０に入力され、
例えばＨＤＴＶビデオ情報から構成されている送信情報
データを復元することができる。
入力される受信チャネルデータは等化されておらず、振
幅によって生じるシンボル間妨害および／または通信チ
ャネル１４によって生じる遅延ひずみによって変形して
いる。適応等化器１８は、このひずみを補償し、等化さ
れたチャネルデータＩequおよびＱequを出力する。等化
されたチャネルデータは従来の復号器２０に入力され、
例えばＨＤＴＶビデオ情報から構成されている送信情報
データを復元することができる。
【００２２】図２は、複素適合等化器１８の実施例をよ
り詳細に示す。直角復調器から得られる等化されていな
いチャネルデータは、端子３０、３２にそれぞれ入力さ
れる。端子３０は復調されたチャネルデータの実成分
（Ｉ）を入力し、端子３２は復調されたチャネルデータ
の虚成分（Ｑ）を入力する。復調されたＩ信号およびＱ
信号はそれぞれｍビットのバイトから成り、両方とも第
１段階３４のＮタップ有限インパルス応答（ＦＩＲ）フ
ィルタおよびｑビット量子化器３８に入力される。量子
化器３８は、ｍビットの各バイトをより小さいバイトに
量子化し、Ｎ係数更新計算回路３６に入力する。
り詳細に示す。直角復調器から得られる等化されていな
いチャネルデータは、端子３０、３２にそれぞれ入力さ
れる。端子３０は復調されたチャネルデータの実成分
（Ｉ）を入力し、端子３２は復調されたチャネルデータ
の虚成分（Ｑ）を入力する。復調されたＩ信号およびＱ
信号はそれぞれｍビットのバイトから成り、両方とも第
１段階３４のＮタップ有限インパルス応答（ＦＩＲ）フ
ィルタおよびｑビット量子化器３８に入力される。量子
化器３８は、ｍビットの各バイトをより小さいバイトに
量子化し、Ｎ係数更新計算回路３６に入力する。
【００２３】図２に示すように、等化器１８はＭ個の組
または段階から成り、それぞれの組みまたは段階に、Ｎ
タップＦＩＲフィルタ回路およびＮ係数更新計算回路が
含まれる。最後（Ｍ番目）の段階の後、最後のＮタップ
ＦＩＲフィルタ回路からの出力は加算器４０、４２で結
合され、実部等化チャネルデータＩおよび虚部等化チャ
ネルデータＱを生成する。等化されたＩおよびＱデータ
は誤り信号生成器４４へも入力され、ここから誤り信号
が出力され、更新計算回路３６〜３６Mのそれぞれにフ
ィードバックされる。好適な実施例では、誤り信号発生
器４４はプログラム可能な読出し専用メモリ（ＰＲＯ
Ｍ）から成り、ＰＲＯＭをアドレス指定するために使用
されるＱおよびＩデータに応答して、事前に計算されて
保存されている誤り値を出力する。保存されている誤り
値は、よく知られたＬＭＳアルゴリズムを用いて事前に
計算されたものである。
または段階から成り、それぞれの組みまたは段階に、Ｎ
タップＦＩＲフィルタ回路およびＮ係数更新計算回路が
含まれる。最後（Ｍ番目）の段階の後、最後のＮタップ
ＦＩＲフィルタ回路からの出力は加算器４０、４２で結
合され、実部等化チャネルデータＩおよび虚部等化チャ
ネルデータＱを生成する。等化されたＩおよびＱデータ
は誤り信号生成器４４へも入力され、ここから誤り信号
が出力され、更新計算回路３６〜３６Mのそれぞれにフ
ィードバックされる。好適な実施例では、誤り信号発生
器４４はプログラム可能な読出し専用メモリ（ＰＲＯ
Ｍ）から成り、ＰＲＯＭをアドレス指定するために使用
されるＱおよびＩデータに応答して、事前に計算されて
保存されている誤り値を出力する。保存されている誤り
値は、よく知られたＬＭＳアルゴリズムを用いて事前に
計算されたものである。
【００２４】図３は、本発明のアキュムレータを使用す
ることのできる、６４のタップを持つ係数更新計算回路
３６を示す。２ビット量子化未等化複素データ（実部と
虚部）が端子９０（実部）および端子９２（虚部）に入
力される。同様に、複素誤り信号の２ビット量子化実成
分および虚成分が、端子９６、９８にそれぞれ入力され
る。６４の縦続遅延段階９４は実データおよび虚データ
を入力し、誤り信号と共にそれをアドレスとして乗算読
出し専用メモリ（ＲＯＭ）へ出力し、そこから各データ
成分と各誤り成分の積が得られ、特定の遅延段階に対応
するアキュムレータおよび利得調整回路に入力され、そ
こからデータが出力される。回路１０２ａはアキュムレ
ータおよび利得調整回路の１例である。
ることのできる、６４のタップを持つ係数更新計算回路
３６を示す。２ビット量子化未等化複素データ（実部と
虚部）が端子９０（実部）および端子９２（虚部）に入
力される。同様に、複素誤り信号の２ビット量子化実成
分および虚成分が、端子９６、９８にそれぞれ入力され
る。６４の縦続遅延段階９４は実データおよび虚データ
を入力し、誤り信号と共にそれをアドレスとして乗算読
出し専用メモリ（ＲＯＭ）へ出力し、そこから各データ
成分と各誤り成分の積が得られ、特定の遅延段階に対応
するアキュムレータおよび利得調整回路に入力され、そ
こからデータが出力される。回路１０２ａはアキュムレ
ータおよび利得調整回路の１例である。
【００２５】図３から分かるように、それぞれのアキュ
ムレータおよび利得調整回路１０２ａ〜１０２ｎは２０
ビットのアキュムレータ１０４を備えており、これは乗
算ＲＯＭ１００から出力された積と、遅延回路１０６か
ら出力される遅延後の積とを加算する。遅延回路１０６
は、２０ビットの遅延された係数を出力する。２０ビッ
トアキュムレータは、係数を更新するのに用いられる。
累積計算の後、係数は、従来の切り捨ておよび利得調整
回路１０８で切捨および利得調整される。利得調整は、
係数の大きさを調整する。マルチプレクサ１１０は、各
段階からの係数を全部受け取り、これらを一つに多重化
し、各出力クロックサイクルに１つの組を選択する。ク
ロック入力１１２は、クロック信号をマルチプレクサ１
１０に入力するために使用される。
ムレータおよび利得調整回路１０２ａ〜１０２ｎは２０
ビットのアキュムレータ１０４を備えており、これは乗
算ＲＯＭ１００から出力された積と、遅延回路１０６か
ら出力される遅延後の積とを加算する。遅延回路１０６
は、２０ビットの遅延された係数を出力する。２０ビッ
トアキュムレータは、係数を更新するのに用いられる。
累積計算の後、係数は、従来の切り捨ておよび利得調整
回路１０８で切捨および利得調整される。利得調整は、
係数の大きさを調整する。マルチプレクサ１１０は、各
段階からの係数を全部受け取り、これらを一つに多重化
し、各出力クロックサイクルに１つの組を選択する。ク
ロック入力１１２は、クロック信号をマルチプレクサ１
１０に入力するために使用される。
【００２６】先に述べたように、図３に示すアキュムレ
ータ１０４のような２０ビットアキュムレータは、それ
が占める空間の量のために、集積回路に実現するために
高い経費がかかる。本発明は、図４に示すような２段階
アキュムレータを提供することによって、この問題を克
服する。
ータ１０４のような２０ビットアキュムレータは、それ
が占める空間の量のために、集積回路に実現するために
高い経費がかかる。本発明は、図４に示すような２段階
アキュムレータを提供することによって、この問題を克
服する。
【００２７】図４に示す実施例は、２０ビットの長さを
持つ係数を更新するために使用される。ここに示した特
定の実施例は１例にすぎず、本発明は、どんな長さの係
数の２段階アキュムレータでも実現するために使用する
ことができる。示した実施例では、加算器１２２および
遅延回路１２４、１２６から成る第１段階が、アキュム
レータの第１段階を構成する。第１段階は、各２０ビッ
ト係数の最下位４ビットを処理する。アキュムレータの
第２段階は、境界設定および制御回路１２８ならびにア
ップ／ダウンカウンタ１３２から成る。第２段階は、各
係数の残りの１６ビットを処理する。
持つ係数を更新するために使用される。ここに示した特
定の実施例は１例にすぎず、本発明は、どんな長さの係
数の２段階アキュムレータでも実現するために使用する
ことができる。示した実施例では、加算器１２２および
遅延回路１２４、１２６から成る第１段階が、アキュム
レータの第１段階を構成する。第１段階は、各２０ビッ
ト係数の最下位４ビットを処理する。アキュムレータの
第２段階は、境界設定および制御回路１２８ならびにア
ップ／ダウンカウンタ１３２から成る。第２段階は、各
係数の残りの１６ビットを処理する。
【００２８】第１段階の加算器１２２は、乗算ＲＯＭ１
００（図３）から端子１２０を介して現在の誤りと遅延
データの積を入力する。この４ビット誤り語は、加算器
１２２から出力された前の４ビット和に加算され、遅延
回路１２６で遅延される。加算により６ビットが得られ
る。そのうちの４ビットは、誤り語と前の和との加算に
よって得られる和を構成し、加算器１２２の第１出力か
ら遅延段階１２６へ出力される。残りの２ビットは符号
ビットおよび桁上げビットであり、加算器１２２の第２
出力から遅延段階１２４へ出力される。遅延段階１２４
および１２６は従来の回路であり、各遅延段階は、アキ
ュムレータの１係数更新サイクルに等しい遅延を生じ
る。
００（図３）から端子１２０を介して現在の誤りと遅延
データの積を入力する。この４ビット誤り語は、加算器
１２２から出力された前の４ビット和に加算され、遅延
回路１２６で遅延される。加算により６ビットが得られ
る。そのうちの４ビットは、誤り語と前の和との加算に
よって得られる和を構成し、加算器１２２の第１出力か
ら遅延段階１２６へ出力される。残りの２ビットは符号
ビットおよび桁上げビットであり、加算器１２２の第２
出力から遅延段階１２４へ出力される。遅延段階１２４
および１２６は従来の回路であり、各遅延段階は、アキ
ュムレータの１係数更新サイクルに等しい遅延を生じ
る。
【００２９】示した実施例では、加算器１２２は従来の
２の補数加算器である。加算器から出力される和を構成
する４ビットは、２０ビット係数における最下位の４ビ
ットに対応する。端子１２０に入力されるこの４ビット
誤り語は、その最上位ビットが符号ビットを構成する。
残りの３ビットは、誤りの大きさを表わす。最終的に、
符号ビットは完全な２０ビット係数の最上位ビットに延
長される。
２の補数加算器である。加算器から出力される和を構成
する４ビットは、２０ビット係数における最下位の４ビ
ットに対応する。端子１２０に入力されるこの４ビット
誤り語は、その最上位ビットが符号ビットを構成する。
残りの３ビットは、誤りの大きさを表わす。最終的に、
符号ビットは完全な２０ビット係数の最上位ビットに延
長される。
【００３０】遅延段階１２４から出力される符号ビット
および桁上げビットは、境界設定および制御回路１２８
を介して、アキュムレータの第２段階に入力される。こ
の境界設定および制御回路は、係数の最上位１６ビット
の現在の大きさが、予め決められた範囲内にあるか否か
を決定する比較器から成る。範囲内にある場合は、符号
ビットおよび桁上げビットが、アップ／ダウンカウンタ
１３２を増分するか、減分するか、それとも現在の値に
維持するか、を次の表に従って決定する。
および桁上げビットは、境界設定および制御回路１２８
を介して、アキュムレータの第２段階に入力される。こ
の境界設定および制御回路は、係数の最上位１６ビット
の現在の大きさが、予め決められた範囲内にあるか否か
を決定する比較器から成る。範囲内にある場合は、符号
ビットおよび桁上げビットが、アップ／ダウンカウンタ
１３２を増分するか、減分するか、それとも現在の値に
維持するか、を次の表に従って決定する。
【００３１】 符号 桁上げ アップ／ダウンカウンタ ０ ０ 変化しない ０ １ １だけ増分する １ ０ １だけ減分する １ １ 変化しない この表から分かるように、符号ビットが０、桁上げビッ
トが１の場合、境界設定および制御回路１２８は、アッ
プ／ダウンカウンタ１３２を１だけ増分させる。符号ビ
ットが１、桁上げビットが０の場合、アップ／ダウンカ
ウンタは１だけ減分される。符号ビットおよび桁上げビ
ットが同一の場合は、アップ／ダウンカウンタ１３２は
現在の値を維持する。
トが１の場合、境界設定および制御回路１２８は、アッ
プ／ダウンカウンタ１３２を１だけ増分させる。符号ビ
ットが１、桁上げビットが０の場合、アップ／ダウンカ
ウンタは１だけ減分される。符号ビットおよび桁上げビ
ットが同一の場合は、アップ／ダウンカウンタ１３２は
現在の値を維持する。
【００３２】アップ／ダウンカウンタ１３２が作動する
と、２０ビット係数の最上位１６ビットが更新される。
現在の更新係数が、アップ／ダウンカウンタ１３２の出
力から境界設定および制御回路１２８の入力へフィード
バックされ、次の係数更新サイクル中に、係数がその許
容上限を越えないか、あるいはその許容下限より低くな
らないかを決定する。そうなる場合には、回路１２８が
アップ／ダウンカウンタ１３２を作動させず、境界を越
える増分や境界より低い減分を阻止する。このような方
法で係数の範囲を制限することによって、係数は無制限
に大きくならない。
と、２０ビット係数の最上位１６ビットが更新される。
現在の更新係数が、アップ／ダウンカウンタ１３２の出
力から境界設定および制御回路１２８の入力へフィード
バックされ、次の係数更新サイクル中に、係数がその許
容上限を越えないか、あるいはその許容下限より低くな
らないかを決定する。そうなる場合には、回路１２８が
アップ／ダウンカウンタ１３２を作動させず、境界を越
える増分や境界より低い減分を阻止する。このような方
法で係数の範囲を制限することによって、係数は無制限
に大きくならない。
【００３３】境界設定および制御回路１２８の別の機能
は、「漏れ関数」を提供することである。適応等化器の
動作中に、係数更新ルーチンは最終的に定常状態に達す
る。しかし、あまり早く定常状態に達すると、等化が安
定しなくなる。したがって、係数の更新速度を効果的に
低下させ、それによって適応等化器を安定化するため
に、「漏れ」を導入することが有益である。
は、「漏れ関数」を提供することである。適応等化器の
動作中に、係数更新ルーチンは最終的に定常状態に達す
る。しかし、あまり早く定常状態に達すると、等化が安
定しなくなる。したがって、係数の更新速度を効果的に
低下させ、それによって適応等化器を安定化するため
に、「漏れ」を導入することが有益である。
【００３４】本発明は、非常に簡単な方法で漏れ関数を
実現することできる。特に、境界設定および制御回路１
２８は、アップ／ダウンカウンタ１３２によって行われ
た増分の回数を追跡する第１カウンタ、およびカウンタ
によって行われた減分の回数を追跡する第２カウンタを
含むことができる。第１カウンタがＸ回の増分を係数し
た後、アップ／ダウンカウンタ１３２によって実施され
るはずの次の増分を省略する。同様に、第２カウンタが
Ｙ回の減分を係数した後、アップ／ダウンカウンタ１３
２によって実施されるはずの次の減分を省略する。増分
または減分が省略された後、それぞれの第１または第２
カウンタはリセットされる。こうして、増分はＸ回ごと
に省略され、減分はＹ回ごとに省略されることになる。
ＸおよびＹは、特定の実現によってそれぞれ任意の数と
することができ、また同一でも異なる数でもよい。
実現することできる。特に、境界設定および制御回路１
２８は、アップ／ダウンカウンタ１３２によって行われ
た増分の回数を追跡する第１カウンタ、およびカウンタ
によって行われた減分の回数を追跡する第２カウンタを
含むことができる。第１カウンタがＸ回の増分を係数し
た後、アップ／ダウンカウンタ１３２によって実施され
るはずの次の増分を省略する。同様に、第２カウンタが
Ｙ回の減分を係数した後、アップ／ダウンカウンタ１３
２によって実施されるはずの次の減分を省略する。増分
または減分が省略された後、それぞれの第１または第２
カウンタはリセットされる。こうして、増分はＸ回ごと
に省略され、減分はＹ回ごとに省略されることになる。
ＸおよびＹは、特定の実現によってそれぞれ任意の数と
することができ、また同一でも異なる数でもよい。
【００３５】上述のように定期的に増分および減分を省
略することによって、特定の更新サイクルが廃棄される
ので、係数更新の速度が低下する。すでに述べたよう
に、この方法は、係数があまりに早く定常状態に達する
のを防止し、それによって等化器を安定化する。
略することによって、特定の更新サイクルが廃棄される
ので、係数更新の速度が低下する。すでに述べたよう
に、この方法は、係数があまりに早く定常状態に達する
のを防止し、それによって等化器を安定化する。
【００３６】図４に示すように、境界設定および制御回
路１２８およびアップ／ダウンカウンタ１３２には、端
子１３０を介して、２０ビット係数の最上位１６ビット
の少なくとも一部の初期設定データをプリロードする。
境界設定および制御回路のプリローディングは、係数更
新プロセスを安定化する。アップ／ダウンカウンタのプ
リローディングは、アキュムレータを適応等化器内で使
用するときに、適切なエコー消去を促進する。適応等化
器におけるエコー消去の問題は、先に引用したＳ．Ｕ．
Ｈ．クワシの論文で考察されている。
路１２８およびアップ／ダウンカウンタ１３２には、端
子１３０を介して、２０ビット係数の最上位１６ビット
の少なくとも一部の初期設定データをプリロードする。
境界設定および制御回路のプリローディングは、係数更
新プロセスを安定化する。アップ／ダウンカウンタのプ
リローディングは、アキュムレータを適応等化器内で使
用するときに、適切なエコー消去を促進する。適応等化
器におけるエコー消去の問題は、先に引用したＳ．Ｕ．
Ｈ．クワシの論文で考察されている。
【００３７】図３に示す適応等化器で本発明の２段階ア
キュムレータを使用する場合、各係数更新サイクル中に
アップ／ダウンカウンタ１３２から出力される更新され
た係数は、切捨および利得調整回路１０８へ入力され
る。更新された係数はいずれにしても切り捨てられるの
で、２０ビット係数の１６ＭＳＢビットだけを切捨段階
に渡せばよい。しかし、その後の処理のために完全な２
０ビット係数が必要になる実施例の場合、第１アキュム
レータ段階の遅延段階１２６から出力される４ビットを
ＬＳＢとして、アップ／ダウンカウンタ１３２から出力
される１６ビットに付加して、完全な２０ビット係数を
形成することができる。
キュムレータを使用する場合、各係数更新サイクル中に
アップ／ダウンカウンタ１３２から出力される更新され
た係数は、切捨および利得調整回路１０８へ入力され
る。更新された係数はいずれにしても切り捨てられるの
で、２０ビット係数の１６ＭＳＢビットだけを切捨段階
に渡せばよい。しかし、その後の処理のために完全な２
０ビット係数が必要になる実施例の場合、第１アキュム
レータ段階の遅延段階１２６から出力される４ビットを
ＬＳＢとして、アップ／ダウンカウンタ１３２から出力
される１６ビットに付加して、完全な２０ビット係数を
形成することができる。
【００３８】図５は、本発明の２段階アキュムレータの
動作を説明する流れ図である。囲み１４０に示すよう
に、処理は、Ｎビット誤り積を加算器に入力することか
ら開始される。図４を参照すると、これは端子１２０に
おける誤り語の入力に対応する。囲み１４２で、Ｎビッ
ト誤り積が、遅延段階１２６から出力された４ビットＬ
ＳＢの累積値に加算される。
動作を説明する流れ図である。囲み１４０に示すよう
に、処理は、Ｎビット誤り積を加算器に入力することか
ら開始される。図４を参照すると、これは端子１２０に
おける誤り語の入力に対応する。囲み１４２で、Ｎビッ
ト誤り積が、遅延段階１２６から出力された４ビットＬ
ＳＢの累積値に加算される。
【００３９】アキュムレータの第１段階から出力された
符号ビットおよび桁上げビットは、囲み１４４で、符号
が０および桁上げが１であるか否かを決定するために検
査される。そうである場合、２つの追加検査が適合すれ
ば、アップ／ダウンカウンタが増分される。まず、囲み
１４８で、係数の最上位Ｍ（例えば１６）ビットがその
上限より低いか否かの決定が下される。そうである場
合、囲み１４９で、現在の係数更新サイクルが漏れサイ
クルであるか否か、つまりアップ／ダウンカウンタの次
の増分が省略されるサイクルであるか否かの決定が下さ
れる。漏れサイクルでない場合、アップ／ダウンカウン
タは囲み１５２で増分される。囲み１４８上述のように
定期的に増分および減分を省略することによって、特定
の更新サイクルが廃棄されるので、係数更新の速度が低
下する。すでに述べたように、この方法は、係数があま
りに早く定常状態に達するのを防止し、それによって等
化器を安定化する。
符号ビットおよび桁上げビットは、囲み１４４で、符号
が０および桁上げが１であるか否かを決定するために検
査される。そうである場合、２つの追加検査が適合すれ
ば、アップ／ダウンカウンタが増分される。まず、囲み
１４８で、係数の最上位Ｍ（例えば１６）ビットがその
上限より低いか否かの決定が下される。そうである場
合、囲み１４９で、現在の係数更新サイクルが漏れサイ
クルであるか否か、つまりアップ／ダウンカウンタの次
の増分が省略されるサイクルであるか否かの決定が下さ
れる。漏れサイクルでない場合、アップ／ダウンカウン
タは囲み１５２で増分される。囲み１４８上述のように
定期的に増分および減分を省略することによって、特定
の更新サイクルが廃棄されるので、係数更新の速度が低
下する。すでに述べたように、この方法は、係数があま
りに早く定常状態に達するのを防止し、それによって等
化器を安定化する。
【００４０】図４に示すように、境界設定および制御回
路１２８およびアップ／ダウンカウンタ１３２には、端
子１３０を介して、２０ビット係数の最上位１６ビット
の少なくとも一部の初期設定データをプリロードする。
境界設定および制御回路のプリローディングは、係数更
新プロセスを安定化する。アップ／ダウンカウンタのプ
リローディングは、アキュムレータを適応等化器内で使
用するときに、適切なエコー消去を促進する。適応等化
器におけるエコー消去の問題は、先に引用したＳ．Ｕ．
Ｈ．クワシの論文で考察されている。
路１２８およびアップ／ダウンカウンタ１３２には、端
子１３０を介して、２０ビット係数の最上位１６ビット
の少なくとも一部の初期設定データをプリロードする。
境界設定および制御回路のプリローディングは、係数更
新プロセスを安定化する。アップ／ダウンカウンタのプ
リローディングは、アキュムレータを適応等化器内で使
用するときに、適切なエコー消去を促進する。適応等化
器におけるエコー消去の問題は、先に引用したＳ．Ｕ．
Ｈ．クワシの論文で考察されている。
【００４１】図３に示す適応等化器で本発明の２段階ア
キュムレータを使用する場合、各係数更新サイクル中に
アップ／ダウンカウンタ１３２から出力される更新され
た係数は、切捨および利得調整回路１０８へ入力され
る。更新された係数はいずれにしても切り捨てられるの
で、２０ビット係数の１６ＭＳＢビットだけを切捨段階
に渡せばよい。しかし、その後の処理のために完全な２
０ビット係数が必要になる実施例の場合、第１アキュム
レータ段階の遅延段階１２６から出力される４ビットを
ＬＳＢとして、アップ／ダウンカウンタ１３２から出力
される１６ビットに付加して、完全な２０ビット係数を
形成することができる。
キュムレータを使用する場合、各係数更新サイクル中に
アップ／ダウンカウンタ１３２から出力される更新され
た係数は、切捨および利得調整回路１０８へ入力され
る。更新された係数はいずれにしても切り捨てられるの
で、２０ビット係数の１６ＭＳＢビットだけを切捨段階
に渡せばよい。しかし、その後の処理のために完全な２
０ビット係数が必要になる実施例の場合、第１アキュム
レータ段階の遅延段階１２６から出力される４ビットを
ＬＳＢとして、アップ／ダウンカウンタ１３２から出力
される１６ビットに付加して、完全な２０ビット係数を
形成することができる。
【００４２】図５は、本発明の２段階アキュムレータの
動作を説明する流れ図である。囲み１４０に示すよう
に、処理は、Ｎビット誤り積を加算器に入力することか
ら開始される。図４を参照すると、これは端子１２０に
おける誤り語の入力に対応する。囲み１４２で、Ｎビッ
ト誤り積が、遅延段階１２６から出力された４ビットＬ
ＳＢの累積値に加算される。
動作を説明する流れ図である。囲み１４０に示すよう
に、処理は、Ｎビット誤り積を加算器に入力することか
ら開始される。図４を参照すると、これは端子１２０に
おける誤り語の入力に対応する。囲み１４２で、Ｎビッ
ト誤り積が、遅延段階１２６から出力された４ビットＬ
ＳＢの累積値に加算される。
【００４３】アキュムレータの第１段階から出力された
符号ビットおよび桁上げビットは、囲み１４４で、符号
が０および桁上げが１であるか否かを決定するために検
査される。そうである場合、２つの追加検査が適合すれ
ば、アップ／ダウンカウンタが増分される。まず、囲み
１４８で、係数の最上位Ｍ（例えば１６）ビットがその
上限より低いか否かの決定が下される。そうである場
合、囲み１４９で、現在または１４９の検査のどちらか
が適合しなければ、カウンタは増分されない。
符号ビットおよび桁上げビットは、囲み１４４で、符号
が０および桁上げが１であるか否かを決定するために検
査される。そうである場合、２つの追加検査が適合すれ
ば、アップ／ダウンカウンタが増分される。まず、囲み
１４８で、係数の最上位Ｍ（例えば１６）ビットがその
上限より低いか否かの決定が下される。そうである場
合、囲み１４９で、現在または１４９の検査のどちらか
が適合しなければ、カウンタは増分されない。
【００４４】囲み１４４で行われた検査が適合しなけれ
ば、囲み１４６で、符号ビットが１、桁上げビットが０
であるか否かの決定が下される。そうである場合、囲み
１５０で、最上位Ｍビットが下限の境界より上であるか
否かの決定が下される。そうである場合、囲み１５１
で、現在の係数更新サイクルが、アップ／ダウンカウン
タの減分を省略すべきサイクルであるか否かの決定が下
される。そうでなければ、アップ／ダウンカウンタは囲
み１５４で減分される。それ以外ならば、アップ／ダウ
ンカウンタは減分されない。
ば、囲み１４６で、符号ビットが１、桁上げビットが０
であるか否かの決定が下される。そうである場合、囲み
１５０で、最上位Ｍビットが下限の境界より上であるか
否かの決定が下される。そうである場合、囲み１５１
で、現在の係数更新サイクルが、アップ／ダウンカウン
タの減分を省略すべきサイクルであるか否かの決定が下
される。そうでなければ、アップ／ダウンカウンタは囲
み１５４で減分される。それ以外ならば、アップ／ダウ
ンカウンタは減分されない。
【００４５】アップ／ダウンカウンタによって適切な動
作が行われた後、更新された係数は、囲み１５６に示す
ように出力される。手順は次に囲み１４０に戻り、ここ
で新Ｎビット誤り積が加算器に入力され、次の係数更新
サイクルが開始される。
作が行われた後、更新された係数は、囲み１５６に示す
ように出力される。手順は次に囲み１４０に戻り、ここ
で新Ｎビット誤り積が加算器に入力され、次の係数更新
サイクルが開始される。
【００４６】ここで、本発明がＭビット係数更新回路を
２つのレベルの関数に分離するものであることが理解さ
れるはずである。第１のレベルは、誤り信号の全動作範
囲の更新を実現するＮビット加算器である。誤り信号
は、前の係数更新サイクル中に更新された係数の少なく
とも一部分から導出される。Ｍビット係数の残りの最上
位（Ｍ−Ｎ）ビットは、第１レベルから得た符号ビット
および桁上げビットだけを用いて更新される。符号ビッ
トおよび桁上げビットは、残りのビットを増分すべき
か、減分すべきか、それとも現在の値に維持すべきかに
関する情報を提供する。これらは、漏れ制御にも使用す
ることができる。説明の実施例では、係数を何回増分
し、何回減分したかを追跡する別個のカウンタを使用し
て、漏れ制御を行う。これらの計数に基づいて、増分関
数および減分関数は定期的に省略される。サイクルを省
略した後、それぞれの増分カウンタまたは減分カウンタ
はリセットされる。
２つのレベルの関数に分離するものであることが理解さ
れるはずである。第１のレベルは、誤り信号の全動作範
囲の更新を実現するＮビット加算器である。誤り信号
は、前の係数更新サイクル中に更新された係数の少なく
とも一部分から導出される。Ｍビット係数の残りの最上
位（Ｍ−Ｎ）ビットは、第１レベルから得た符号ビット
および桁上げビットだけを用いて更新される。符号ビッ
トおよび桁上げビットは、残りのビットを増分すべき
か、減分すべきか、それとも現在の値に維持すべきかに
関する情報を提供する。これらは、漏れ制御にも使用す
ることができる。説明の実施例では、係数を何回増分
し、何回減分したかを追跡する別個のカウンタを使用し
て、漏れ制御を行う。これらの計数に基づいて、増分関
数および減分関数は定期的に省略される。サイクルを省
略した後、それぞれの増分カウンタまたは減分カウンタ
はリセットされる。
【００４７】本発明を特定の実施例に関連して説明した
が、当業者は、本発明の精神および請求の範囲から逸脱
することなく、これらから多くの変化例や適応例を形成
することができることを理解されるであろう。
が、当業者は、本発明の精神および請求の範囲から逸脱
することなく、これらから多くの変化例や適応例を形成
することができることを理解されるであろう。
【図１】適応等化器の位置を示す典型的な送信システム
のブロック図である。
のブロック図である。
【図２】縦続構成部品を使用したマルチタップ複素適応
等化器のブロック図である。
等化器のブロック図である。
【図３】多数の並列処理経路のそれぞれにおいて、長ビ
ット加算器をアキュムレータとして使用した、係数更新
計算回路のブロック図である。
ット加算器をアキュムレータとして使用した、係数更新
計算回路のブロック図である。
【図４】図３に示すアキュムレータと置換することので
きる、本発明に係る２段階アキュムレータのブロック図
である。
きる、本発明に係る２段階アキュムレータのブロック図
である。
【図５】図４の２段階アキュムレータの動作を示す流れ
図である。
図である。
１０ 入力端子 １２ 送信機 １４ 通信チャネル １６ 直角復調器 １８ 複素適応等化器 ２０ 従来の復号器 ３６ Ｎ係数更新計算回路 ４０，４２ 加算器 ９４ 縦続遅延段階 １００ 乗算ＲＯＭ １０４ アキュムレータ １０６ 遅延回路 １０８ 従来の切捨および利得調整回路 １１０ マルチプレクサ １２２ 加算器 １２４，１２６ 遅延回路 １２８ 境界設定・制御回路 １３２ アップ／ダウンカウンタ
フロントページの続き (72)発明者 ウー・エイチ・ペイク アメリカ合衆国カリフォルニア州アンシニ タス、フォーチュナ・ランチ・ロード 3470
Claims (16)
- 【請求項１】 係数の更新に使用する２段階アキュムレ
ータにおいて、 誤り語を入力し、前記誤り語とＭビット係数のＮビット
最下位部（Ｍ＞Ｎ）との加算によって得られた符号ビッ
トおよび桁上げビットを出力するために結合された第１
段階と、 前記符号ビットおよび桁上げビットに応答して、前記Ｍ
ビット係数の最上位（Ｍ−Ｎ）ビットを更新する第２段
階と、 逐次係数更新サイクル中に前記第１段階に新しい誤り語
を循環入力する手段と、 から成る２段階アキュムレータ。 - 【請求項２】 前記新しい誤り語が、前の係数更新サイ
クル中に更新されたＭビット係数の少なくとも一部分か
ら導出され、 前記第１段階が、係数更新サイクル中に入力された新し
い誤り語を、前記前の係数更新サイクルから得られた前
記Ｍビット係数の最下位Ｎビットに加算して、前記符号
ビットおよび桁上げビットを出力し、 前記第２段階が、各サイクル中に前記第１段階から出力
された符号ビットおよび桁上げビットに応答して、前の
係数更新サイクルから得られた前記Ｍビット係数の最上
位（Ｍ−Ｎ）ビットを更新する、 ことを特徴とする請求項１記載のアキュムレータ。 - 【請求項３】 前記誤り語がＮビット語であり、 前記第１段階が、 前記誤り語と前記最下位Ｎビット部を加算して、符号ビ
ット、桁上げビット、およびＮビット和を出力するため
のＮビットの２の補数加算器と、 前記符号ビットおよび桁上げビットを遅延させて、次の
係数更新サイクル中に前記第２段階へ入力するための手
段と、 前記Ｎビット和を遅延させて、前記次の係数更新サイク
ル中に前記最下位Ｎビット部として前記加算器に入力す
るための手段と、 から成ることを特徴とする請求項１または２記載のアキ
ュムレータ。 - 【請求項４】 前記第２段階が、 現在の係数更新サイクル中の前記符号ビットおよび桁上
げビットの状態によって、前記最上位（Ｍ−Ｎ）ビット
を選択的に増分または減分するためのアップ／ダウンカ
ウンタ、 から成ることを特徴とする、請求項１ないし３のいずれ
かに記載のアキュムレータ。 - 【請求項５】 前記最上位（Ｍ−Ｎ）ビットを増分する
と上限を越えてしまう場合に、前記最上位（Ｍ−Ｎ）ビ
ットの増分を阻止する手段と、 前記最上位（Ｍ−Ｎ）ビットを減分すると下限より低く
なる場合に、前記最上位（Ｍ−Ｎ）ビットの減分を阻止
する手段と、 から成ることを特徴とする請求項４記載のアキュムレー
タ。 - 【請求項６】 さらに、アキュムレータ初期設定サイク
ル中に、前記アップ／ダウンカウンタおよび前記増分お
よび減分阻止手段に、前記Ｍビット係数の最上位（Ｍ−
Ｎ）ビットの少なくとも一部分の初期設定データをプリ
ロードするための手段から成ることを特徴とする、請求
項５記載のアキュムレータ。 - 【請求項７】 さらに、アキュムレータ初期設定サイク
ル中に、前記アップ／ダウンカウンタに、前記Ｍビット
係数の最上位（Ｍ−Ｎ）ビットの少なくとも一部分の初
期設定データをプリロードするための手段から成ること
を特徴とする、請求項４記載のアキュムレータ。 - 【請求項８】 さらに、アキュムレータ初期設定サイク
ル中に、前記第２段階に、前記Ｍビット係数の最上位
（Ｍ−Ｎ）ビットの少なくとも一部分の初期設定データ
をプリロードするための手段から成ることを特徴とす
る、請求項１ないし３のいずれかに記載のアキュムレー
タ。 - 【請求項９】 係数の更新に使用する２段階アキュムレ
ータにおいて、 Ｎビットの２の補数加算器であって、前記加算器が、Ｎ
ビット誤り語を入力するために結合された第１入力と、
前記加算器から前のＮビット和を入力するために結合さ
れた第２入力と、前記誤り語と前記前の和との加算から
得られた新しいＮビット和を出力するための第１出力
と、前記加算から得られた符号ビットおよび桁上げビッ
トを出力するための第２出力とを有しており、前記和が
循環更新されるＭビット係数の最下位Ｎビットを表わす
ことを特徴とするＮビットの２の補数加算器と、 前記第２出力からの符号ビットおよび桁上げビットに応
答して、前記Ｍビット係数の最上位（Ｍ−Ｎ）ビットを
更新するアップ／ダウンカウンタ手段と、 前記加算器に新しい誤り語を循環入力して、前記Ｍビッ
ト係数を更新する手段と、 から成る２段階アキュムレータ。 - 【請求項１０】 前記アップ／ダウンカウンタ手段が、
現在の係数更新サイクル中の前記符号ビットおよび桁上
げビットの状態によって、前記最上位（Ｍ−Ｎ）ビット
を選択的に増分または減分することを特徴とする、請求
項９記載のアキュムレータ。 - 【請求項１１】 さらに、 経時的に前記アップ／ダウンカウンタの増分サイクルの
回数に応答して、前記アップ／ダウンカウンタに増分サ
イクルを定期的に省略させるための第１漏れ関数手段
と、 経時的に前記アップ／ダウンカウンタの減分サイクルの
回数に応答して、前記アップ／ダウンカウンタに減分サ
イクルを定期的に省略させるための第１漏れ関数手段
と、 から成ることを特徴とする請求項１０記載のアキュムレ
ータ。 - 【請求項１２】 さらに、 前記最上位（Ｍ−Ｎ）ビットを増分すると上限を越えて
しまう場合に、前記最上位（Ｍ−Ｎ）ビットの増分を阻
止する手段と、 前記最上位（Ｍ−Ｎ）ビットを減分すると下限より低く
なる場合に、前記最上位（Ｍ−Ｎ）ビットの減分を阻止
する手段と、 から成ることを特徴とする請求項１０または１１のいず
れかに記載のアキュムレータ。 - 【請求項１３】 前記新しいＮビット和を遅延させて、
次のサイクル中に前記加算器の第２入力に入力するため
に、前記加算器の第１出力に結合された第１遅延手段
と、 前記符号ビットおよび桁上げビットを遅延させて、前記
次のサイクル中に前記アップ／ダウンカウンタの制御に
使用するために、前記加算器の第２出力に結合された第
２遅延手段と、 から成ることを特徴とする請求項１０ないし１２のいず
れかに記載のアキュムレータ。 - 【請求項１４】 係数の更新に使用する２段階アキュム
レータにおいて、誤り語を入力し、前記誤り語とＭビッ
ト係数のＮビット最下位部（Ｍ＞Ｎ）との加算によって
得られた符号ビットおよび桁上げビットを出力するため
に結合された第１段階と、 現在の係数更新サイクル中の前記符号ビットおよび桁上
げビットによって、前記Ｍビット係数の最上位（Ｍ−
Ｎ）ビットを選択的に増分または減分する第２段階と、 前記アップ／ダウンカウンタに増分サイクルを定期的に
省略させるための第１漏れ関数手段と、 前記アップ／ダウンカウンタに減分サイクルを定期的に
省略させるための第２漏れ関数手段と、 逐次係数更新サイクル中に前記第１段階に新しい誤り語
を循環入力する手段と、 から成る２段階アキュムレータ。 - 【請求項１５】 さらに、 前記最上位（Ｍ−Ｎ）ビットを増分すると上限を越えて
しまう場合に、前記最上位（Ｍ−Ｎ）ビットの増分を阻
止する手段と、 前記最上位（Ｍ−Ｎ）ビットを減分すると下限より低く
なる場合に、前記最上位（Ｍ−Ｎ）ビットの減分を阻止
する手段と、 から成ることを特徴とする請求項１４記載のアキュムレ
ータ。 - 【請求項１６】 前記第１漏れ関数手段が、経時的に前
記アップ／ダウンカウンタの増分サイクルの回数に応答
し、 前記第２漏れ関数手段が、経時的に前記アップ／ダウン
カウンタの減分サイクルの回数に応答する、 ことを特徴とする、請求項１４または１５のいずれかに
記載のアキュムレータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/973,430 US5307375A (en) | 1992-11-19 | 1992-11-19 | Two stage accumulator for use in updating coefficients |
| US973430 | 1992-11-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216714A true JPH06216714A (ja) | 1994-08-05 |
Family
ID=25520889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5314409A Pending JPH06216714A (ja) | 1992-11-19 | 1993-11-19 | 係数更新用２段階アキュムレータ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5307375A (ja) |
| EP (1) | EP0598347B1 (ja) |
| JP (1) | JPH06216714A (ja) |
| KR (1) | KR100284238B1 (ja) |
| CA (1) | CA2102328C (ja) |
| DE (1) | DE69330632T2 (ja) |
| TW (1) | TW241424B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418736A (en) * | 1994-03-11 | 1995-05-23 | Nexgen, Inc. | Optimized binary adders and comparators for inputs having different widths |
| JPH0981541A (ja) * | 1995-09-12 | 1997-03-28 | Matsushita Electric Ind Co Ltd | 累算器 |
| US5710793A (en) * | 1995-12-21 | 1998-01-20 | National Semiconductor Corporation | Error signal quantization method and hardware for mixed blind and decision directed equalization |
| KR100194937B1 (ko) * | 1996-08-30 | 1999-06-15 | 윤종용 | 디지탈 변조방식의 변조시스템의 디지탈 신호 적응판정 에러회로 및 방법 |
| US6546047B1 (en) * | 1998-10-08 | 2003-04-08 | Altima Communications, Inc. | Methods and circuits for optimal equalization |
| US6591282B1 (en) * | 2000-04-05 | 2003-07-08 | Oak Technology, Inc. | Apparatus and method for a DC-Insensitive FIR filter for optical PRML channel |
| US7110482B2 (en) | 2000-12-29 | 2006-09-19 | Lockheed Martin Corporation | Method and apparatus for tracking invalid signals through a digital system |
| US6907028B2 (en) * | 2002-02-14 | 2005-06-14 | Nokia Corporation | Clock-based time slicing |
| KR100615597B1 (ko) * | 2004-05-27 | 2006-08-25 | 삼성전자주식회사 | 데이터 입력회로 및 방법 |
| US7475104B2 (en) | 2005-02-09 | 2009-01-06 | International Business Machines Corporation | System and method for providing a double adder for decimal floating point operations |
| US7734466B2 (en) * | 2005-06-20 | 2010-06-08 | Motorola, Inc. | Reduced complexity recursive least square lattice structure adaptive filter by means of limited recursion of the backward and forward error prediction squares |
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|---|---|---|---|---|
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| IT1212993B (it) * | 1983-08-11 | 1989-12-07 | Sip | Equalizzatore adattivo per segnali numerici soggetti a distorsioni variabili nel tempo |
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| US5134475A (en) * | 1990-12-11 | 1992-07-28 | At&T Bell Laboratories | Adaptive leak hdtv encoder |
-
1992
- 1992-11-19 US US07/973,430 patent/US5307375A/en not_active Expired - Lifetime
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-
1993
- 1993-11-03 CA CA002102328A patent/CA2102328C/en not_active Expired - Fee Related
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- 1993-11-11 DE DE69330632T patent/DE69330632T2/de not_active Expired - Fee Related
- 1993-11-19 KR KR1019930024717A patent/KR100284238B1/ko not_active Expired - Fee Related
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