JPH06216751A - Ｃｍｏｓ集積回路装置とそれを用いた情報処理システム - Google Patents
Ｃｍｏｓ集積回路装置とそれを用いた情報処理システムInfo
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- JPH06216751A JPH06216751A JP5024789A JP2478993A JPH06216751A JP H06216751 A JPH06216751 A JP H06216751A JP 5024789 A JP5024789 A JP 5024789A JP 2478993 A JP2478993 A JP 2478993A JP H06216751 A JPH06216751 A JP H06216751A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】
【目的】 簡単な構成により高速で安定動作を実現した
ＥＣＬと互換性を持つＣＭＯＳ集積回路装置及びそれを
用いた情報処理システムを提供する。 【構成】 ＥＣＬレベルに対応した負の動作電圧を基準
にしてＣＭＯＳ回路の動作電圧に対応した正の動作電圧
との２電源を供給し、Ｐチャンネル型の差動増幅回路と
Ｎチャンネル型の差動増幅回路とによりＥＣＬレベルの
入力信号を順次に増幅して、それをＣＭＯＳ出力バッフ
ァ回路に供給してＣＭＯＳレベルに変換し、上記オープ
ンドレインの出力ＭＯＳＦＥＴによりＥＣＬレベルの出
力信号を形成する。 【効果】 ＣＭＯＳ回路側の動作電圧を接地電位とＶＤ
Ｄのような正電圧に代えて、ＥＣＬ信号振幅に対応させ
てレベルシフトされた−２Ｖと＋３Ｖのような２電源で
動作させることにより、縦列接続された２つの差動回路
により入力インターフェイス回路が構成でき、オープン
ドレインの出力ＭＯＳＦＥＴにより出力インターフェイ
ス回路を構成することができる。
ＥＣＬと互換性を持つＣＭＯＳ集積回路装置及びそれを
用いた情報処理システムを提供する。 【構成】 ＥＣＬレベルに対応した負の動作電圧を基準
にしてＣＭＯＳ回路の動作電圧に対応した正の動作電圧
との２電源を供給し、Ｐチャンネル型の差動増幅回路と
Ｎチャンネル型の差動増幅回路とによりＥＣＬレベルの
入力信号を順次に増幅して、それをＣＭＯＳ出力バッフ
ァ回路に供給してＣＭＯＳレベルに変換し、上記オープ
ンドレインの出力ＭＯＳＦＥＴによりＥＣＬレベルの出
力信号を形成する。 【効果】 ＣＭＯＳ回路側の動作電圧を接地電位とＶＤ
Ｄのような正電圧に代えて、ＥＣＬ信号振幅に対応させ
てレベルシフトされた−２Ｖと＋３Ｖのような２電源で
動作させることにより、縦列接続された２つの差動回路
により入力インターフェイス回路が構成でき、オープン
ドレインの出力ＭＯＳＦＥＴにより出力インターフェイ
ス回路を構成することができる。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ集積回路装
置とそれを用いた情報処理システムに関し、例えば入出
力インターフェイスがＥＣＬ（エミッタ・カップルド・
ロジック）互換性を持つもの及びそれを用いた情報処理
システムに利用して有効な技術に関するものである。
置とそれを用いた情報処理システムに関し、例えば入出
力インターフェイスがＥＣＬ（エミッタ・カップルド・
ロジック）互換性を持つもの及びそれを用いた情報処理
システムに利用して有効な技術に関するものである。
【０００２】
【従来の技術】入出力がＥＣＬと互換性を持つＣＭＯＳ
半導体集積回路装置の例としては、メモリセルをＣＭＯ
Ｓ回路により構成することにより、高集積化と低消費電
力化を図りつつ、入出力回路にＥＣＬ回路を用いたＢｉ
−ＣＭＯＳ構成のスタティック型ＲＡＭがある。このよ
うなＢｉ−ＣＭＯＳ構成のスタティック型ＲＡＭに関し
ては、アイ・エス・エス・シー・シー ダイジェスト
オブ テクニカル ペーパーズ（ISSCC Digest of Tech
nical Papers,pp.32-33;Feb.,1989)がある。
半導体集積回路装置の例としては、メモリセルをＣＭＯ
Ｓ回路により構成することにより、高集積化と低消費電
力化を図りつつ、入出力回路にＥＣＬ回路を用いたＢｉ
−ＣＭＯＳ構成のスタティック型ＲＡＭがある。このよ
うなＢｉ−ＣＭＯＳ構成のスタティック型ＲＡＭに関し
ては、アイ・エス・エス・シー・シー ダイジェスト
オブ テクニカル ペーパーズ（ISSCC Digest of Tech
nical Papers,pp.32-33;Feb.,1989)がある。
【０００３】
【発明が解決しようとする課題】近年、ＣＭＯＳ集積回
路装置の高速化に伴い、ＥＣＬ集積回路装置で構成され
ていた超高速システムの中でも、一部をＣＭＯＳ集積回
路に置き換えることによりコストパフォーマンスを向上
させることが可能になってきている。逆に、ＣＭＯＳ集
積回路装置のみで構成されたいたシステムでも、ＥＣＬ
集積回路装置を組み込むことによって高速化が可能にな
る。
路装置の高速化に伴い、ＥＣＬ集積回路装置で構成され
ていた超高速システムの中でも、一部をＣＭＯＳ集積回
路に置き換えることによりコストパフォーマンスを向上
させることが可能になってきている。逆に、ＣＭＯＳ集
積回路装置のみで構成されたいたシステムでも、ＥＣＬ
集積回路装置を組み込むことによって高速化が可能にな
る。
【０００４】本願発明者においては、このことに着目し
てＥＣＬ回路との互換性を持つＣＭＯＳ集積回路装置を
検討した。ＥＣＬ集積回路装置により構成されたシステ
ムに対して、高集積のＣＭＯＳ集積回路装置で一部を構
築するとき、ゲートアレイ方式、スタンダードセル方式
あるいはモジュールべース方式等において既に設計され
ている回路を下地として用いることが便利である。この
場合には、負の小信号振幅のＥＣＬレベルを正の大信号
振幅のＣＭＯＳレベルに変換するレベル変換回路が必要
となり、入出力インターフェイス部において回路が複雑
化されるとともに動作速度が遅くなってしまう。
てＥＣＬ回路との互換性を持つＣＭＯＳ集積回路装置を
検討した。ＥＣＬ集積回路装置により構成されたシステ
ムに対して、高集積のＣＭＯＳ集積回路装置で一部を構
築するとき、ゲートアレイ方式、スタンダードセル方式
あるいはモジュールべース方式等において既に設計され
ている回路を下地として用いることが便利である。この
場合には、負の小信号振幅のＥＣＬレベルを正の大信号
振幅のＣＭＯＳレベルに変換するレベル変換回路が必要
となり、入出力インターフェイス部において回路が複雑
化されるとともに動作速度が遅くなってしまう。
【０００５】この発明の目的は、簡単な構成により高速
で安定動作を実現したＥＣＬと互換性を持つＣＭＯＳ集
積回路装置及びそれを用いた情報処理システムを提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。
で安定動作を実現したＥＣＬと互換性を持つＣＭＯＳ集
積回路装置及びそれを用いた情報処理システムを提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ＥＣＬレベルに対応した負
の動作電圧を基準にしてＣＭＯＳ回路の動作電圧に対応
した正の動作電圧との２電源を供給し、Ｐチャンネル型
の差動増幅回路とＮチャンネル型の差動増幅回路とによ
りＥＣＬレベルの入力信号を順次に増幅して、それをＣ
ＭＯＳ出力バッファ回路に供給してＣＭＯＳレベルに変
換し、上記オープンドレインの出力ＭＯＳＦＥＴにより
ＥＣＬレベルの出力信号を形成する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ＥＣＬレベルに対応した負
の動作電圧を基準にしてＣＭＯＳ回路の動作電圧に対応
した正の動作電圧との２電源を供給し、Ｐチャンネル型
の差動増幅回路とＮチャンネル型の差動増幅回路とによ
りＥＣＬレベルの入力信号を順次に増幅して、それをＣ
ＭＯＳ出力バッファ回路に供給してＣＭＯＳレベルに変
換し、上記オープンドレインの出力ＭＯＳＦＥＴにより
ＥＣＬレベルの出力信号を形成する。
【０００７】
【作用】上記した手段によれば、ＣＭＯＳ回路側の動作
電圧を接地電位とＶＤＤのような正電圧に代えて、ＥＣ
Ｌ信号振幅に対応させてレベルシフトされた−２Ｖと＋
３Ｖのような２電源で動作させることにより、縦列接続
された２つの差動回路により入力インターフェイス回路
を構成することができ、オープンドレインの出力ＭＯＳ
ＦＥＴにより出力インターフエイス回路を構成すること
ができる。
電圧を接地電位とＶＤＤのような正電圧に代えて、ＥＣ
Ｌ信号振幅に対応させてレベルシフトされた−２Ｖと＋
３Ｖのような２電源で動作させることにより、縦列接続
された２つの差動回路により入力インターフェイス回路
を構成することができ、オープンドレインの出力ＭＯＳ
ＦＥＴにより出力インターフエイス回路を構成すること
ができる。
【０００８】
【実施例】図１には、この発明に係るＣＭＯＳ集積回路
装置を用いた情報処理システムの一実施例の一部ブロッ
ク図が示されている。この実施例では、ＥＣＬ集積回路
装置を用いて構成されたシステムの一部に、この発明に
係るＣＭＯＳ集積回路装置が用いられる場合が例として
示されている。ＥＣＬ集積回路装置により形成された出
力信号は、伝送路Ｌ１を通してＣＭＯＳ集積回路装置に
入力される。この伝送路Ｌ１の終端とＥＣＬレベルに対
応した電源−２Ｖ（ＶＴＴ）には終端抵抗が設けられ
る。
装置を用いた情報処理システムの一実施例の一部ブロッ
ク図が示されている。この実施例では、ＥＣＬ集積回路
装置を用いて構成されたシステムの一部に、この発明に
係るＣＭＯＳ集積回路装置が用いられる場合が例として
示されている。ＥＣＬ集積回路装置により形成された出
力信号は、伝送路Ｌ１を通してＣＭＯＳ集積回路装置に
入力される。この伝送路Ｌ１の終端とＥＣＬレベルに対
応した電源−２Ｖ（ＶＴＴ）には終端抵抗が設けられ
る。
【０００９】この実施例では、ＣＭＯＳ回路が所望の性
能を持って動作できるようにしつつ、負の小振幅である
ＥＣＬレベルをＣＭＯＳレベルに効率よく変換できるよ
うにするため、あるいはＣＭＯＳレベルを効率よくＥＣ
Ｌレベルに変換できるようにするために、従来のように
回路の接地電位と５Ｖのような電源電圧ＶＤＤを用いる
ものに代えて、接地電位側にはＥＣＬレベルに対応した
−２Ｖのような負電圧と、それを基準にして上記ＣＭＯ
Ｓ回路が所望の性能を持って動作できるような＋３Ｖの
正の電圧を用いる。言い換えるならば、ＣＭＯＳ回路の
動作電圧が全体として−２Ｖだけレベルシフトされるも
のである。これにより、ＣＭＯＳ回路は、従来と同様に
５Ｖで動作し、５Ｖのような信号振幅を持つようにされ
る。
能を持って動作できるようにしつつ、負の小振幅である
ＥＣＬレベルをＣＭＯＳレベルに効率よく変換できるよ
うにするため、あるいはＣＭＯＳレベルを効率よくＥＣ
Ｌレベルに変換できるようにするために、従来のように
回路の接地電位と５Ｖのような電源電圧ＶＤＤを用いる
ものに代えて、接地電位側にはＥＣＬレベルに対応した
−２Ｖのような負電圧と、それを基準にして上記ＣＭＯ
Ｓ回路が所望の性能を持って動作できるような＋３Ｖの
正の電圧を用いる。言い換えるならば、ＣＭＯＳ回路の
動作電圧が全体として−２Ｖだけレベルシフトされるも
のである。これにより、ＣＭＯＳ回路は、従来と同様に
５Ｖで動作し、５Ｖのような信号振幅を持つようにされ
る。
【００１０】上記のようなＥＣＬレベルを、ロウレベル
が−２Ｖで、ハイレベルが＋３ＶのようなＣＭＯＳレベ
ルに変換するレベル変換回路として、入力段がＰチャン
ネル型ＭＯＳＦＥＴを用いた差動回路ＳＡ１により構成
され、出力段がＮチャンネル型ＭＯＳＦＥＴを用いた差
動回路ＳＡ２により構成された入力インターフェイス回
路が設けられる。上記出力段差動増幅回路ＳＡ２の出力
信号は、出力バッファとしてのＣＭＯＳインバータ回路
を通して内部回路に供給される。
が−２Ｖで、ハイレベルが＋３ＶのようなＣＭＯＳレベ
ルに変換するレベル変換回路として、入力段がＰチャン
ネル型ＭＯＳＦＥＴを用いた差動回路ＳＡ１により構成
され、出力段がＮチャンネル型ＭＯＳＦＥＴを用いた差
動回路ＳＡ２により構成された入力インターフェイス回
路が設けられる。上記出力段差動増幅回路ＳＡ２の出力
信号は、出力バッファとしてのＣＭＯＳインバータ回路
を通して内部回路に供給される。
【００１１】内部回路は、前記のようなゲートアレイ方
式、スタンダードセル方式あるいはモジュールべース方
式等において既に設計されている回路を下地とし、それ
を組み合わせて所望の論理機能が実現されるものであ
る。このような既存のアレイ、セルあるいはモジュール
等かなる下地を用いて一部の結線を変更することによ
り、それが搭載されるシステムにおいて要求される回路
機能を簡単に設計製造することができる。
式、スタンダードセル方式あるいはモジュールべース方
式等において既に設計されている回路を下地とし、それ
を組み合わせて所望の論理機能が実現されるものであ
る。このような既存のアレイ、セルあるいはモジュール
等かなる下地を用いて一部の結線を変更することによ
り、それが搭載されるシステムにおいて要求される回路
機能を簡単に設計製造することができる。
【００１２】出力インターフェスは、オープンドレイン
の出力ＭＯＳＦＥＴが用いられる。この出力ＭＯＳＦＥ
Ｔのドレインは、伝送路Ｌ２に接続され、その終端と負
電圧−２Ｖと回路の接地電位０Ｖとの間に、終端抵抗を
設けることによりＥＣＬレベルの信号としてＥＣＬ集積
回路装置に供給するものである。
の出力ＭＯＳＦＥＴが用いられる。この出力ＭＯＳＦＥ
Ｔのドレインは、伝送路Ｌ２に接続され、その終端と負
電圧−２Ｖと回路の接地電位０Ｖとの間に、終端抵抗を
設けることによりＥＣＬレベルの信号としてＥＣＬ集積
回路装置に供給するものである。
【００１３】図２には、上記ＣＭＯＳ集積回路装置の入
力インターファイス回路の一実施例の回路図が示されて
いる。同図の各回路素子は、公知のＣＭＯＳ集積回路の
製造技術により、単結晶シリコンのような１個の半導体
基板上におけて形成される。この実施例では、ＣＭＯＳ
集積回路装置の単独でのテストを可能にするために、Ｅ
ＣＬ入力インターフェイス回路とテスト用のＣＭＯＳ入
力インターフェイス回路とが設けられる。同図におい
て、Ｐチャンネル型ＭＯＳＦＥＴは、そのゲートに○を
付することによりＮチャンネル型ＭＯＳＦＥＴと区別さ
れる。
力インターファイス回路の一実施例の回路図が示されて
いる。同図の各回路素子は、公知のＣＭＯＳ集積回路の
製造技術により、単結晶シリコンのような１個の半導体
基板上におけて形成される。この実施例では、ＣＭＯＳ
集積回路装置の単独でのテストを可能にするために、Ｅ
ＣＬ入力インターフェイス回路とテスト用のＣＭＯＳ入
力インターフェイス回路とが設けられる。同図におい
て、Ｐチャンネル型ＭＯＳＦＥＴは、そのゲートに○を
付することによりＮチャンネル型ＭＯＳＦＥＴと区別さ
れる。
【００１４】入力端子ＩＮは、一方においてＰチャンネ
ル型ＭＯＳＦＥＴのゲートに供給される。ものＭＯＳＦ
ＥＴと差動形態にされた他方のＰチャンネル型ＭＯＳＦ
ＥＴのゲートには、基準電圧ＶＲＥＦが供給される。こ
の基準電圧は、入力端子ＩＮから供給されるＥＣＬレベ
ルの入力信号のハイレベルとロウレベルの中間電圧ＶＢ
Ｂに対応した電圧にされる。
ル型ＭＯＳＦＥＴのゲートに供給される。ものＭＯＳＦ
ＥＴと差動形態にされた他方のＰチャンネル型ＭＯＳＦ
ＥＴのゲートには、基準電圧ＶＲＥＦが供給される。こ
の基準電圧は、入力端子ＩＮから供給されるＥＣＬレベ
ルの入力信号のハイレベルとロウレベルの中間電圧ＶＢ
Ｂに対応した電圧にされる。
【００１５】上記Ｐチャンネル型の差動ＭＯＳＦＥＴの
共通ソースと＋３Ｖのような電源電圧との間には、定電
流源として動作するＰチャンネル型ＭＯＳＦＥＴが設け
られる。この定電流ＭＯＳＦＥＴのゲートには、テスト
端子ＴＥＳＴから供給されるテスト信号が２つのインバ
ータ回路を通して供給される。上記のＰチャンネル型の
差動ＭＯＳＦＥＴのドレインには、Ｎチャンネル型ＭＯ
ＳＦＥＴにより構成される電流ミラー回路が負荷回路と
して設けられる。これらの負荷ＭＯＳＦＥＴのソース
は、−２Ｖのような電源電圧に接続される。
共通ソースと＋３Ｖのような電源電圧との間には、定電
流源として動作するＰチャンネル型ＭＯＳＦＥＴが設け
られる。この定電流ＭＯＳＦＥＴのゲートには、テスト
端子ＴＥＳＴから供給されるテスト信号が２つのインバ
ータ回路を通して供給される。上記のＰチャンネル型の
差動ＭＯＳＦＥＴのドレインには、Ｎチャンネル型ＭＯ
ＳＦＥＴにより構成される電流ミラー回路が負荷回路と
して設けられる。これらの負荷ＭＯＳＦＥＴのソース
は、−２Ｖのような電源電圧に接続される。
【００１６】上記のようなＰチャンネル型の差動ＭＯＳ
ＦＥＴを用いた差動回路（ＰＭＯＳアンプ）を初段回路
とし、出力段の差動回路（ＮＭＯＳアンプ）が設けられ
る。すなわち、上記初段の差動回路の差動出力信号は、
Ｎチャンネル型の差動ＭＯＳＦＥＴのゲートに供給され
る。これらの差動ＭＯＳＦＥＴの共通ソースと−２Ｖの
ような電源電圧との間には、定電流源としてのＮチャン
ネル型ＭＯＳＦＥＴが設けられる。このＮチャンネル型
ＭＯＳＦＥＴのゲートには、テスト端子ＴＥＳＴから供
給されるテスト信号が１つのインバータ回路を通して供
給される。これらＮチャンネル型の差動ＭＯＳＦＥＴの
ドレインには、電流ミラー形態にされたＰチャンネル型
ＭＯＳＦＥＴが負荷として設けられる。
ＦＥＴを用いた差動回路（ＰＭＯＳアンプ）を初段回路
とし、出力段の差動回路（ＮＭＯＳアンプ）が設けられ
る。すなわち、上記初段の差動回路の差動出力信号は、
Ｎチャンネル型の差動ＭＯＳＦＥＴのゲートに供給され
る。これらの差動ＭＯＳＦＥＴの共通ソースと−２Ｖの
ような電源電圧との間には、定電流源としてのＮチャン
ネル型ＭＯＳＦＥＴが設けられる。このＮチャンネル型
ＭＯＳＦＥＴのゲートには、テスト端子ＴＥＳＴから供
給されるテスト信号が１つのインバータ回路を通して供
給される。これらＮチャンネル型の差動ＭＯＳＦＥＴの
ドレインには、電流ミラー形態にされたＰチャンネル型
ＭＯＳＦＥＴが負荷として設けられる。
【００１７】この実施例では、テストモードのときに上
記の出力段の差動回路の出力をハイインピーダンス状態
にするため、電流ミラー回路を構成する入力側のＭＯＳ
ＦＥＴのソースとドレイン間には、Ｐチャンネル型のス
イッチＭＯＳＦＥＴが設けられる。このスイッチＭＯＳ
ＦＥＴのゲートには、テスト端子ＴＥＳＴから供給され
るテスト信号が１つのインバータ回路を通して供給され
る。
記の出力段の差動回路の出力をハイインピーダンス状態
にするため、電流ミラー回路を構成する入力側のＭＯＳ
ＦＥＴのソースとドレイン間には、Ｐチャンネル型のス
イッチＭＯＳＦＥＴが設けられる。このスイッチＭＯＳ
ＦＥＴのゲートには、テスト端子ＴＥＳＴから供給され
るテスト信号が１つのインバータ回路を通して供給され
る。
【００１８】上記のＮチャンネル型の差動ＭＯＳＦＥＴ
を用いた出力段差動回路の出力信号は、縦列形態にされ
た３つのＣＭＯＳインバータ回路からなるバッファ回路
を通して、内部のＣＭＯＳ回路に供給される。
を用いた出力段差動回路の出力信号は、縦列形態にされ
た３つのＣＭＯＳインバータ回路からなるバッファ回路
を通して、内部のＣＭＯＳ回路に供給される。
【００１９】上記の入力段差動回路（ＰＭＯＳアンプ）
は、図１おける差動増幅回路ＳＡ１に対応し、出力段差
動回路（ＮＭＯＳアンプ）は、図１における差動増幅回
路ＳＡ２に対応している。
は、図１おける差動増幅回路ＳＡ１に対応し、出力段差
動回路（ＮＭＯＳアンプ）は、図１における差動増幅回
路ＳＡ２に対応している。
【００２０】この実施例では、上記のようなＥＣＬ入力
インターフェイスを備えるものであるが、その内部回路
はＣＭＯＳ回路により構成される。それ故、ウェハプロ
ービングや出荷前における各種のテストにおいては、Ｃ
ＭＯＳ用の半導体集積回路装置のテスターによるテスト
を行うことが便利である。このようなＣＭＯＳ用のテス
ターによるテストを実施するためには、ＣＭＯＳ用の入
力インターフェイスが必要とされる。
インターフェイスを備えるものであるが、その内部回路
はＣＭＯＳ回路により構成される。それ故、ウェハプロ
ービングや出荷前における各種のテストにおいては、Ｃ
ＭＯＳ用の半導体集積回路装置のテスターによるテスト
を行うことが便利である。このようなＣＭＯＳ用のテス
ターによるテストを実施するためには、ＣＭＯＳ用の入
力インターフェイスが必要とされる。
【００２１】入力端子ＩＮにゲートが接続されたＰチャ
ンネル型ＭＯＳＦＥＴのＮチャンネル型ＭＯＳＦＥＴに
より入力用のインバータ回路が構成される。この実施例
では、特に制限されないが、上記のＰチャンネル型ＭＯ
ＳＦＥＴのドレインと出力端子との間にはそのゲートが
−２Ｖのようなロウレベル側の電源電圧に接続されるこ
とによって等価的に抵抗素子として作用する複数のＰチ
ャンネル型ＭＯＳＦＥＴが直列形態に設けられる。ま
た、上記のＮチャンネル型ＭＯＳＦＥＴのドレインと出
力端子との間にはそのゲートが＋３Ｖのようなハイレベ
ル側の電源電圧に接続されることによって等価的に抵抗
素子として作用する複数のＮチャンネル型ＭＯＳＦＥＴ
が直列形態に設けられる。
ンネル型ＭＯＳＦＥＴのＮチャンネル型ＭＯＳＦＥＴに
より入力用のインバータ回路が構成される。この実施例
では、特に制限されないが、上記のＰチャンネル型ＭＯ
ＳＦＥＴのドレインと出力端子との間にはそのゲートが
−２Ｖのようなロウレベル側の電源電圧に接続されるこ
とによって等価的に抵抗素子として作用する複数のＰチ
ャンネル型ＭＯＳＦＥＴが直列形態に設けられる。ま
た、上記のＮチャンネル型ＭＯＳＦＥＴのドレインと出
力端子との間にはそのゲートが＋３Ｖのようなハイレベ
ル側の電源電圧に接続されることによって等価的に抵抗
素子として作用する複数のＮチャンネル型ＭＯＳＦＥＴ
が直列形態に設けられる。
【００２２】このインバータ回路の出力信号は、テスト
切り替え回路に供給される。このテスト切り替え回路
は、直列形態にされた２個ずつのＰチャンネル型ＭＯＳ
ＦＥＴとＮチャンネル型ＭＯＳＦＥＴから構成され、一
方のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯ
ＳＦＥＴのゲートに、上記インバータ回路の出力信号が
供給される。上記残りのＰチャンネル型ＭＯＳＦＥＴの
ゲートには、テスト端子ＴＥＳＴから供給されるテスト
信号が１つのインバータ回路を通して供給され、残りの
Ｎチャンネル型ＭＯＳＦＥＴのゲートには上記テスト信
号が２つのインバータ回路を通して供給される。
切り替え回路に供給される。このテスト切り替え回路
は、直列形態にされた２個ずつのＰチャンネル型ＭＯＳ
ＦＥＴとＮチャンネル型ＭＯＳＦＥＴから構成され、一
方のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯ
ＳＦＥＴのゲートに、上記インバータ回路の出力信号が
供給される。上記残りのＰチャンネル型ＭＯＳＦＥＴの
ゲートには、テスト端子ＴＥＳＴから供給されるテスト
信号が１つのインバータ回路を通して供給され、残りの
Ｎチャンネル型ＭＯＳＦＥＴのゲートには上記テスト信
号が２つのインバータ回路を通して供給される。
【００２３】この実施例の入力インターフェイス回路の
動作は、次の通りである。テスト端子ＴＥＳＴから供給
されるテスト信号がハイレベルときは、テストモードと
される。すなわち、上記信号のハイレベルにより、ＰＭ
ＯＳアンプ側のＰチャンネル型の定電流源ＭＯＳＦＥＴ
と、ＮＭＯＳアンプ側のＮチャンネル型の定電流ＭＯＳ
ＦＥＴが共にオフ状態にされる。また、ＮＭＯＳアンプ
側の負荷としての電流ミラー回路を構成する入力側のＭ
ＯＳＦＥＴに並列に設けられたＰチャンネル型ＭＯＳＦ
ＥＴがオン状態にされる。
動作は、次の通りである。テスト端子ＴＥＳＴから供給
されるテスト信号がハイレベルときは、テストモードと
される。すなわち、上記信号のハイレベルにより、ＰＭ
ＯＳアンプ側のＰチャンネル型の定電流源ＭＯＳＦＥＴ
と、ＮＭＯＳアンプ側のＮチャンネル型の定電流ＭＯＳ
ＦＥＴが共にオフ状態にされる。また、ＮＭＯＳアンプ
側の負荷としての電流ミラー回路を構成する入力側のＭ
ＯＳＦＥＴに並列に設けられたＰチャンネル型ＭＯＳＦ
ＥＴがオン状態にされる。
【００２４】上記のような差動回路の動作電流を形成す
る定電流源回路がオフ状態にされることに応じて増幅動
作が停止させられる。また、出力側の差動回路では、電
流ミラー回路の入力側に並列に設けられたＰチャンネル
型のスイッチＭＯＳＦＥＴのオン状態により、電流ミラ
ー回路の出力側ＭＯＳＦＥＴもオフ状態にされる。これ
により、ＮＭＯＳアンプは出力がハイインピーダンス状
態にされる。
る定電流源回路がオフ状態にされることに応じて増幅動
作が停止させられる。また、出力側の差動回路では、電
流ミラー回路の入力側に並列に設けられたＰチャンネル
型のスイッチＭＯＳＦＥＴのオン状態により、電流ミラ
ー回路の出力側ＭＯＳＦＥＴもオフ状態にされる。これ
により、ＮＭＯＳアンプは出力がハイインピーダンス状
態にされる。
【００２５】上記のようなテストモードのときには、テ
スト切り替え回路を構成するＰチャンネル型ＭＯＳＦＥ
ＴとＮチャンネル型ＭＯＳＦＥＴとがオン状態になり、
入力インバータ回路を通した入力信号が等価的にＣＭＯ
Ｓ回路として動作するテスト切り替え回路を通してＣＭ
ＯＳバッファに伝えられる。これにより、テストモード
のときには、ＣＭＯＳレベルの入力信号により動作する
半導体集積回路装置として扱うことができる。
スト切り替え回路を構成するＰチャンネル型ＭＯＳＦＥ
ＴとＮチャンネル型ＭＯＳＦＥＴとがオン状態になり、
入力インバータ回路を通した入力信号が等価的にＣＭＯ
Ｓ回路として動作するテスト切り替え回路を通してＣＭ
ＯＳバッファに伝えられる。これにより、テストモード
のときには、ＣＭＯＳレベルの入力信号により動作する
半導体集積回路装置として扱うことができる。
【００２６】ＥＣＬインターフェイスの半導体集積回路
装置として動作させるときには、テスト端子ＴＥＳＴが
ロウレベルにされる。これにより、テスト切り替え回路
のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳ
ＦＥＴとがオフ状態にされる。これにより、テスト切り
替え回路は、ＣＭＯＳの入力インバータ回路から通した
入力信号に無関係に出力ハイインピーダンス状態にされ
る。
装置として動作させるときには、テスト端子ＴＥＳＴが
ロウレベルにされる。これにより、テスト切り替え回路
のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳ
ＦＥＴとがオフ状態にされる。これにより、テスト切り
替え回路は、ＣＭＯＳの入力インバータ回路から通した
入力信号に無関係に出力ハイインピーダンス状態にされ
る。
【００２７】このとき、初段回路と出力段回路の定電流
ＭＯＳＦＥＴがオン状態となり、ＰＭＯＳアンプ及びＮ
ＭＯＳアンプが活性化され、入力端子ＩＮから供給され
るＥＣＬレベルの入力信号の増幅動作を行う。このと
き、上記のテスト信号のロウレベルにより、出力段回路
（ＮＭＯＳアンプ）に設けられたＰチャンネル型のスイ
ッチＭＯＳＦＥＴがオフ状態にされ、Ｐチャンネル型の
電流ミラー回路にはＮチャンネル型の差動ＭＯＳＦＥＴ
のドレイン電流に対応した電流が流れて増幅動作を行
う。
ＭＯＳＦＥＴがオン状態となり、ＰＭＯＳアンプ及びＮ
ＭＯＳアンプが活性化され、入力端子ＩＮから供給され
るＥＣＬレベルの入力信号の増幅動作を行う。このと
き、上記のテスト信号のロウレベルにより、出力段回路
（ＮＭＯＳアンプ）に設けられたＰチャンネル型のスイ
ッチＭＯＳＦＥＴがオフ状態にされ、Ｐチャンネル型の
電流ミラー回路にはＮチャンネル型の差動ＭＯＳＦＥＴ
のドレイン電流に対応した電流が流れて増幅動作を行
う。
【００２８】図３には、上記の入力インターファイス回
路におけるレベル変換動作を説明するための信号波形図
が示されている。ＥＣＬレベルの入力信号Ｓ１は、ハイ
レベルが−０．８Ｖでロウレベルが−１．６Ｖ程度の小
信号振幅である。そして、このＥＣＬレベルの信号は、
上記のような−２Ｖと＋３Ｖの動作電圧からみるとロウ
レベルに偏倚している。このことから、ＥＣＬ信号を受
ける初段回路としてＰチャンネル型の差動ＭＯＳＦＥＴ
を用いて増幅動作を行わせるようにするものである。
路におけるレベル変換動作を説明するための信号波形図
が示されている。ＥＣＬレベルの入力信号Ｓ１は、ハイ
レベルが−０．８Ｖでロウレベルが−１．６Ｖ程度の小
信号振幅である。そして、このＥＣＬレベルの信号は、
上記のような−２Ｖと＋３Ｖの動作電圧からみるとロウ
レベルに偏倚している。このことから、ＥＣＬ信号を受
ける初段回路としてＰチャンネル型の差動ＭＯＳＦＥＴ
を用いて増幅動作を行わせるようにするものである。
【００２９】上記Ｐチャンネル型差動ＭＯＳＦＥＴを用
いた差動増幅回路により、信号Ｓ２のような増幅信号を
得ることができる。この信号Ｓ２を、直接ＣＭＯＳバッ
ファに供給すると、ＰＭＯＳアンプの利得が十分でない
ために入力振幅のバラツキの影響を受けやすくて誤動作
の原因になる。そこで、ＮＭＯＳアンプにより増幅して
信号Ｓ３のようなほぼＣＭＯＳレベルに近い信号振幅に
増幅して、ＣＭＯＳバッファに伝えるものである。上記
ＮＭＯＳアンプは、ＰＭＯＳアンプの差動出力を受ける
ものであるので、ＰＭＯＳアンプの利得が十分でないこ
とにより多少の振幅のバラツキがあっても問題なく増幅
動作を行うものとなる。
いた差動増幅回路により、信号Ｓ２のような増幅信号を
得ることができる。この信号Ｓ２を、直接ＣＭＯＳバッ
ファに供給すると、ＰＭＯＳアンプの利得が十分でない
ために入力振幅のバラツキの影響を受けやすくて誤動作
の原因になる。そこで、ＮＭＯＳアンプにより増幅して
信号Ｓ３のようなほぼＣＭＯＳレベルに近い信号振幅に
増幅して、ＣＭＯＳバッファに伝えるものである。上記
ＮＭＯＳアンプは、ＰＭＯＳアンプの差動出力を受ける
ものであるので、ＰＭＯＳアンプの利得が十分でないこ
とにより多少の振幅のバラツキがあっても問題なく増幅
動作を行うものとなる。
【００３０】この実施例のＣＭＯＳ集積回路装置は、上
記のようなＥＣＬレベルの入力信号を受けるものであ
り、その信号振幅が小さいことからＥＣＬ出力系の回路
とのカップリングノイズの影響を受けやすい。すなわ
ち、図４のようにＥＣＬ入力系の回路と、ＥＣＬ出力系
の回路とが設けられる場合、ＥＣＬ出力系の回路が出力
信号を送出するとき発生する電源ノイズが、図５の波形
図に示すようにＥＣＬ入力系の保護用ＭＯＳＦＥＴを通
してＥＣＬ入力系の回路にリークし、あるいは、出力線
と入力線とのカップリングによって出力信号の変化分が
ＥＣＬ入力系の回路にノイズとして伝えられて入力マー
ジンを悪化させる。
記のようなＥＣＬレベルの入力信号を受けるものであ
り、その信号振幅が小さいことからＥＣＬ出力系の回路
とのカップリングノイズの影響を受けやすい。すなわ
ち、図４のようにＥＣＬ入力系の回路と、ＥＣＬ出力系
の回路とが設けられる場合、ＥＣＬ出力系の回路が出力
信号を送出するとき発生する電源ノイズが、図５の波形
図に示すようにＥＣＬ入力系の保護用ＭＯＳＦＥＴを通
してＥＣＬ入力系の回路にリークし、あるいは、出力線
と入力線とのカップリングによって出力信号の変化分が
ＥＣＬ入力系の回路にノイズとして伝えられて入力マー
ジンを悪化させる。
【００３１】図６には、この発明に係るＣＭＯＳ集積回
路装置の入出力インターフェイス部の一実施例の概略ブ
ロック図が示されている。この実施例では、ＥＣＬ入力
系の回路とＥＣＬ出力系の回路との電源線がそれぞれに
対応して設けられる。すなわち、半導体集積回路装置の
パッケージの内部では上記入力系の回路と出力系の回路
の電源線が別個に設けられ、半導体集積回路装置の外部
で同じ電源線−２Ｖに接続される。この構成では、ボン
ディング用のワイヤーやリード端子によるインダクタン
ス成分等によって分離できるから、図７の波形図に示す
ようにＥＣＬ出力系の回路で発生した電源ノイズが保護
用のＭＯＳＦＥＴを通してＥＣＬ入力系の回路に伝えら
れるのを約１桁のように大幅に低減できる。
路装置の入出力インターフェイス部の一実施例の概略ブ
ロック図が示されている。この実施例では、ＥＣＬ入力
系の回路とＥＣＬ出力系の回路との電源線がそれぞれに
対応して設けられる。すなわち、半導体集積回路装置の
パッケージの内部では上記入力系の回路と出力系の回路
の電源線が別個に設けられ、半導体集積回路装置の外部
で同じ電源線−２Ｖに接続される。この構成では、ボン
ディング用のワイヤーやリード端子によるインダクタン
ス成分等によって分離できるから、図７の波形図に示す
ようにＥＣＬ出力系の回路で発生した電源ノイズが保護
用のＭＯＳＦＥＴを通してＥＣＬ入力系の回路に伝えら
れるのを約１桁のように大幅に低減できる。
【００３２】また、次に説明するように、ＥＣＬ入力系
のために設けられた電源線を入力信号線と出力信号線と
の間に配置して、シールド作用を持たせることにより出
力線と入力線間の寄生容量によるカップリングノイズも
上記同様に大幅に低減させるようにするものである。
のために設けられた電源線を入力信号線と出力信号線と
の間に配置して、シールド作用を持たせることにより出
力線と入力線間の寄生容量によるカップリングノイズも
上記同様に大幅に低減させるようにするものである。
【００３３】このようなノイズ対策を施すことにより、
ＥＣＬインターフェイスのＣＭＯＳ集積回路装置を得る
ことができる。すなわち、ＥＣＬ回路では定電流源の電
流を差動トランジスタにより切り替えるだけであるので
基本的には電源線にはスイッチングノイズは乗らない。
これに対して、ＣＭＯＳ回路では、出力信号をハイレベ
ル／ロウレベルに切り替えるためのスイッチング電流に
対応して電源線にノイズが乗るので、上記のようなＥＣ
Ｌ入力インターフェイスを持つものでは、十分なノイズ
対策が必要になるものである。
ＥＣＬインターフェイスのＣＭＯＳ集積回路装置を得る
ことができる。すなわち、ＥＣＬ回路では定電流源の電
流を差動トランジスタにより切り替えるだけであるので
基本的には電源線にはスイッチングノイズは乗らない。
これに対して、ＣＭＯＳ回路では、出力信号をハイレベ
ル／ロウレベルに切り替えるためのスイッチング電流に
対応して電源線にノイズが乗るので、上記のようなＥＣ
Ｌ入力インターフェイスを持つものでは、十分なノイズ
対策が必要になるものである。
【００３４】図８には、この発明に係るＣＭＯＳ集積回
路装置の入出力インターフェイス部の一実施例の概略配
置図が示されている。
路装置の入出力インターフェイス部の一実施例の概略配
置図が示されている。
【００３５】半導体チップ側では、信号線と電源線を含
めて４回路分が１組にされて、２組９１と９２が設けら
れる。これらはウェル分離されている。上記の２組の回
路のうち、上側９１の４回路分が、出力回路ＯＢとして
用いられ、下側９２が入力回路ＩＢとして用いられる。
上記入力用の４回路のうち、出力回路ＯＢと隣接する１
つの回路９６は電源供給用ＶＥＥ（−２Ｖ）として用い
られる。この電源供給用ＶＥＥにより出力信号とのカッ
プリングノイズを低減させるシールド機能を持たせてい
る。
めて４回路分が１組にされて、２組９１と９２が設けら
れる。これらはウェル分離されている。上記の２組の回
路のうち、上側９１の４回路分が、出力回路ＯＢとして
用いられ、下側９２が入力回路ＩＢとして用いられる。
上記入力用の４回路のうち、出力回路ＯＢと隣接する１
つの回路９６は電源供給用ＶＥＥ（−２Ｖ）として用い
られる。この電源供給用ＶＥＥにより出力信号とのカッ
プリングノイズを低減させるシールド機能を持たせてい
る。
【００３６】回路９７は、基準電圧ＶＲＥＦ用の入力用
に用いられる。この基準電圧ＶＲＥＦは、ＥＣＬレベル
の参照電圧（ＶＢＢ）に対応しており、ＥＣＬ回路によ
り形成されたものが外部端子を通して入力され、ＥＣＬ
入力インターフェイスを構成する回路９８及び９９等に
設けられるＰＭＯＳアンプの基準電圧に用いられる。な
お、出力側において、回路９３は上記のような電源線の
分離に対応して出力回路ＯＢ用に設けられる電源線であ
る。
に用いられる。この基準電圧ＶＲＥＦは、ＥＣＬレベル
の参照電圧（ＶＢＢ）に対応しており、ＥＣＬ回路によ
り形成されたものが外部端子を通して入力され、ＥＣＬ
入力インターフェイスを構成する回路９８及び９９等に
設けられるＰＭＯＳアンプの基準電圧に用いられる。な
お、出力側において、回路９３は上記のような電源線の
分離に対応して出力回路ＯＢ用に設けられる電源線であ
る。
【００３７】図９には、この発明に係るＣＭＯＳ集積回
路装置の入力インターフェイス回路における基準電圧用
の配線の一実施例の構成図が示されている。この実施例
では、基準電圧ＶＲＥＦにノイズが乗ることを防止する
ために、ＡＬ１〜ＡＬ３からなる３層のアルミニュウム
配線のうちの３層目配線ＡＬ３の配線１０３を用いて基
準電圧ＶＲＥＦを各入力回路に供給する。この配線１０
３を挟むようにして形成された配線１０２と１０４及び
これらの配線１０２〜１０４の下側に設けられた２層目
のアルミニュウム層ＡＬ２から構成される配線１０１を
電源供給線として用いる。
路装置の入力インターフェイス回路における基準電圧用
の配線の一実施例の構成図が示されている。この実施例
では、基準電圧ＶＲＥＦにノイズが乗ることを防止する
ために、ＡＬ１〜ＡＬ３からなる３層のアルミニュウム
配線のうちの３層目配線ＡＬ３の配線１０３を用いて基
準電圧ＶＲＥＦを各入力回路に供給する。この配線１０
３を挟むようにして形成された配線１０２と１０４及び
これらの配線１０２〜１０４の下側に設けられた２層目
のアルミニュウム層ＡＬ２から構成される配線１０１を
電源供給線として用いる。
【００３８】上記電源供給線としては、図２の入力イン
ターフェイス回路における＋３Ｖと−２Ｖのような電源
供給線として用いられる。これにより、基準電圧ＶＲＥ
Ｆを供給する配線が電源線によりシールドされるから他
の信号線からのカップリングノイズの影響が大幅に軽減
される。１００は、半導体チップに形成される入力回路
部である。
ターフェイス回路における＋３Ｖと−２Ｖのような電源
供給線として用いられる。これにより、基準電圧ＶＲＥ
Ｆを供給する配線が電源線によりシールドされるから他
の信号線からのカップリングノイズの影響が大幅に軽減
される。１００は、半導体チップに形成される入力回路
部である。
【００３９】図１０には、この発明に係るＣＭＯＳ集積
回路装置に設けられるＥＣＬ出力インターフェイス回路
の一実施例の回路図である。この実施例では、伝送線上
で駆動することを考慮し、信号波形の乱れを減らすため
に、複数からなるオープンドレイン構成の出力ＭＯＳＦ
ＥＴＱ１〜Ｑ３が出力端子に対して並列形態に設けら
れ、そのゲートには駆動回路ＤＶで形成された駆動信号
が遅延回路ＤＬ１、ＤＬ２により時間差を持って供給さ
れる。すなわち、ＭＯＳＦＥＴＱ１が最も早いタイミン
グでオン状態し、その後にＭＯＳＦＥＴＱ２がオン状態
となり、最後にＭＯＳＦＥＴＱ３がオン状態にされる。
回路装置に設けられるＥＣＬ出力インターフェイス回路
の一実施例の回路図である。この実施例では、伝送線上
で駆動することを考慮し、信号波形の乱れを減らすため
に、複数からなるオープンドレイン構成の出力ＭＯＳＦ
ＥＴＱ１〜Ｑ３が出力端子に対して並列形態に設けら
れ、そのゲートには駆動回路ＤＶで形成された駆動信号
が遅延回路ＤＬ１、ＤＬ２により時間差を持って供給さ
れる。すなわち、ＭＯＳＦＥＴＱ１が最も早いタイミン
グでオン状態し、その後にＭＯＳＦＥＴＱ２がオン状態
となり、最後にＭＯＳＦＥＴＱ３がオン状態にされる。
【００４０】特に制限されないが、ＭＯＳＦＥＴＱ１
は、そのサイズが小さくされることにより小さなドレイ
ン電流しか流さないようにされる。ＭＯＳＦＥＴＱ２
は、上記ＭＯＳＦＥＴＱ２によりサイズが大きくされて
中間的ドレイン電流を流すようにされる。そして、ＭＯ
ＳＦＥＴＱ３が最も大きなサイズにされて大きなドレイ
ン電流を流すようにされる。
は、そのサイズが小さくされることにより小さなドレイ
ン電流しか流さないようにされる。ＭＯＳＦＥＴＱ２
は、上記ＭＯＳＦＥＴＱ２によりサイズが大きくされて
中間的ドレイン電流を流すようにされる。そして、ＭＯ
ＳＦＥＴＱ３が最も大きなサイズにされて大きなドレイ
ン電流を流すようにされる。
【００４１】出力端子ＯＵＴの信号がハイレベルからロ
ウレベルに変化を開始するとき、小さなドレイン電流し
か流さないＭＯＳＦＥＴＱ１がオン状態となって、出力
信号を緩やかにハイレベルからロウレベルへの変化を開
始させる。続いて、ＭＯＳＦＥＴＱ２がオン状態となっ
てドレイン電流を増加させてロウレベルへの変化率を大
きくする。そして、最後にＭＯＳＦＥＴＱ３がオン状態
になって高速に出力端子をロウレベルに設定する。この
ような段階的な電流の増加によって、電源線やそれに接
続されるボンディングワイヤー等にに含まれるインダク
スンス成分により発生するノイズレベルを小さく抑える
ことができる。
ウレベルに変化を開始するとき、小さなドレイン電流し
か流さないＭＯＳＦＥＴＱ１がオン状態となって、出力
信号を緩やかにハイレベルからロウレベルへの変化を開
始させる。続いて、ＭＯＳＦＥＴＱ２がオン状態となっ
てドレイン電流を増加させてロウレベルへの変化率を大
きくする。そして、最後にＭＯＳＦＥＴＱ３がオン状態
になって高速に出力端子をロウレベルに設定する。この
ような段階的な電流の増加によって、電源線やそれに接
続されるボンディングワイヤー等にに含まれるインダク
スンス成分により発生するノイズレベルを小さく抑える
ことができる。
【００４２】上記出力ＭＯＳＦＥＴＱ１〜Ｑ３のソース
には、−２Ｖのような電源電圧が供給れるものである。
また、前記図１のように出力端子に接続される伝送路の
終端には、回路の接地点及び−２Ｖの電源電圧に終端抵
抗が設けられている。それ故、上記のようなオープンド
レイン構成の出力ＭＯＳＦＥＴがオフ状態のときには、
上記終端抵抗により−０．８Ｖのようなハイレベルが形
成される。これに対して、ＭＯＳＦＥＴＱ１〜Ｑ３がオ
ン状態にされたときには、上記終端抵抗とＭＯＳＦＥＴ
及び伝送路とにより、−１．６Ｖのようなロウレベルが
形成される。
には、−２Ｖのような電源電圧が供給れるものである。
また、前記図１のように出力端子に接続される伝送路の
終端には、回路の接地点及び−２Ｖの電源電圧に終端抵
抗が設けられている。それ故、上記のようなオープンド
レイン構成の出力ＭＯＳＦＥＴがオフ状態のときには、
上記終端抵抗により−０．８Ｖのようなハイレベルが形
成される。これに対して、ＭＯＳＦＥＴＱ１〜Ｑ３がオ
ン状態にされたときには、上記終端抵抗とＭＯＳＦＥＴ
及び伝送路とにより、−１．６Ｖのようなロウレベルが
形成される。
【００４３】図１１には、ＣＭＯＳ出力回路を下地に利
用したＥＣＬ出力インターファイスの一実施例の回路図
が示されている。同図では、多数の回路素子を描く関係
上出力ＭＯＳＦＥＴを除くＭＯＳＦＥＴにおいてゲート
部分がチャンネル部分と重なるように描かれているが、
同図の素子はいずれもＭＯＳＦＥＴである。また、Ｐチ
ャンネル型ＭＯＳＦＥＴは、図２とは異なり、そのチャ
ンネル部分（バックゲート部）に矢印が付加されること
によってＮチャンネル型ＭＯＳＦＥＴと区別される。
用したＥＣＬ出力インターファイスの一実施例の回路図
が示されている。同図では、多数の回路素子を描く関係
上出力ＭＯＳＦＥＴを除くＭＯＳＦＥＴにおいてゲート
部分がチャンネル部分と重なるように描かれているが、
同図の素子はいずれもＭＯＳＦＥＴである。また、Ｐチ
ャンネル型ＭＯＳＦＥＴは、図２とは異なり、そのチャ
ンネル部分（バックゲート部）に矢印が付加されること
によってＮチャンネル型ＭＯＳＦＥＴと区別される。
【００４４】この実施例では、ＣＭＯＳ出力回路として
動作させるときにのために、電源側のＭＯＳＦＥＴのゲ
ートには、同図に点線で示したような配線が施されて、
プッシュプル出力回路として動作を行うようにされる。
このような回路を下地にして、上記のようなＥＬＣイン
ターフェイス回路を構成するために、上記電源側の出力
ＭＯＳＦＥＴのゲートは、回路の接地電位に接続させる
ことにより定常的にオフ状態にさせる。これにより、ロ
ウレベル側の出力ＭＯＳＦＥＴによるオープンドレイン
構成とされる。
動作させるときにのために、電源側のＭＯＳＦＥＴのゲ
ートには、同図に点線で示したような配線が施されて、
プッシュプル出力回路として動作を行うようにされる。
このような回路を下地にして、上記のようなＥＬＣイン
ターフェイス回路を構成するために、上記電源側の出力
ＭＯＳＦＥＴのゲートは、回路の接地電位に接続させる
ことにより定常的にオフ状態にさせる。これにより、ロ
ウレベル側の出力ＭＯＳＦＥＴによるオープンドレイン
構成とされる。
【００４５】この実施例でも、ノイズ低減のために３つ
の出力回路が組み合わせさせれて時間差を持って順次に
動作させられるようにされる。このため、駆動段回路
は、前記のようなプッシュプル動作に対応させて、一対
のノアゲート回路ＮＯＲ１〜ＮＯＲ３が設けられる。一
対のノアゲートのうちのハイレベル側の出力ＭＯＳＦＥ
Ｔに対応した回路は、その出力線が接続されないでダミ
ー回路として残されており、実質的な動作を行わない。
の出力回路が組み合わせさせれて時間差を持って順次に
動作させられるようにされる。このため、駆動段回路
は、前記のようなプッシュプル動作に対応させて、一対
のノアゲート回路ＮＯＲ１〜ＮＯＲ３が設けられる。一
対のノアゲートのうちのハイレベル側の出力ＭＯＳＦＥ
Ｔに対応した回路は、その出力線が接続されないでダミ
ー回路として残されており、実質的な動作を行わない。
【００４６】ロウレベルの出力信号を出力するときに
は、出力制御回路ＤＯＣと出力信号Ｄｏの組み合わせに
よりノアゲート回路ＮＯＲ１の出力信号から順にハイレ
ベルになり、出力回路ＯＢ１の出力ＭＯＳＦＥＴが最初
にオン状態になり、続いてインバータ回路により構成さ
れた遅延回路により、ノアゲート回路ＮＯＲ２の出力信
号がハイレベルになって出力回路ＯＢ２の出力ＭＯＳＦ
ＥＴがオン状態となり、最後にノアゲート回路ＮＯＲ３
の出力信号がハイレベルになって出力回路ＯＢ３の出力
ＭＯＳＦＥＴをオン状態にして、前記図１０と同様にロ
ウレベルのＥＣＬ信号を出力させる。
は、出力制御回路ＤＯＣと出力信号Ｄｏの組み合わせに
よりノアゲート回路ＮＯＲ１の出力信号から順にハイレ
ベルになり、出力回路ＯＢ１の出力ＭＯＳＦＥＴが最初
にオン状態になり、続いてインバータ回路により構成さ
れた遅延回路により、ノアゲート回路ＮＯＲ２の出力信
号がハイレベルになって出力回路ＯＢ２の出力ＭＯＳＦ
ＥＴがオン状態となり、最後にノアゲート回路ＮＯＲ３
の出力信号がハイレベルになって出力回路ＯＢ３の出力
ＭＯＳＦＥＴをオン状態にして、前記図１０と同様にロ
ウレベルのＥＣＬ信号を出力させる。
【００４７】上記のような通常動作モードでは、テスト
端子ＴＥＳＴはロウレベルにされる。これに対して、テ
スト端子ＴＥＳＴをハイレベルにすると、ノアゲート回
路ＮＯＲ１〜ＮＯＲ３の出力信号が全てロウレベルにな
って出力ＭＯＳＦＥＴをオフ状態にして、出力ハイイン
ピーダンス状態を作り出すものである。
端子ＴＥＳＴはロウレベルにされる。これに対して、テ
スト端子ＴＥＳＴをハイレベルにすると、ノアゲート回
路ＮＯＲ１〜ＮＯＲ３の出力信号が全てロウレベルにな
って出力ＭＯＳＦＥＴをオフ状態にして、出力ハイイン
ピーダンス状態を作り出すものである。
【００４８】この実施例では、ＣＭＯＳ回路用の出力回
路を下地にして、ハイレベル側の出力ＭＯＳＦＥＴのゲ
ートに対応した一部の配線を変更するだけでＥＣＬ出力
インターファイスとして用いることができる。すなわ
ち、ＣＭＯＳ構成のゲートアレイ方式、スタンダードセ
ル方式あるいはモジュールベース方式により形成される
ＣＭＯＳ集積回路装置に対して、図２のような入力イン
ターフェイス回路を追加し、電源電圧を−２Ｖと＋３Ｖ
の２電源にするだけという簡単な方法により、ＥＣＬイ
ンターフェイスを持つＣＭＯＳ集積回路装置を得ること
ができる。
路を下地にして、ハイレベル側の出力ＭＯＳＦＥＴのゲ
ートに対応した一部の配線を変更するだけでＥＣＬ出力
インターファイスとして用いることができる。すなわ
ち、ＣＭＯＳ構成のゲートアレイ方式、スタンダードセ
ル方式あるいはモジュールベース方式により形成される
ＣＭＯＳ集積回路装置に対して、図２のような入力イン
ターフェイス回路を追加し、電源電圧を−２Ｖと＋３Ｖ
の２電源にするだけという簡単な方法により、ＥＣＬイ
ンターフェイスを持つＣＭＯＳ集積回路装置を得ること
ができる。
【００４９】すなわち、上記のようなＥＣＬインターフ
ェイスを持つＣＭＯＳ集積回路装置は、図１のようにＥ
ＣＬ集積回路装置を主体にして構成される情報処理シス
テムに組み込まれて使用される場合に便利なものなる。
この場合、各種ＡＳＩＣ用に設計されている各種の論理
回路、論理機能及びモジュールをそのまま利用できるか
ら、その設計製造が簡単にできる。
ェイスを持つＣＭＯＳ集積回路装置は、図１のようにＥ
ＣＬ集積回路装置を主体にして構成される情報処理シス
テムに組み込まれて使用される場合に便利なものなる。
この場合、各種ＡＳＩＣ用に設計されている各種の論理
回路、論理機能及びモジュールをそのまま利用できるか
ら、その設計製造が簡単にできる。
【００５０】図１２には、この発明に係る情報処理シス
テムの他の一実施例の要部ブロック図が示されている。
この実施例では、ＣＭＯＳ集積回路装置を主体として構
成される情報処理システムの一部にＥＣＬ集積回路装置
が組み込まれる。この場合には、ＣＭＯＳ回路用に対応
させてＥＣＬ集積回路装置を２Ｖと−２．５Ｖのような
２電源電圧により動作させる。
テムの他の一実施例の要部ブロック図が示されている。
この実施例では、ＣＭＯＳ集積回路装置を主体として構
成される情報処理システムの一部にＥＣＬ集積回路装置
が組み込まれる。この場合には、ＣＭＯＳ回路用に対応
させてＥＣＬ集積回路装置を２Ｖと−２．５Ｖのような
２電源電圧により動作させる。
【００５１】上記のようなＥＣＬ回路側の動作電圧の設
定により、ＣＭＯＳ回路側の出力バッファは、前記同様
なオープンドレインの出力ＭＯＳＦＥＴを用い、伝送路
の終端側において、＋２Ｖような電源電圧と回路の接地
電位０Ｖとの間に終端抵抗を設けるようにする。この構
成では、ＣＭＯＳ集積回路側とＥＣＬ集積回路側の電源
電圧との相対的関係は前記図１と同様である。これによ
り、前記同様な回路により相互に信号伝達を行うように
することができる。
定により、ＣＭＯＳ回路側の出力バッファは、前記同様
なオープンドレインの出力ＭＯＳＦＥＴを用い、伝送路
の終端側において、＋２Ｖような電源電圧と回路の接地
電位０Ｖとの間に終端抵抗を設けるようにする。この構
成では、ＣＭＯＳ集積回路側とＥＣＬ集積回路側の電源
電圧との相対的関係は前記図１と同様である。これによ
り、前記同様な回路により相互に信号伝達を行うように
することができる。
【００５２】図１３には、この発明に係る情報処理シス
テムの他の一実施例の要部ブロック図が示されている。
この実施例では、ＥＣＬ集積回路装置を主体として構成
される情報処理システムの一部にＣＭＯＳ集積回路装置
が組み込まれる。この場合には、ＥＣＬ集積回路装置か
らなるシステムに全面的に合わせてＣＭＯＳ集積回路装
置も−５Ｖのような電源電圧が用いられる。
テムの他の一実施例の要部ブロック図が示されている。
この実施例では、ＥＣＬ集積回路装置を主体として構成
される情報処理システムの一部にＣＭＯＳ集積回路装置
が組み込まれる。この場合には、ＥＣＬ集積回路装置か
らなるシステムに全面的に合わせてＣＭＯＳ集積回路装
置も−５Ｖのような電源電圧が用いられる。
【００５３】この実施例のＣＭＯＳ集積回路装置では、
内部回路においてハイレベルが０Ｖでロウレベルが−５
Ｖのようなレベルの信号を形成する。このような変形Ｃ
ＭＯＳレベルをＥＣＬレベルに変換する出力インターフ
ァイスにおいては、Ｐチャンネル型ＭＯＳＦＥＴとＮチ
ャンネル型ＭＯＳＦＥＴからなるＣＭＯＳ出力回路が用
いられる。このＣＭＯＳ出力回路には、伝送路に対して
直列に抵抗が挿入されるととも、伝送路の終端（ＥＣＬ
集積回路装置の入力側）において、回路の接地電位と−
２Ｖのような電源電圧との間に終端抵抗が設けられる。
内部回路においてハイレベルが０Ｖでロウレベルが−５
Ｖのようなレベルの信号を形成する。このような変形Ｃ
ＭＯＳレベルをＥＣＬレベルに変換する出力インターフ
ァイスにおいては、Ｐチャンネル型ＭＯＳＦＥＴとＮチ
ャンネル型ＭＯＳＦＥＴからなるＣＭＯＳ出力回路が用
いられる。このＣＭＯＳ出力回路には、伝送路に対して
直列に抵抗が挿入されるととも、伝送路の終端（ＥＣＬ
集積回路装置の入力側）において、回路の接地電位と−
２Ｖのような電源電圧との間に終端抵抗が設けられる。
【００５４】この構成では、ＣＭＯＳ集積回路側の出力
信号レベルは、ハイレベルが０Ｖで、ロウレベルが−５
ＶのようなＣＭＯＳレベルであるが、伝送路に設けられ
た直列抵抗と終端抵抗とによって、ＣＭＯＳ出力回路か
ら０Ｖが出力れるときにはＥＣＬ集積回路の入力側では
−０．８Ｖ程度の信号にされ、ＣＭＯＳ出力回路から−
５Ｖが出力されるときにはＥＣＬ集積回路の入力側では
−１．６Ｖ程度の信号にされる。
信号レベルは、ハイレベルが０Ｖで、ロウレベルが−５
ＶのようなＣＭＯＳレベルであるが、伝送路に設けられ
た直列抵抗と終端抵抗とによって、ＣＭＯＳ出力回路か
ら０Ｖが出力れるときにはＥＣＬ集積回路の入力側では
−０．８Ｖ程度の信号にされ、ＣＭＯＳ出力回路から−
５Ｖが出力されるときにはＥＣＬ集積回路の入力側では
−１．６Ｖ程度の信号にされる。
【００５５】なお、ＥＣＬレベルの入力信号を受ける入
力インターフェイス回路は、−０．８Ｖのようなハイレ
ベルと、−１．６Ｖのようなロウレベルを増幅して０Ｖ
と−５ＶのようなＣＭＯＳレベルに変換するものである
から、前記のような差動増幅回路を２段用いて形成する
ことができる。この場合、ＣＭＯＳ集積回路の動作電圧
−５Ｖに対してＥＣＬ入力信号振幅が−０．８Ｖ／−
１．６Ｖのようにハイレベル側に偏倚していることか
ら、入力段の差動増幅回路は、Ｎチャンネル型の差動Ｍ
ＯＳＦＥＴを用いたものとし、出力段をＰチャンネル型
の差動ＭＯＳＦＥＴを用いたものに置き換えればよい。
力インターフェイス回路は、−０．８Ｖのようなハイレ
ベルと、−１．６Ｖのようなロウレベルを増幅して０Ｖ
と−５ＶのようなＣＭＯＳレベルに変換するものである
から、前記のような差動増幅回路を２段用いて形成する
ことができる。この場合、ＣＭＯＳ集積回路の動作電圧
−５Ｖに対してＥＣＬ入力信号振幅が−０．８Ｖ／−
１．６Ｖのようにハイレベル側に偏倚していることか
ら、入力段の差動増幅回路は、Ｎチャンネル型の差動Ｍ
ＯＳＦＥＴを用いたものとし、出力段をＰチャンネル型
の差動ＭＯＳＦＥＴを用いたものに置き換えればよい。
【００５６】図１３には、この発明に係る情報処理シス
テムの他の一実施例の要部ブロック図が示されている。
この実施例では、ＣＭＯＳ集積回路装置を主体として構
成される情報処理システムの一部にＥＣＬ集積回路装置
が組み込まれる。この場合には、ＣＭＯＳ集積回路装置
からなるシステムに全面的に合わせてＥＣＬ集積回路装
置も４．５Ｖのような正の電源電圧が用いられる。
テムの他の一実施例の要部ブロック図が示されている。
この実施例では、ＣＭＯＳ集積回路装置を主体として構
成される情報処理システムの一部にＥＣＬ集積回路装置
が組み込まれる。この場合には、ＣＭＯＳ集積回路装置
からなるシステムに全面的に合わせてＥＣＬ集積回路装
置も４．５Ｖのような正の電源電圧が用いられる。
【００５７】この実施例のＥＣＬ集積回路装置では、正
の電源電圧を用いること対応してハイレベルが４．５Ｖ
−０．８Ｖ＝３．７Ｖにされ、ロウレベルが４．５Ｖ−
１．６Ｖ＝２．９Ｖにされる。このような変形ＥＣＬレ
ベルに対応してＣＭＯＳレベルを変換する出力インター
ファイスにおいては、プッシュプル形態にされたＮチャ
ンネル型出力ＭＯＳＦＥＴと、これらの出力ＭＯＳＦＥ
Ｔを相補的に制御するインバータ回路とによるインバー
ティッドプッシュプル出力回路が用いられる。このＣＭ
ＯＳ側の出力回路には、伝送路に対して直列に抵抗が挿
入されるととも、伝送路の終端（ＥＣＬ集積回路装置の
入力側）において、電源電圧及び回路の接地電位との間
に終端抵抗が設けられる。
の電源電圧を用いること対応してハイレベルが４．５Ｖ
−０．８Ｖ＝３．７Ｖにされ、ロウレベルが４．５Ｖ−
１．６Ｖ＝２．９Ｖにされる。このような変形ＥＣＬレ
ベルに対応してＣＭＯＳレベルを変換する出力インター
ファイスにおいては、プッシュプル形態にされたＮチャ
ンネル型出力ＭＯＳＦＥＴと、これらの出力ＭＯＳＦＥ
Ｔを相補的に制御するインバータ回路とによるインバー
ティッドプッシュプル出力回路が用いられる。このＣＭ
ＯＳ側の出力回路には、伝送路に対して直列に抵抗が挿
入されるととも、伝送路の終端（ＥＣＬ集積回路装置の
入力側）において、電源電圧及び回路の接地電位との間
に終端抵抗が設けられる。
【００５８】この構成では、ＣＭＯＳ集積回路側の出力
信号レベルは、ハイレベルが５Ｖ−Ｖth（出力ＭＯＳＦ
ＥＴのしきい値電圧）＝４Ｖで、ロウレベルが０Ｖのよ
うなレベルであるが、伝送路に設けられた直列抵抗と終
端抵抗とによって、ＣＭＯＳ出力回路から４Ｖが出力れ
るときにはＥＣＬ集積回路の入力側では３．７Ｖ程度の
信号にされ、ＣＭＯＳ出力回路から０Ｖが出力されると
きにはＥＣＬ集積回路の入力側では２．９Ｖ程度の信号
にされる。
信号レベルは、ハイレベルが５Ｖ−Ｖth（出力ＭＯＳＦ
ＥＴのしきい値電圧）＝４Ｖで、ロウレベルが０Ｖのよ
うなレベルであるが、伝送路に設けられた直列抵抗と終
端抵抗とによって、ＣＭＯＳ出力回路から４Ｖが出力れ
るときにはＥＣＬ集積回路の入力側では３．７Ｖ程度の
信号にされ、ＣＭＯＳ出力回路から０Ｖが出力されると
きにはＥＣＬ集積回路の入力側では２．９Ｖ程度の信号
にされる。
【００５９】なお、上記のような変形ＥＣＬレベルの入
力信号を受ける入力インターフェイス回路は、３．７Ｖ
のようなハイレベルと、２．９Ｖのようなロウレベルを
増幅して５Ｖと０ＶのようなＣＭＯＳレベルに変換する
ものであるから、前記のような差動増幅回路を２段用い
て形成することができる。この場合、ＣＭＯＳ集積回路
の動作電圧５Ｖに対してＥＣＬ入力信号振幅が３．７Ｖ
／２．９Ｖのようにハイレベル側に偏倚していることか
ら、入力段の差動増幅回路は、Ｎチャンネル型の差動Ｍ
ＯＳＦＥＴを用いたものとし、出力段をＰチャンネル型
の差動ＭＯＳＦＥＴを用いたものあるいはＣＭＯＳイン
バータ回路に置き換えればよい。
力信号を受ける入力インターフェイス回路は、３．７Ｖ
のようなハイレベルと、２．９Ｖのようなロウレベルを
増幅して５Ｖと０ＶのようなＣＭＯＳレベルに変換する
ものであるから、前記のような差動増幅回路を２段用い
て形成することができる。この場合、ＣＭＯＳ集積回路
の動作電圧５Ｖに対してＥＣＬ入力信号振幅が３．７Ｖ
／２．９Ｖのようにハイレベル側に偏倚していることか
ら、入力段の差動増幅回路は、Ｎチャンネル型の差動Ｍ
ＯＳＦＥＴを用いたものとし、出力段をＰチャンネル型
の差動ＭＯＳＦＥＴを用いたものあるいはＣＭＯＳイン
バータ回路に置き換えればよい。
【００６０】図１５には、上記の出力回路の他の一実施
例の回路図が示されている。この実施例では、インバー
ティッドプッシュプル出力回路を、制御信号によりオー
プンドレイン構成の出力回路に切り替え可能にするもの
である。すなわち、ハイレベル側の出力ＭＯＳＦＥＴＱ
１のゲートにはアンドゲート回路Ｇ１が設けられる。こ
のアンドゲート回路Ｇ１の一方の入力には制御信号Ｃを
供給し、他方の入力には出力すべき信号Ｄがインバータ
回路Ｎによって反転されて供給される。
例の回路図が示されている。この実施例では、インバー
ティッドプッシュプル出力回路を、制御信号によりオー
プンドレイン構成の出力回路に切り替え可能にするもの
である。すなわち、ハイレベル側の出力ＭＯＳＦＥＴＱ
１のゲートにはアンドゲート回路Ｇ１が設けられる。こ
のアンドゲート回路Ｇ１の一方の入力には制御信号Ｃを
供給し、他方の入力には出力すべき信号Ｄがインバータ
回路Ｎによって反転されて供給される。
【００６１】制御信号Ｃがハイレベル（論理１）のとき
には、アンドゲート回路Ｇ１はインバータ回路Ｎの出力
信号をそのまま出力ＭＯＳＦＥＴＱ１のゲートに伝え
る。これにより、出力すべき信号Ｄがハイレベルのとき
には、出力ＭＯＳＦＥＴＱ２がオン状態に、インバータ
回路Ｎを通した信号のロウレベルによって出力ＭＯＳＦ
ＥＴＱ１がオフ状態にされて、出力端子ＯＵＴをロウレ
ベルにする。出力すべき信号Ｄがロウレベルのときに
は、出力ＭＯＳＦＥＴＱ２がオフ状態に、インバータ回
路Ｎを通した信号のハイレベルによって出力ＭＯＳＦＥ
ＴＱ１がオン状態にされて、出力端子ＯＵＴをハイレベ
ルにする。このように制御信号Ｃがハイレベルのときに
は、プッシュプル出力回路としての動作が行われる。
には、アンドゲート回路Ｇ１はインバータ回路Ｎの出力
信号をそのまま出力ＭＯＳＦＥＴＱ１のゲートに伝え
る。これにより、出力すべき信号Ｄがハイレベルのとき
には、出力ＭＯＳＦＥＴＱ２がオン状態に、インバータ
回路Ｎを通した信号のロウレベルによって出力ＭＯＳＦ
ＥＴＱ１がオフ状態にされて、出力端子ＯＵＴをロウレ
ベルにする。出力すべき信号Ｄがロウレベルのときに
は、出力ＭＯＳＦＥＴＱ２がオフ状態に、インバータ回
路Ｎを通した信号のハイレベルによって出力ＭＯＳＦＥ
ＴＱ１がオン状態にされて、出力端子ＯＵＴをハイレベ
ルにする。このように制御信号Ｃがハイレベルのときに
は、プッシュプル出力回路としての動作が行われる。
【００６２】制御信号Ｃをロウレベル（論理０）にする
と、アンドゲート回路Ｇ１は、インバータ回路Ｎの出力
信号に無関係にロウレベルにされる。これにより、ハイ
レベル側の出力ＭＯＳＦＥＴＱ１は定常的にオフ状態に
される。したがって、出力ＭＯＳＦＥＴＱ２によるオー
プンドレイン構成の出力回路として動作が行われる。
と、アンドゲート回路Ｇ１は、インバータ回路Ｎの出力
信号に無関係にロウレベルにされる。これにより、ハイ
レベル側の出力ＭＯＳＦＥＴＱ１は定常的にオフ状態に
される。したがって、出力ＭＯＳＦＥＴＱ２によるオー
プンドレイン構成の出力回路として動作が行われる。
【００６３】これにより、ＣＭＯＳ集積回路装置をＣＭ
ＯＳ集積回路装置のみで構成される情報処理システムに
組み込むときには、上記制御信号Ｃをハイレベルにして
プッシュプル出力回路として動作させ、ＥＣＬ集積回路
装置と組み合わせてシステムを構成するときには、上記
制御信号Ｃをロウレベルにしてオープンドレイン構成の
出力回路として動作させることができる。
ＯＳ集積回路装置のみで構成される情報処理システムに
組み込むときには、上記制御信号Ｃをハイレベルにして
プッシュプル出力回路として動作させ、ＥＣＬ集積回路
装置と組み合わせてシステムを構成するときには、上記
制御信号Ｃをロウレベルにしてオープンドレイン構成の
出力回路として動作させることができる。
【００６４】出力回路において電源線にのるノイズを低
減させるために、１つの出力端子に対して上記のような
出力回路を複数個設けておいて、出力すべき信号Ｄを遅
延回路により遅延させて供給するものであってもよい。
これにより、図１１の実施例と同様な動作を行わせるこ
とができる。
減させるために、１つの出力端子に対して上記のような
出力回路を複数個設けておいて、出力すべき信号Ｄを遅
延回路により遅延させて供給するものであってもよい。
これにより、図１１の実施例と同様な動作を行わせるこ
とができる。
【００６５】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ＥＣＬレベルに対応した負の動作電圧−２Ｖを
基準にしてＣＭＯＳ回路の動作電圧に対応した正の動作
電圧３Ｖとの２電源を供給し、Ｐチャンネル型の差動増
幅回路とＮチャンネル型の差動増幅回路とによりＥＣＬ
レベルの入力信号を順次に増幅して、それをＣＭＯＳ出
力バッファ回路に供給してＣＭＯＳレベルに変換し、上
記−２Ｖのような電圧で動作するオープンドレインの出
力ＭＯＳＦＥＴによりＥＣＬレベルの出力信号を形成す
ることができるという効果が得られる。
記の通りである。すなわち、 （１） ＥＣＬレベルに対応した負の動作電圧−２Ｖを
基準にしてＣＭＯＳ回路の動作電圧に対応した正の動作
電圧３Ｖとの２電源を供給し、Ｐチャンネル型の差動増
幅回路とＮチャンネル型の差動増幅回路とによりＥＣＬ
レベルの入力信号を順次に増幅して、それをＣＭＯＳ出
力バッファ回路に供給してＣＭＯＳレベルに変換し、上
記−２Ｖのような電圧で動作するオープンドレインの出
力ＭＯＳＦＥＴによりＥＣＬレベルの出力信号を形成す
ることができるという効果が得られる。
【００６６】（２） ＣＭＯＳ構成の出力バッァを用
い、その出力端子と伝送路との間に直列抵抗を挿入し、
ハイレベル側とロウレベル側に終端抵抗が設けることに
より信号伝達を兼ねてＥＣＬレベルの出力信号に変換す
ることができるという効果が得られる。
い、その出力端子と伝送路との間に直列抵抗を挿入し、
ハイレベル側とロウレベル側に終端抵抗が設けることに
より信号伝達を兼ねてＥＣＬレベルの出力信号に変換す
ることができるという効果が得られる。
【００６７】（３） 上記内部ＣＭＯＳ回路は、標準化
され論理ブロックの組み合わせにより所望の論理機能が
設定することにより、ゲートアレイ方式、スタンダード
セル方式あるいはモジュールベース方式等のようにＡＳ
ＩＣ用に用意されている回路を有効に利用できるという
効果が得られる。
され論理ブロックの組み合わせにより所望の論理機能が
設定することにより、ゲートアレイ方式、スタンダード
セル方式あるいはモジュールベース方式等のようにＡＳ
ＩＣ用に用意されている回路を有効に利用できるという
効果が得られる。
【００６８】（４） 入力インターフェイス回路を構成
する差動回路と、出力インターフェイス回路を構成する
出力バッファとは電源線が分離されてそれぞれ独立した
電源端子から電源供給が行わせことにより、小振幅のＥ
ＣＬインターフェイス回路でのレベルマージンを確保す
ることができるという効果が得られる。
する差動回路と、出力インターフェイス回路を構成する
出力バッファとは電源線が分離されてそれぞれ独立した
電源端子から電源供給が行わせことにより、小振幅のＥ
ＣＬインターフェイス回路でのレベルマージンを確保す
ることができるという効果が得られる。
【００６９】（５） Ｎチャンネル型ＭＯＳＦＥＴによ
るプッシュプル構成からなる出力回路に対して、ハイレ
ベル側の出力ＭＯＳＦＥＴのゲートに論理回路を通して
入力信号を供給するとともに、論理回路に供給される制
御信号によりハイレベル側の出力ＭＯＳＦＥＴの動作を
制御してプッシュプル出力回路とオープンドレイン出力
回路とに使い分けることができるという効果が得られ
る。
るプッシュプル構成からなる出力回路に対して、ハイレ
ベル側の出力ＭＯＳＦＥＴのゲートに論理回路を通して
入力信号を供給するとともに、論理回路に供給される制
御信号によりハイレベル側の出力ＭＯＳＦＥＴの動作を
制御してプッシュプル出力回路とオープンドレイン出力
回路とに使い分けることができるという効果が得られ
る。
【００７０】（６） 入力されるＥＣＬレベルに対応し
た負の動作電圧を基準にし、ＣＭＯＳ回路の動作電圧に
対応した正の動作電圧を受けて動作し、ＥＣＬレベルの
入力信号を受けるＰチャンネル型の差動ＭＯＳＦＥＴを
用いた入力段増幅回路と、上記入力段増幅回路の出力信
号を受けるＮチャンネル型の差動増幅回路を含む入力イ
ンターフェイス回路及び内部ＣＭＯＳ回路により形成さ
れた出力信号を受け、Ｎチャンネル型のオープンドレイ
ンで構成された出力バッァからなる出力インターフェイ
ス回路を備えてなるＣＭＯＳ集積回路装置をＥＣＬ集積
回路装置を主体により構成されたシステムの一部に組み
込むことにより、高速動作を維持しつつＣＭＯＳ集積回
路装置による高集積化によるシステムの簡素化を実現で
きるという効果が得られる。
た負の動作電圧を基準にし、ＣＭＯＳ回路の動作電圧に
対応した正の動作電圧を受けて動作し、ＥＣＬレベルの
入力信号を受けるＰチャンネル型の差動ＭＯＳＦＥＴを
用いた入力段増幅回路と、上記入力段増幅回路の出力信
号を受けるＮチャンネル型の差動増幅回路を含む入力イ
ンターフェイス回路及び内部ＣＭＯＳ回路により形成さ
れた出力信号を受け、Ｎチャンネル型のオープンドレイ
ンで構成された出力バッァからなる出力インターフェイ
ス回路を備えてなるＣＭＯＳ集積回路装置をＥＣＬ集積
回路装置を主体により構成されたシステムの一部に組み
込むことにより、高速動作を維持しつつＣＭＯＳ集積回
路装置による高集積化によるシステムの簡素化を実現で
きるという効果が得られる。
【００７１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
２〜図１４において、ＣＭＯＳ回路側の動作電圧をＥＣ
Ｌ集積回路に合わせて４．５Ｖで動作させるようにして
電源回路の簡素化を図るものとしてもよい。一般に、半
導体集積回路装置の許容電圧範囲は、±１０％であるの
で、上記のようにＣＭＯＳ集積回路装置を４．５Ｖで動
作させてもＣＭＯＳ内部回路の性能が極端に落ちること
がない。この発明は、ＣＭＯＳ集積回路装置及びそれを
用いた情報処理システムに広く利用できるものである。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
２〜図１４において、ＣＭＯＳ回路側の動作電圧をＥＣ
Ｌ集積回路に合わせて４．５Ｖで動作させるようにして
電源回路の簡素化を図るものとしてもよい。一般に、半
導体集積回路装置の許容電圧範囲は、±１０％であるの
で、上記のようにＣＭＯＳ集積回路装置を４．５Ｖで動
作させてもＣＭＯＳ内部回路の性能が極端に落ちること
がない。この発明は、ＣＭＯＳ集積回路装置及びそれを
用いた情報処理システムに広く利用できるものである。
【００７２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＥＣＬレベルに対応した負
の動作電圧−２Ｖを基準にしてＣＭＯＳ回路の動作電圧
に対応した正の動作電圧３Ｖとの２電源を供給し、Ｐチ
ャンネル型の差動増幅回路とＮチャンネル型の差動増幅
回路とによりＥＣＬレベルの入力信号を順次に増幅し
て、それをＣＭＯＳ出力バッファ回路に供給してＣＭＯ
Ｓレベルに変換し、上記−２Ｖのような電圧で動作する
オープンドレインの出力ＭＯＳＦＥＴによりＥＣＬレベ
ルの出力信号を形成することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＥＣＬレベルに対応した負
の動作電圧−２Ｖを基準にしてＣＭＯＳ回路の動作電圧
に対応した正の動作電圧３Ｖとの２電源を供給し、Ｐチ
ャンネル型の差動増幅回路とＮチャンネル型の差動増幅
回路とによりＥＣＬレベルの入力信号を順次に増幅し
て、それをＣＭＯＳ出力バッファ回路に供給してＣＭＯ
Ｓレベルに変換し、上記−２Ｖのような電圧で動作する
オープンドレインの出力ＭＯＳＦＥＴによりＥＣＬレベ
ルの出力信号を形成することができる。
【図１】この発明に係るＣＭＯＳ集積回路装置を用いた
情報処理システムの一実施例を示す一部ブロック図であ
る。
情報処理システムの一実施例を示す一部ブロック図であ
る。
【図２】図１のＣＭＯＳ集積回路装置の入力インターフ
ァイス回路の一実施例を示す回路図である。
ァイス回路の一実施例を示す回路図である。
【図３】図２の入力インターファイス回路におけるレベ
ル変換動作を説明するための信号波形図である。
ル変換動作を説明するための信号波形図である。
【図４】この発明に先立って検討されたＥＣＬ入出力イ
ンターフェイス部の一例を示すブロック図である。
ンターフェイス部の一例を示すブロック図である。
【図５】図４の入出力インターフェイス部の動作を説明
するための波形図である。
するための波形図である。
【図６】この発明に係るＥＣＬ入出力インターフェイス
部の一実施例を示すブロック図である。
部の一実施例を示すブロック図である。
【図７】図６の入出力インターフェイス部の動作を説明
するための波形図である。
するための波形図である。
【図８】この発明に係るＣＭＯＳ集積回路装置の入出力
インターフェイス部の一実施例を示す概略配置図であ
る。
インターフェイス部の一実施例を示す概略配置図であ
る。
【図９】この発明に係るＣＭＯＳ集積回路装置の入力イ
ンターファイス回路における基準電圧用の配線の一実施
例を示す構成図である。
ンターファイス回路における基準電圧用の配線の一実施
例を示す構成図である。
【図１０】この発明に係るＣＭＯＳ集積回路装置に設け
られるＥＣＬ出力インターフェイス回路の一実施例を示
す回路図である。
られるＥＣＬ出力インターフェイス回路の一実施例を示
す回路図である。
【図１１】この発明に係るＣＭＯＳ出力回路を下地に利
用したＥＣＬ出力インターフェイスの一実施例を示す回
路図である。
用したＥＣＬ出力インターフェイスの一実施例を示す回
路図である。
【図１２】この発明に係る情報処理システムの他の一実
施例を示す要部ブロック図である。
施例を示す要部ブロック図である。
【図１３】この発明に係る情報処理システムの他の一実
施例を示す要部ブロック図である。
施例を示す要部ブロック図である。
【図１４】この発明に係る情報処理システムの他の一実
施例を示す要部ブロック図である。
施例を示す要部ブロック図である。
【図１５】上記の出力回路の他の一実施例を示す回路図
である。
である。
ＥＣＬＬＳＩ…ＥＣＬ集積回路装置、ＣＭＯＳＬＳＩ…
ＣＭＯＳ集積回路装置、ＳＡ１，ＳＡ２…差動回路、Ｌ
１，Ｌ２…伝送路、９１，９２…４回路部分、９２，９
４〜９５…出力回路、９３…出力回路用電源線、９６…
入力回路用電源線、９７…基準電圧線、９８，９９…入
力回路、１００…入力回路部、１０１…２層目配線、１
０２〜１０４…３層目配線、ＤＶ…駆動回路、ＤＬ１，
ＤＬ２…遅延回路、ＮＯＲ１〜ＮＯＲ３…ノアゲート回
路、Ｇ１…アンドゲート回路、Ｎ…インバータ回路。
ＣＭＯＳ集積回路装置、ＳＡ１，ＳＡ２…差動回路、Ｌ
１，Ｌ２…伝送路、９１，９２…４回路部分、９２，９
４〜９５…出力回路、９３…出力回路用電源線、９６…
入力回路用電源線、９７…基準電圧線、９８，９９…入
力回路、１００…入力回路部、１０１…２層目配線、１
０２〜１０４…３層目配線、ＤＶ…駆動回路、ＤＬ１，
ＤＬ２…遅延回路、ＮＯＲ１〜ＮＯＲ３…ノアゲート回
路、Ｇ１…アンドゲート回路、Ｎ…インバータ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9169−4Ｍ Ｈ０１Ｌ 21/82 Ｐ
Claims (8)
- 【請求項１】 入力されるＥＣＬレベルに対応した負の
動作電圧を基準にし、ＣＭＯＳ回路の動作電圧に対応し
た正の動作電圧を受けて動作し、ＥＣＬレベルの入力信
号を受けるＰチャンネル型の差動ＭＯＳＦＥＴを用いた
入力段増幅回路と、上記入力段増幅回路の出力信号を受
けるＮチャンネル型の差動増幅回路と、この差動増幅回
路の出力信号を受けるＣＭＯＳ出力バッファ回路と含む
入力インターフェイス回路を備えてなることを特徴とす
るＣＭＯＳ集積回路装置。 - 【請求項２】 内部ＣＭＯＳ回路により形成された出力
信号を受け、Ｎチャンネル型のオープンドレインで構成
された出力バッァからなる出力インターフェイス回路を
備えてなることを特徴とする請求項１のＣＭＯＳ集積回
路装置。 - 【請求項３】 ＣＭＯＳ構成の出力バッァを用い、その
出力端子と伝送線路との間に直列抵抗を挿入し、ハイレ
ベル側とロウレベル側に終端抵抗が設けられる出力イン
ターフェイス回路を備えてなることを特徴とする請求項
１のＣＭＯＳ集積回路装置。 - 【請求項４】 上記内部ＣＭＯＳ回路は、標準化され論
理ブロックの組み合わせにより所望の論理機能が設定さ
れるものであることを特徴とする請求項２又は請求項３
のＣＭＯＳ集積回路装置。 - 【請求項５】 上記負の動作電圧は−２Ｖであり、正の
動作電圧は約３Ｖであることを特徴とする請求項１、請
求項２、請求項３又は請求項４のＣＭＯＳ集積回路装
置。 - 【請求項６】 上記の入力インターフェイス回路を構成
する差動回路と、出力インターフェイス回路を構成する
出力バッファとは電源線が分離されてそれぞれ独立した
電源端子から電源供給が行われるものであることを特徴
とする請求項４又は請求項５のＣＭＯＳ集積回路装置。 - 【請求項７】 Ｎチャンネル型ＭＯＳＦＥＴによるプッ
シュプル構成からなる出力回路に対して、ハイレベル側
の出力ＭＯＳＦＥＴのゲートに論理回路を通して入力信
号を供給するとともに、論理回路に供給される制御信号
によりハイレベル側の出力ＭＯＳＦＥＴの動作を制御し
てプッシュプル出力回路とオープンドレイン出力回路と
に使い分けることを特徴とするＣＭＯＳ集積回路装置。 - 【請求項８】 入力されるＥＣＬレベルに対応した負の
動作電圧を基準にし、ＣＭＯＳ回路の動作電圧に対応し
た正の動作電圧を受けて動作し、ＥＣＬレベルの入力信
号を受けるＰチャンネル型の差動ＭＯＳＦＥＴを用いた
入力段増幅回路と、上記入力段増幅回路の出力信号を受
けるＮチャンネル型の差動増幅回路を含む入力インター
フェイス回路及び内部ＣＭＯＳ回路により形成された出
力信号を受け、Ｎチャンネル型のオープンドレインで構
成された出力バッァからなる出力インターフェイス回路
を備えてなるＣＭＯＳ集積回路装置をＥＣＬ集積回路装
置を主体により構成されたシステムの一部に組み込むこ
とを特徴とする情報処理システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5024789A JPH06216751A (ja) | 1993-01-20 | 1993-01-20 | Ｃｍｏｓ集積回路装置とそれを用いた情報処理システム |
| KR1019940001015A KR940018965A (ko) | 1993-01-20 | 1994-01-19 | Cmos 집적회로장치 및 그것을 사용한 데이터 처리시스템 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5024789A JPH06216751A (ja) | 1993-01-20 | 1993-01-20 | Ｃｍｏｓ集積回路装置とそれを用いた情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216751A true JPH06216751A (ja) | 1994-08-05 |
Family
ID=12147959
Family Applications (1)
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|---|---|---|---|
| JP5024789A Pending JPH06216751A (ja) | 1993-01-20 | 1993-01-20 | Ｃｍｏｓ集積回路装置とそれを用いた情報処理システム |
Country Status (3)
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|---|---|
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| JP (1) | JPH06216751A (ja) |
| KR (1) | KR940018965A (ja) |
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- 1993-01-20 JP JP5024789A patent/JPH06216751A/ja active Pending
-
1994
- 1994-01-19 KR KR1019940001015A patent/KR940018965A/ko not_active Withdrawn
- 1994-01-21 US US08/184,067 patent/US5455524A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
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| KR940018965A (ko) | 1994-08-19 |
| US5455524A (en) | 1995-10-03 |
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