JPH06216882A - 誤り訂正送信装置及び受信装置 - Google Patents
誤り訂正送信装置及び受信装置Info
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- JPH06216882A JPH06216882A JP5006774A JP677493A JPH06216882A JP H06216882 A JPH06216882 A JP H06216882A JP 5006774 A JP5006774 A JP 5006774A JP 677493 A JP677493 A JP 677493A JP H06216882 A JPH06216882 A JP H06216882A
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- H04L1/00—Arrangements for detecting or preventing errors in the information received
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- H04L1/0056—Systems characterized by the type of code used
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- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
- H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
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- H04L1/0042—Encoding specially adapted to other signal generation operation, e.g. in order to reduce transmit distortions, jitter, or to improve signal shape
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- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
- H04L1/0054—Maximum-likelihood or sequential decoding, e.g. Viterbi, Fano, ZJ algorithms
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
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Abstract
(57)【要約】
【目的】 誤って同期検出されることを防止できる誤り
訂正送信装置及び受信装置を提供する。 【構成】 デインターリーブ回路２のメモリ４の書き込
み時の列方向のアドレス・カウンタにアップ／ダウン・
カウンタ５を用い、読み出し時の行方向のアドレス・カ
ウンタにＭ系列カウンタ７を用い、同期検出回路１１で
同期検出されるまで可変遅延回路１の遅延量を変化させ
る。
訂正送信装置及び受信装置を提供する。 【構成】 デインターリーブ回路２のメモリ４の書き込
み時の列方向のアドレス・カウンタにアップ／ダウン・
カウンタ５を用い、読み出し時の行方向のアドレス・カ
ウンタにＭ系列カウンタ７を用い、同期検出回路１１で
同期検出されるまで可変遅延回路１の遅延量を変化させ
る。
Description
【０００１】
【産業上の利用分野】本発明は、多相ＰＳＫ、多値ＱＡ
Ｍなどのディジタル伝送に用いられる誤り訂正送信装置
及び受信装置に関するものである。
Ｍなどのディジタル伝送に用いられる誤り訂正送信装置
及び受信装置に関するものである。
【０００２】
【従来の技術】近年、ディジタル信号処理による映像信
号の帯域圧縮技術の進歩に伴い、ディジタルデータの伝
送が通信分野だけにとどまらず、放送分野にまで広く普
及する可能性が出てきており、ＱＰＳＫ、１６ＱＡＭな
どのディジタル伝送用の誤り訂正装置は必須の技術とな
ってきている。
号の帯域圧縮技術の進歩に伴い、ディジタルデータの伝
送が通信分野だけにとどまらず、放送分野にまで広く普
及する可能性が出てきており、ＱＰＳＫ、１６ＱＡＭな
どのディジタル伝送用の誤り訂正装置は必須の技術とな
ってきている。
【０００３】以下図面を参照しながら、上述した従来の
誤り訂正装置の一例について説明する。
誤り訂正装置の一例について説明する。
【０００４】図７は、従来の誤り訂正装置のブロック図
である。図７において、誤り訂正装置には、ディジタル
信号を送信する送信装置と送信されてきたディジタル信
号を受信する受信装置がある。一方の送信装置には、送
信しようとするディジタル信号を入力する入力端子１８
が設けられ、その入力端子１８には、入力ディジタル信
号を誤り訂正符号化する畳込み符号化器１７が接続され
ている。その畳込み符号化器１７には、畳込み符号化さ
れたデータをあらかじめ定まったブロック長毎に入れ替
えるインターリーブ回路１６が接続され、そのインター
リーブ回路１６には、ディジタル信号を変調するディジ
タル変調器１５が接続され、そのディジタル変調器１５
は、ディジタル変調波を伝送路に出力するための出力端
子１４に接続されている。
である。図７において、誤り訂正装置には、ディジタル
信号を送信する送信装置と送信されてきたディジタル信
号を受信する受信装置がある。一方の送信装置には、送
信しようとするディジタル信号を入力する入力端子１８
が設けられ、その入力端子１８には、入力ディジタル信
号を誤り訂正符号化する畳込み符号化器１７が接続され
ている。その畳込み符号化器１７には、畳込み符号化さ
れたデータをあらかじめ定まったブロック長毎に入れ替
えるインターリーブ回路１６が接続され、そのインター
リーブ回路１６には、ディジタル信号を変調するディジ
タル変調器１５が接続され、そのディジタル変調器１５
は、ディジタル変調波を伝送路に出力するための出力端
子１４に接続されている。
【０００５】他方の受信装置には、伝送されてくるディ
ジタル変調波を入力する入力端子１３が設けられ、その
入力端子１３には、入力されたディジタル変調波を復調
するディジタル復調器１２が接続され、そのディジタル
復調器１２には、復調されたディジタル信号のブロック
の区切りを制御するブロック位相制御回路１が接続され
ている。そのブロック位相制御回路１には、送信側でな
されたインターリーブを解くデインターリーブ回路２が
接続され、そのデインターリーブ回路２には、誤り訂正
符号化された信号を復号するビタビ復号器３が接続され
ている。そのビタビ復号器３には、符号の同期を検出す
る同期検出回路１１が接続され、その同期検出回路１１
には、検出結果に基づきビタビ復号器３の入力信号のブ
ロックの区切りをを制御するためにブロック位相制御回
路１が接続されている。又、ビタビ復号器３には、誤り
訂正復号されたデータを出力する出力端子１０が接続さ
れている。
ジタル変調波を入力する入力端子１３が設けられ、その
入力端子１３には、入力されたディジタル変調波を復調
するディジタル復調器１２が接続され、そのディジタル
復調器１２には、復調されたディジタル信号のブロック
の区切りを制御するブロック位相制御回路１が接続され
ている。そのブロック位相制御回路１には、送信側でな
されたインターリーブを解くデインターリーブ回路２が
接続され、そのデインターリーブ回路２には、誤り訂正
符号化された信号を復号するビタビ復号器３が接続され
ている。そのビタビ復号器３には、符号の同期を検出す
る同期検出回路１１が接続され、その同期検出回路１１
には、検出結果に基づきビタビ復号器３の入力信号のブ
ロックの区切りをを制御するためにブロック位相制御回
路１が接続されている。又、ビタビ復号器３には、誤り
訂正復号されたデータを出力する出力端子１０が接続さ
れている。
【０００６】以上のように構成された誤り訂正装置につ
いて、以下その動作について説明する。
いて、以下その動作について説明する。
【０００７】まず、送信装置側では、畳込み符号化器１
７により誤り訂正符号化されたディジタル信号を、イン
ターリーブ回路１６が、例えば、行方向７個、列方向４
個で構成されるメモリへ行方向へ順次書き込み、その後
メモリに書き込まれたデータを列方向に読み出していく
（図６参照）。読み出されたデータはディジタル変調器
１５によって変調され、出力端子１４から伝送路へ送信
される。
７により誤り訂正符号化されたディジタル信号を、イン
ターリーブ回路１６が、例えば、行方向７個、列方向４
個で構成されるメモリへ行方向へ順次書き込み、その後
メモリに書き込まれたデータを列方向に読み出していく
（図６参照）。読み出されたデータはディジタル変調器
１５によって変調され、出力端子１４から伝送路へ送信
される。
【０００８】次に、受信装置側では、送信されてきたデ
ィジタル変調波が入力端子１３から入力され、ディジタ
ル復調器１２によって復調されてブロック位相制御回路
１へ入力される。ブロック位相制御回路１は、同期検出
回路１１により、ある積分周期で符号の同期がとれてい
ないと判定された時に、デインターリーブのブロックの
位相を１ビット（または１シンボル）シフトし、符号の
同期がとれたと判定されるまでその位相のシフトを続
け、同期がとれたと判定された場合は、現状のブロック
の区切りの位相を維持する。これは、送信側でインター
リーブされたブロックの区切りと受信側でデインターリ
ーブするブロックの区切りが一致しない場合には、ビタ
ビ復号器３の同期がとれないことを利用している。
ィジタル変調波が入力端子１３から入力され、ディジタ
ル復調器１２によって復調されてブロック位相制御回路
１へ入力される。ブロック位相制御回路１は、同期検出
回路１１により、ある積分周期で符号の同期がとれてい
ないと判定された時に、デインターリーブのブロックの
位相を１ビット（または１シンボル）シフトし、符号の
同期がとれたと判定されるまでその位相のシフトを続
け、同期がとれたと判定された場合は、現状のブロック
の区切りの位相を維持する。これは、送信側でインター
リーブされたブロックの区切りと受信側でデインターリ
ーブするブロックの区切りが一致しない場合には、ビタ
ビ復号器３の同期がとれないことを利用している。
【０００９】このように符号の同期検出回路１１を用い
て、受信側でインターリーブされたブロックの区切りを
見つけ、ブロックの区切り毎にデインターリーブし、ビ
タビ復号器３により誤り訂正復号化する（例えば、特開
平３−３２１３１。また、符号の同期については、例え
ば文献「安田他：”ビタビ復号における符号同期方
式”，信学論(B), vol.J66-B, No.5, pp.623〜630,
（昭58-05 ））。
て、受信側でインターリーブされたブロックの区切りを
見つけ、ブロックの区切り毎にデインターリーブし、ビ
タビ復号器３により誤り訂正復号化する（例えば、特開
平３−３２１３１。また、符号の同期については、例え
ば文献「安田他：”ビタビ復号における符号同期方
式”，信学論(B), vol.J66-B, No.5, pp.623〜630,
（昭58-05 ））。
【００１０】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、図６に示すように、正しくないデータの
区切りでデインターリーブされた場合でもインターリー
ブ前のデータの配列が残存する箇所が多く、同期検出回
路１１で誤って同期検出される可能性があるという課題
がある。
うな構成では、図６に示すように、正しくないデータの
区切りでデインターリーブされた場合でもインターリー
ブ前のデータの配列が残存する箇所が多く、同期検出回
路１１で誤って同期検出される可能性があるという課題
がある。
【００１１】本発明は、従来の誤り訂正装置のこのよう
な課題を考慮し、誤って同期検出されることを防止でき
る誤り訂正送信装置及び受信装置を提供することを目的
とするものである。
な課題を考慮し、誤って同期検出されることを防止でき
る誤り訂正送信装置及び受信装置を提供することを目的
とするものである。
【００１２】
【課題を解決するための手段】請求項１の本発明は、デ
ィジタル信号を誤り訂正符号化する誤り訂正符号化手段
と、行及び列で構成され、誤り訂正符号化された信号を
読み書き可能なメモリと、そのメモリへの書き込み時に
は、予め決められた乱数に基づく行方向アドレスに従っ
て信号をメモリに書き込む書き込み手段と、メモリから
の読み出し時には、メモリに書き込まれた信号を、列方
向に読み出す読み出し手段と、メモリから読み出された
信号を伝送信号として出力する出力手段とを備えた誤り
訂正送信装置である。
ィジタル信号を誤り訂正符号化する誤り訂正符号化手段
と、行及び列で構成され、誤り訂正符号化された信号を
読み書き可能なメモリと、そのメモリへの書き込み時に
は、予め決められた乱数に基づく行方向アドレスに従っ
て信号をメモリに書き込む書き込み手段と、メモリから
の読み出し時には、メモリに書き込まれた信号を、列方
向に読み出す読み出し手段と、メモリから読み出された
信号を伝送信号として出力する出力手段とを備えた誤り
訂正送信装置である。
【００１３】請求項３の本発明は、請求項１記載の伝送
信号を入力する入力手段と、行及び列で構成され、入力
信号を読み書き可能なメモリと、そのメモリへの書き込
み時には、入力信号を列方向に書き込む書き込み手段
と、メモリからの読み出し時には、決められた乱数に基
づく行方向アドレスに従って読み出す読み出し手段と、
メモリから読み出された信号を誤り訂正復号する誤り訂
正復号手段と、その誤り訂正復号される信号の同期を検
出する同期検出手段とを備えた誤り訂正受信装置であ
る。
信号を入力する入力手段と、行及び列で構成され、入力
信号を読み書き可能なメモリと、そのメモリへの書き込
み時には、入力信号を列方向に書き込む書き込み手段
と、メモリからの読み出し時には、決められた乱数に基
づく行方向アドレスに従って読み出す読み出し手段と、
メモリから読み出された信号を誤り訂正復号する誤り訂
正復号手段と、その誤り訂正復号される信号の同期を検
出する同期検出手段とを備えた誤り訂正受信装置であ
る。
【００１４】請求項６の本発明は、ディジタル信号を誤
り訂正符号化する誤り訂正符号化手段と、行及び列で構
成され、誤り訂正符号化された信号を読み書き可能なメ
モリと、そのメモリへ信号を行方向に書き込む書き込み
手段と、読み出し時には、そのメモリに書き込まれた信
号を、列方向に読み出していき、隣の列への切り換わり
時には、逆方向から読み出していく読み出し手段と、メ
モリから読み出された信号を伝送信号として出力する出
力手段とを備えた誤り訂正送信装置である。
り訂正符号化する誤り訂正符号化手段と、行及び列で構
成され、誤り訂正符号化された信号を読み書き可能なメ
モリと、そのメモリへ信号を行方向に書き込む書き込み
手段と、読み出し時には、そのメモリに書き込まれた信
号を、列方向に読み出していき、隣の列への切り換わり
時には、逆方向から読み出していく読み出し手段と、メ
モリから読み出された信号を伝送信号として出力する出
力手段とを備えた誤り訂正送信装置である。
【００１５】請求項７の本発明は、請求項６記載の伝送
信号を入力する入力手段と、行及び列で構成され、入力
信号を読み書き可能なメモリと、そのメモリへの書き込
み時には、入力信号を列方向に書き込んでいき、隣の列
への切り換わり時には、逆方向へ書き込んでいく書き込
み手段と、メモリへ書き込まれた入力信号を行方向に読
み出す読み出し手段と、メモリから読み出された信号を
誤り訂正復号する誤り訂正復号手段と、その誤り訂正復
号される信号の同期を検出する同期検出手段とを備えた
誤り訂正受信装置である。
信号を入力する入力手段と、行及び列で構成され、入力
信号を読み書き可能なメモリと、そのメモリへの書き込
み時には、入力信号を列方向に書き込んでいき、隣の列
への切り換わり時には、逆方向へ書き込んでいく書き込
み手段と、メモリへ書き込まれた入力信号を行方向に読
み出す読み出し手段と、メモリから読み出された信号を
誤り訂正復号する誤り訂正復号手段と、その誤り訂正復
号される信号の同期を検出する同期検出手段とを備えた
誤り訂正受信装置である。
【００１６】
【作用】請求項１の本発明は、誤り訂正符号化手段が、
ディジタル信号を誤り訂正符号化し、書き込み手段が、
予め決められた乱数に基づく行方向アドレスに従って誤
り訂正符号化された信号をメモリに書き込み、読み出し
手段が、メモリに書き込まれた信号を、列方向に読み出
し、出力手段が、メモリから読み出された信号を伝送信
号として出力する。
ディジタル信号を誤り訂正符号化し、書き込み手段が、
予め決められた乱数に基づく行方向アドレスに従って誤
り訂正符号化された信号をメモリに書き込み、読み出し
手段が、メモリに書き込まれた信号を、列方向に読み出
し、出力手段が、メモリから読み出された信号を伝送信
号として出力する。
【００１７】請求項３の本発明は、入力手段が、伝送信
号を入力し、書き込み手段が、入力信号を列方向に書き
込み、読み出し手段が、決められた乱数に基づく行方向
アドレスに従って読み出し、誤り訂正復号手段が、メモ
リから読み出された信号を誤り訂正復号し、同期検出手
段が、その誤り訂正復号される信号の同期を検出する。
号を入力し、書き込み手段が、入力信号を列方向に書き
込み、読み出し手段が、決められた乱数に基づく行方向
アドレスに従って読み出し、誤り訂正復号手段が、メモ
リから読み出された信号を誤り訂正復号し、同期検出手
段が、その誤り訂正復号される信号の同期を検出する。
【００１８】
【実施例】以下に、本発明をその実施例を示す図面に基
づいて説明する。
づいて説明する。
【００１９】図１は、本発明にかかる一実施例の誤り訂
正受信装置のブロック図、図２は、誤り訂正送信装置の
ブロック図を示すものである。この誤り訂正受信装置及
び誤り訂正送信装置により誤り訂正装置が構成される。
すなわち、図１の誤り訂正受信装置には、ディジタル信
号を入力する入力端子９が設けられ、その入力端子９に
は、信号の遅延量を変化させる可変遅延回路１が接続さ
れている（可変遅延回路１は従来例のブロック位相制御
回路と同等である）。その可変遅延回路１には、データ
のインターリーブを解くデインターリーブ回路２が接続
され、そのデインターリーブ回路２には、誤り訂正符号
化された信号を復号するビタビ復号器３が接続されてい
る。そのビタビ復号器３には、復号された信号を出力す
る出力端子１０と、符号の同期を検出する同期検出回路
１１が接続され、その同期検出回路１１は可変遅延回路
１に接続されている。又、入力端子９の前段には、入力
手段としてディジタル変調波を復調するディジタル復調
器（図示省略）が接続されている。
正受信装置のブロック図、図２は、誤り訂正送信装置の
ブロック図を示すものである。この誤り訂正受信装置及
び誤り訂正送信装置により誤り訂正装置が構成される。
すなわち、図１の誤り訂正受信装置には、ディジタル信
号を入力する入力端子９が設けられ、その入力端子９に
は、信号の遅延量を変化させる可変遅延回路１が接続さ
れている（可変遅延回路１は従来例のブロック位相制御
回路と同等である）。その可変遅延回路１には、データ
のインターリーブを解くデインターリーブ回路２が接続
され、そのデインターリーブ回路２には、誤り訂正符号
化された信号を復号するビタビ復号器３が接続されてい
る。そのビタビ復号器３には、復号された信号を出力す
る出力端子１０と、符号の同期を検出する同期検出回路
１１が接続され、その同期検出回路１１は可変遅延回路
１に接続されている。又、入力端子９の前段には、入力
手段としてディジタル変調波を復調するディジタル復調
器（図示省略）が接続されている。
【００２０】上述のデインターリーブ回路２には、行及
び列で構成された読み出し、書き込みが可能なメモリ４
（一般にはｍ×ｎで表される２次元メモリである）が設
けられ、そのメモリ４には、可変遅延回路１からのデー
タを書き込むための書き込み手段２０及び、メモリ４に
書き込まれたデータをビタビ復号器３へ出力するための
読み出し手段２１が接続されている。この書き込み手段
２０には、書き込み時の列方向アドレスを与えるための
アップ／ダウン・カウンタ５及び行方向アドレスを与え
るためのアップ・カウンタ６が接続され、読み出し手段
２１には、読み出し時の行方向アドレスを与えるための
Ｍ系列カウンタ７及び列方向アドレスを与えるためのア
ップ・カウンタ８が接続されている。
び列で構成された読み出し、書き込みが可能なメモリ４
（一般にはｍ×ｎで表される２次元メモリである）が設
けられ、そのメモリ４には、可変遅延回路１からのデー
タを書き込むための書き込み手段２０及び、メモリ４に
書き込まれたデータをビタビ復号器３へ出力するための
読み出し手段２１が接続されている。この書き込み手段
２０には、書き込み時の列方向アドレスを与えるための
アップ／ダウン・カウンタ５及び行方向アドレスを与え
るためのアップ・カウンタ６が接続され、読み出し手段
２１には、読み出し時の行方向アドレスを与えるための
Ｍ系列カウンタ７及び列方向アドレスを与えるためのア
ップ・カウンタ８が接続されている。
【００２１】一方、図２の誤り訂正送信装置には、伝送
しようとするディジタル信号を入力する入力端子１８が
設けられ、その入力端子１８には、入力されたディジタ
ル信号を誤り訂正符号化する畳み込み符号化器１７が接
続されている。その畳み込み符号化器１７には、データ
を予め定まったブロック長毎に入れ替えるインターリー
ブ回路１６が接続され、そのインターリーブ回路１６
は、データを出力する出力端子１９に接続されている。
又、出力端子１９には、出力手段としてディジタル信号
を変調するディジタル変調器（図示省略）が接続されて
いる。
しようとするディジタル信号を入力する入力端子１８が
設けられ、その入力端子１８には、入力されたディジタ
ル信号を誤り訂正符号化する畳み込み符号化器１７が接
続されている。その畳み込み符号化器１７には、データ
を予め定まったブロック長毎に入れ替えるインターリー
ブ回路１６が接続され、そのインターリーブ回路１６
は、データを出力する出力端子１９に接続されている。
又、出力端子１９には、出力手段としてディジタル信号
を変調するディジタル変調器（図示省略）が接続されて
いる。
【００２２】上述のインターリーブ回路１６には、行及
び列で構成された読み出し、書き込みが可能なメモリ４
（一般的にｍ×ｎで表される２次元メモリである）が設
けられ、そのメモリ４には、畳み込み符号化器１７から
のデータを書き込むための書き込み手段２０及び、メモ
リ４に書き込まれたデータを出力するための読み出し手
段２１が接続されている。この書き込み手段２０には、
書き込み時の行方向アドレスを与えるためのＭ系列カウ
ンタ７及び列方向アドレスを与えるためのアップ・カウ
ンタ８が接続され、読み出し手段２１には、読み出し時
の列方向アドレスを与えるためのアップ／ダウン・カウ
ンタ５及び行方向アドレスを与えるためのアップ・カウ
ンタ６が接続されている。
び列で構成された読み出し、書き込みが可能なメモリ４
（一般的にｍ×ｎで表される２次元メモリである）が設
けられ、そのメモリ４には、畳み込み符号化器１７から
のデータを書き込むための書き込み手段２０及び、メモ
リ４に書き込まれたデータを出力するための読み出し手
段２１が接続されている。この書き込み手段２０には、
書き込み時の行方向アドレスを与えるためのＭ系列カウ
ンタ７及び列方向アドレスを与えるためのアップ・カウ
ンタ８が接続され、読み出し手段２１には、読み出し時
の列方向アドレスを与えるためのアップ／ダウン・カウ
ンタ５及び行方向アドレスを与えるためのアップ・カウ
ンタ６が接続されている。
【００２３】ここで、上記のビタビ復号器３が誤り訂正
復号手段を構成し、畳み込み符号化器１７が誤り訂正符
号化手段を構成している。
復号手段を構成し、畳み込み符号化器１７が誤り訂正符
号化手段を構成している。
【００２４】次に、以上のように構成された誤り訂正装
置の動作について説明する。
置の動作について説明する。
【００２５】まず、誤り訂正送信装置において、ディジ
タル信号が畳み込み符号化器１７により誤り訂正符号化
され、その信号がインターリーブ回路２によってインタ
ーリーブされる。このインターリーブは、例えば図３に
示すように、行方向に７個、列方向に４個で構成された
メモリ４へ、書き込み手段２０により行方向にデータを
書き込んでいく。この書き込み時の行方向アドレスは、
Ｍ系列カウンタ７が発生する乱数によって与えられ、デ
ータが１つの行に全部埋まるとアップ・カウンタ８によ
り列方向アドレスが１つ増加し、それが列方向アドレス
として与えられる。次に、このようにして書き込まれた
データは、読み出し手段２１により読み出される。この
読み出し時の列方向アドレスは、アップ／ダウン・カウ
ンタ５により与えられ、行方向アドレスは、アップ・カ
ウンタ６により与えられる。このようにしてメモリ４か
ら読み出されたデータは、ディジタル変調器により変調
されて伝送路に送信される。
タル信号が畳み込み符号化器１７により誤り訂正符号化
され、その信号がインターリーブ回路２によってインタ
ーリーブされる。このインターリーブは、例えば図３に
示すように、行方向に７個、列方向に４個で構成された
メモリ４へ、書き込み手段２０により行方向にデータを
書き込んでいく。この書き込み時の行方向アドレスは、
Ｍ系列カウンタ７が発生する乱数によって与えられ、デ
ータが１つの行に全部埋まるとアップ・カウンタ８によ
り列方向アドレスが１つ増加し、それが列方向アドレス
として与えられる。次に、このようにして書き込まれた
データは、読み出し手段２１により読み出される。この
読み出し時の列方向アドレスは、アップ／ダウン・カウ
ンタ５により与えられ、行方向アドレスは、アップ・カ
ウンタ６により与えられる。このようにしてメモリ４か
ら読み出されたデータは、ディジタル変調器により変調
されて伝送路に送信される。
【００２６】次に、誤り訂正受信装置では、伝送路から
入力されたディジタル変調信号が、ディジタル復調器に
おいて復調されてＡ／Ｄコンバータによってディジタル
信号に変換された後、入力端子９に入力されて可変遅延
回路１へ送られる。可変遅延回路１ではデインターリー
ブ回路２のブロックの区切り毎に、ビタビ復号器３での
同期検出が成立か不成立かを判定し、不成立の場合には
遅延量を１サンプル分（１クロック分）だけ一方向に変
化させる。なお可変遅延回路１は読み書き可能なメモリ
を用いて、巡回的に連続させて使用することによって実
現できる。すなわち、書き込みは連続して行い、書き込
みアドレスと読み出しアドレスとの差を変えることによ
り、遅延量を変化させることができる。
入力されたディジタル変調信号が、ディジタル復調器に
おいて復調されてＡ／Ｄコンバータによってディジタル
信号に変換された後、入力端子９に入力されて可変遅延
回路１へ送られる。可変遅延回路１ではデインターリー
ブ回路２のブロックの区切り毎に、ビタビ復号器３での
同期検出が成立か不成立かを判定し、不成立の場合には
遅延量を１サンプル分（１クロック分）だけ一方向に変
化させる。なお可変遅延回路１は読み書き可能なメモリ
を用いて、巡回的に連続させて使用することによって実
現できる。すなわち、書き込みは連続して行い、書き込
みアドレスと読み出しアドレスとの差を変えることによ
り、遅延量を変化させることができる。
【００２７】その後、可変遅延回路１の出力はデインタ
ーリーブ回路２に入力される。デインターリーブ回路２
は、行および列からなる２次元メモリ４と、書き込み時
に列方向アドレスをアップ／ダウン・カウントするアッ
プ／ダウン・カウンタ５と、アップ／ダウン・カウンタ
５がアップ・カウントする場合はその桁上がり信号で、
ダウン・カウントする場合はその桁下がり信号で、行方
向アドレスをアップ・カウントするアップ・カウンタ６
と、２次元メモリ４の読み出し時には、行方向アドレス
を周期性を有する疑似ランダム数列を発生してカウント
するＭ系列カウンタ７と、Ｍ系列カウンタ７の桁上がり
信号で列方向アドレスをアップ・カウントするアップ・
カウンタ８とで構成される。なおデインターリーブ回路
２では、同時に書き込みと読み出しを行うことはできな
いので、実際には同じ２次元メモリを２個用意し、一方
にデータを書き込んでいるときには他方から既に書き込
まれた１ブロック前のデータを読み出すようにする。あ
るいは１個のメモリをバンク切り換えすることにより同
等の機能を得るようにしてもよい。
ーリーブ回路２に入力される。デインターリーブ回路２
は、行および列からなる２次元メモリ４と、書き込み時
に列方向アドレスをアップ／ダウン・カウントするアッ
プ／ダウン・カウンタ５と、アップ／ダウン・カウンタ
５がアップ・カウントする場合はその桁上がり信号で、
ダウン・カウントする場合はその桁下がり信号で、行方
向アドレスをアップ・カウントするアップ・カウンタ６
と、２次元メモリ４の読み出し時には、行方向アドレス
を周期性を有する疑似ランダム数列を発生してカウント
するＭ系列カウンタ７と、Ｍ系列カウンタ７の桁上がり
信号で列方向アドレスをアップ・カウントするアップ・
カウンタ８とで構成される。なおデインターリーブ回路
２では、同時に書き込みと読み出しを行うことはできな
いので、実際には同じ２次元メモリを２個用意し、一方
にデータを書き込んでいるときには他方から既に書き込
まれた１ブロック前のデータを読み出すようにする。あ
るいは１個のメモリをバンク切り換えすることにより同
等の機能を得るようにしてもよい。
【００２８】送信側でインターリーブによって並べ替え
られたデータが、デインターリーブ回路２によって正し
いデータの区切りでデインターリーブされた場合には、
インターリーブ前の元の配列に戻り、ビタビ復号器３に
入力される。ビタビ復号器３では入力されたデータ列に
対してビタビ復号を行い、出力端子１０へ出力する。ビ
タビ復号器３では品質の悪い伝送路においても同期検出
および同期保持が行えるようにするために、一定の時間
すなわち一定個数の入力データをモニタして、同期検出
が成立か不成立かを判定する。ここで、デインターリー
ブ回路２の２次元メモリをｍ＊ｎ空間とすると、ビタビ
復号器３のモニタ期間はｍ＊ｎより小さくなるように設
定する必要がある。
られたデータが、デインターリーブ回路２によって正し
いデータの区切りでデインターリーブされた場合には、
インターリーブ前の元の配列に戻り、ビタビ復号器３に
入力される。ビタビ復号器３では入力されたデータ列に
対してビタビ復号を行い、出力端子１０へ出力する。ビ
タビ復号器３では品質の悪い伝送路においても同期検出
および同期保持が行えるようにするために、一定の時間
すなわち一定個数の入力データをモニタして、同期検出
が成立か不成立かを判定する。ここで、デインターリー
ブ回路２の２次元メモリをｍ＊ｎ空間とすると、ビタビ
復号器３のモニタ期間はｍ＊ｎより小さくなるように設
定する必要がある。
【００２９】次に上記実施例のデインターリーブ回路２
では、正しいデータの区切り以外でデインターリーブし
た場合には、元のデータの配列が分断されて拡散される
ためにビタビ復号器３で同期検出が成立しないことを図
３及び図６を用いて説明する。
では、正しいデータの区切り以外でデインターリーブし
た場合には、元のデータの配列が分断されて拡散される
ためにビタビ復号器３で同期検出が成立しないことを図
３及び図６を用いて説明する。
【００３０】これらの図は、インターリーブ前、インタ
ーリーブ回路、伝送路、デインターリーブ回路、デイン
ターリーブ後でのデータ配列を順を追って示したもので
ある。又、インターリーブ回路１６、デインターリーブ
回路２で用いる２次元メモリ４は簡単のため、行方向７
個、列方向４個の７＊４のメモリ空間とした。アドレス
は行・列ともに０番地から始まっているとし、アドレス
の原点はメモリ空間の左上とする。
ーリーブ回路、伝送路、デインターリーブ回路、デイン
ターリーブ後でのデータ配列を順を追って示したもので
ある。又、インターリーブ回路１６、デインターリーブ
回路２で用いる２次元メモリ４は簡単のため、行方向７
個、列方向４個の７＊４のメモリ空間とした。アドレス
は行・列ともに０番地から始まっているとし、アドレス
の原点はメモリ空間の左上とする。
【００３１】また、送信側にあるインターリーブ回路１
６のアドレス制御は、デインターリーブ回路２での処理
と対応していなければならないので、以下のように制御
する。すなわち、書き込み時には、行方向アドレスを周
期性を有する疑似ランダム数列を発生するＭ系列カウン
タ７でカウントし、その桁上がり信号で列方向アドレス
をアップ・カウントする。読み出し時には、列方向アド
レスをアップ／ダウン・カウントし、その桁上がり信号
または桁下がり信号で行方向をアップ・カウントする。
またインターリーブ回路１６、デインターリーブ回路２
に使用するＭ系列カウンタ７の生成多項式は同じ式を用
いなければならない。
６のアドレス制御は、デインターリーブ回路２での処理
と対応していなければならないので、以下のように制御
する。すなわち、書き込み時には、行方向アドレスを周
期性を有する疑似ランダム数列を発生するＭ系列カウン
タ７でカウントし、その桁上がり信号で列方向アドレス
をアップ・カウントする。読み出し時には、列方向アド
レスをアップ／ダウン・カウントし、その桁上がり信号
または桁下がり信号で行方向をアップ・カウントする。
またインターリーブ回路１６、デインターリーブ回路２
に使用するＭ系列カウンタ７の生成多項式は同じ式を用
いなければならない。
【００３２】図６は行方向、列方向ともに通常のアップ
・カウンタを用いた従来例の場合である。図６は正しい
データの区切りから１シンボルずれた位置でデインター
リーブされた場合である。デインターリーブ後の結果か
ら明らかなように、インターリーブ前のデータ配列があ
る程度保存されており、同期検出回路１１で誤って同期
検出が成立する可能性が高い。すなわち、ビタビ復号器
３で符号の同期がとれていないにもかかわらず、同期が
とれていると判定されてしまう。
・カウンタを用いた従来例の場合である。図６は正しい
データの区切りから１シンボルずれた位置でデインター
リーブされた場合である。デインターリーブ後の結果か
ら明らかなように、インターリーブ前のデータ配列があ
る程度保存されており、同期検出回路１１で誤って同期
検出が成立する可能性が高い。すなわち、ビタビ復号器
３で符号の同期がとれていないにもかかわらず、同期が
とれていると判定されてしまう。
【００３３】図３はデインターリーブ回路２の書き込み
時の列方向カウンタにアップ／ダウン・カウンタ５を使
用し、読み出し時の行方向カウンタにＭ系列カウンタ７
を使用した場合である。ここではＭ系列の生成多項式
は、Ｘ3 ＋Ｘ2 ＋１とした。これによりカウント値は
０、４、６、３、５、２、１、０と周期７で変化する。
一般に次数ｎの生成多項式で構成されるＭ系列カウンタ
７の周期は２n −１である。図３では正しいデータの区
切りから１列ずれた位置でデインターリーブされた場合
であるが、デインターリーブ後の結果は元のデータ配列
が分断されて拡散されているので、同期検出回路１１で
誤って同期検出が成立する可能性はない。
時の列方向カウンタにアップ／ダウン・カウンタ５を使
用し、読み出し時の行方向カウンタにＭ系列カウンタ７
を使用した場合である。ここではＭ系列の生成多項式
は、Ｘ3 ＋Ｘ2 ＋１とした。これによりカウント値は
０、４、６、３、５、２、１、０と周期７で変化する。
一般に次数ｎの生成多項式で構成されるＭ系列カウンタ
７の周期は２n −１である。図３では正しいデータの区
切りから１列ずれた位置でデインターリーブされた場合
であるが、デインターリーブ後の結果は元のデータ配列
が分断されて拡散されているので、同期検出回路１１で
誤って同期検出が成立する可能性はない。
【００３４】以上のように本実施例によれば、デインタ
ーリーブ回路用メモリの書き込み時の列方向アドレス・
カウンタにアップ／ダウン・カウンタ５を用い、読み出
し時の行方向アドレス・カウンタにＭ系列カウンタ７を
用いるという構成を備えることにより、正しいデータの
区切りでデインターリーブした場合のみ、元のデータの
配列が分断されずに元に戻るために、同期検出回路１１
での誤同期検出の発生を避けることができる。
ーリーブ回路用メモリの書き込み時の列方向アドレス・
カウンタにアップ／ダウン・カウンタ５を用い、読み出
し時の行方向アドレス・カウンタにＭ系列カウンタ７を
用いるという構成を備えることにより、正しいデータの
区切りでデインターリーブした場合のみ、元のデータの
配列が分断されずに元に戻るために、同期検出回路１１
での誤同期検出の発生を避けることができる。
【００３５】次に、他の実施例として、誤り訂正送信装
置においては、書き込み手段の行方向アドレスの与え方
を従来例と同様の方法で行い、読み出し手段の列方向ア
ドレスの与え方を上記実施例と同様にアップ／ダウン・
カウンタを用いて行う（図示省略）。又、それと対応す
るように、誤り訂正受信装置においては、書き込み手段
の列方向アドレスの与え方を上記実施例と同様にアップ
／ダウン・カウンタを用いて行い、読み出し手段の行方
向アドレスの与え方を従来例と同様の方法で行う（図示
省略）。
置においては、書き込み手段の行方向アドレスの与え方
を従来例と同様の方法で行い、読み出し手段の列方向ア
ドレスの与え方を上記実施例と同様にアップ／ダウン・
カウンタを用いて行う（図示省略）。又、それと対応す
るように、誤り訂正受信装置においては、書き込み手段
の列方向アドレスの与え方を上記実施例と同様にアップ
／ダウン・カウンタを用いて行い、読み出し手段の行方
向アドレスの与え方を従来例と同様の方法で行う（図示
省略）。
【００３６】以上の構成により図４に示すように、デイ
ンターリーブ回路２の書き込み時の列方向カウンタにア
ップ／ダウン・カウンタを使用し、読み出し時の行方向
カウンタに通常のアップ・カウンタを用いた場合（図４
は図６と同様に、正しいデータの区切りから１シンボル
ずれた位置でデインターリーブされた場合を示す）、デ
インターリーブ後の結果は元のデータ配列が分断されて
拡散されているので、同期検出回路で誤って同期検出が
成立する可能性はない。
ンターリーブ回路２の書き込み時の列方向カウンタにア
ップ／ダウン・カウンタを使用し、読み出し時の行方向
カウンタに通常のアップ・カウンタを用いた場合（図４
は図６と同様に、正しいデータの区切りから１シンボル
ずれた位置でデインターリーブされた場合を示す）、デ
インターリーブ後の結果は元のデータ配列が分断されて
拡散されているので、同期検出回路で誤って同期検出が
成立する可能性はない。
【００３７】但し、このデインターリーブ回路２の書き
込み時の列方向カウンタにアップ／ダウン・カウンタを
使用し、読み出し時の行方向カウンタに通常のアップ・
カウンタを用いた構成の場合、図５に示すように、図３
と同様に正しいデータの区切りから１列ずれた位置でデ
インターリーブされた場合には、書き込み時の列方向カ
ウンタにアップ／ダウン・カウンタを使用した効果はな
く、インターリーブ前のデータ配列がある程度保存され
ており、同期検出回路で誤って同期検出が成立する可能
性が高くなる。
込み時の列方向カウンタにアップ／ダウン・カウンタを
使用し、読み出し時の行方向カウンタに通常のアップ・
カウンタを用いた構成の場合、図５に示すように、図３
と同様に正しいデータの区切りから１列ずれた位置でデ
インターリーブされた場合には、書き込み時の列方向カ
ウンタにアップ／ダウン・カウンタを使用した効果はな
く、インターリーブ前のデータ配列がある程度保存され
ており、同期検出回路で誤って同期検出が成立する可能
性が高くなる。
【００３８】なお、上記実施例では、誤り訂正送信装置
では、書き込み時の行方向アドレスをＭ系列カウンタに
より与え、読み出し時の列方向アドレスをアップ／ダウ
ン・カウンタにより与え、あるいは、書き込み時の行方
向アドレスをアップ・カウンタにより与え、読み出し時
の列方向アドレスをアップ／ダウン・カウンタにより与
える構成とし、誤り訂正受信装置では、書き込み時の列
方向アドレスをアップ／ダウン・カウンタにより与え、
読み出し時の行方向アドレスをＭ系列カウンタにより与
え、あるいは、書き込み時の列方向アドレスをアップ／
ダウン・カウンタにより与え、読み出し時の行方向アド
レスをアップ・カウンタにより与える構成としたが、こ
れに代えて、誤り訂正送信装置を、書き込み時の行方向
アドレスをＭ系列カウンタにより与え、読み出し時の列
方向アドレスをアップ・カウンタ（又はダウン・カウン
タ）により与える構成とし、誤り訂正受信装置を、書き
込み時の列方向アドレスをアップ・カウンタ（又はダウ
ン・カウンタ）により与え、読み出し時の行方向アドレ
スをＭ系列カウンタにより与える構成としてもよい。
では、書き込み時の行方向アドレスをＭ系列カウンタに
より与え、読み出し時の列方向アドレスをアップ／ダウ
ン・カウンタにより与え、あるいは、書き込み時の行方
向アドレスをアップ・カウンタにより与え、読み出し時
の列方向アドレスをアップ／ダウン・カウンタにより与
える構成とし、誤り訂正受信装置では、書き込み時の列
方向アドレスをアップ／ダウン・カウンタにより与え、
読み出し時の行方向アドレスをＭ系列カウンタにより与
え、あるいは、書き込み時の列方向アドレスをアップ／
ダウン・カウンタにより与え、読み出し時の行方向アド
レスをアップ・カウンタにより与える構成としたが、こ
れに代えて、誤り訂正送信装置を、書き込み時の行方向
アドレスをＭ系列カウンタにより与え、読み出し時の列
方向アドレスをアップ・カウンタ（又はダウン・カウン
タ）により与える構成とし、誤り訂正受信装置を、書き
込み時の列方向アドレスをアップ・カウンタ（又はダウ
ン・カウンタ）により与え、読み出し時の行方向アドレ
スをＭ系列カウンタにより与える構成としてもよい。
【００３９】また、上記実施例では、いずれにおいても
２次元メモリ４は７＊４のメモリ空間としたが、このメ
モリサイズのみに限定されるものではない。
２次元メモリ４は７＊４のメモリ空間としたが、このメ
モリサイズのみに限定されるものではない。
【００４０】また、上記実施例では、アップ・カウンタ
６及びアップ・カウンタ８を用いる構成としたが、これ
に代えて、両者ともダウン・カウンタを用いる構成とし
てもよい。
６及びアップ・カウンタ８を用いる構成としたが、これ
に代えて、両者ともダウン・カウンタを用いる構成とし
てもよい。
【００４１】また、上記実施例では、乱数を発生させる
のに、Ｍ系列カウンタ７を用いたが、これに限らず、イ
ンターリーブ側及びデインターリーブ側におけるアドレ
スの順序が対応していれば他の乱数発生器をもちいても
よい。
のに、Ｍ系列カウンタ７を用いたが、これに限らず、イ
ンターリーブ側及びデインターリーブ側におけるアドレ
スの順序が対応していれば他の乱数発生器をもちいても
よい。
【００４２】また、上記実施例では、いずれにおいても
インターリーブ回路１６及びデインタリーブ回路２を専
用のハードウェアにより構成したが、これに限らず、同
様の機能をコンピュータを用いてソフトウェア的に実現
しても勿論よい。
インターリーブ回路１６及びデインタリーブ回路２を専
用のハードウェアにより構成したが、これに限らず、同
様の機能をコンピュータを用いてソフトウェア的に実現
しても勿論よい。
【００４３】
【発明の効果】以上述べたところから明らかなように本
発明は、誤り訂正符号化信号を復号するときに、誤って
同期検出されることを防止できるという長所を有する。
発明は、誤り訂正符号化信号を復号するときに、誤って
同期検出されることを防止できるという長所を有する。
【図１】本発明にかかる一実施例の誤り訂正送信装置の
ブロック図である。
ブロック図である。
【図２】本発明にかかる一実施例の誤り訂正受信装置の
ブロック図である。
ブロック図である。
【図３】同実施例のインターリーブ回路、デインターリ
ーブ回路の機能を説明する図である。
ーブ回路の機能を説明する図である。
【図４】他の実施例のインターリーブ回路、デインター
リーブ回路の機能を説明する図である。
リーブ回路の機能を説明する図である。
【図５】他の実施例のインターリーブ回路、デインター
リーブ回路の機能を説明する図である。
リーブ回路の機能を説明する図である。
【図６】従来例のインターリーブ回路、デインターリー
ブ回路の機能を説明する図である。
ブ回路の機能を説明する図である。
【図７】従来の誤り訂正装置のブロック図である。
１ 可変遅延回路 ２ デインターリーブ回路 ３ ビタビ復号器 ４ メモリ ５ アップ／ダウン・カウンタ ６、８ アップ・カウンタ ７ Ｍ系列カウンタ １６ インターリーブ回路 １７ 畳み込み符号化器 ２０ 書き込み手段 ２１ 読み出し手段
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 27/18 Ｂ 9297−5Ｋ (72)発明者 林 大介 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 タッド バウザー 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (7)
- 【請求項１】 ディジタル信号を誤り訂正符号化する誤
り訂正符号化手段と、行及び列で構成され、前記誤り訂
正符号化された信号を読み書き可能なメモリと、そのメ
モリへの書き込み時には、予め決められた乱数に基づく
行方向アドレスに従って前記信号を前記メモリに書き込
む書き込み手段と、前記メモリからの読み出し時には、
前記メモリに書き込まれた信号を、列方向に読み出す読
み出し手段と、前記メモリから読み出された信号を伝送
信号として出力する出力手段とを備えたことを特徴とす
る誤り訂正送信装置。 - 【請求項２】 読み出し手段は、前記メモリに書き込ま
れた信号を、列方向に読み出していき、隣の列への切り
換わり時には、逆方向から読み出していくことを特徴と
する請求項１記載の誤り訂正送信装置。 - 【請求項３】 請求項１記載の伝送信号を入力する入力
手段と、行及び列で構成され、前記入力信号を読み書き
可能なメモリと、そのメモリへの書き込み時には、前記
入力信号を列方向に書き込む書き込み手段と、前記メモ
リからの読み出し時には、前記決められた乱数に基づく
行方向アドレスに従って読み出す読み出し手段と、前記
メモリから読み出された信号を誤り訂正復号する誤り訂
正復号手段と、その誤り訂正復号される信号の同期を検
出する同期検出手段とを備えたことを特徴とする誤り訂
正受信装置。 - 【請求項４】 書き込み手段は、前記入力信号を列方向
に書き込んでいき、隣の列への切り換わり時には、逆方
向へ書き込んでいくことを特徴とする請求項３記載の誤
り訂正受信装置。 - 【請求項５】 決められた乱数は、Ｍ系列であることを
特徴とする請求項１、又は３記載の誤り訂正送信装置、
又は受信装置。 - 【請求項６】 ディジタル信号を誤り訂正符号化する誤
り訂正符号化手段と、行及び列で構成され、前記誤り訂
正符号化された信号を読み書き可能なメモリと、そのメ
モリへ前記信号を行方向に書き込む書き込み手段と、読
み出し時には、そのメモリに書き込まれた信号を、列方
向に読み出していき、隣の列への切り換わり時には、逆
方向から読み出していく読み出し手段と、前記メモリか
ら読み出された信号を伝送信号として出力する出力手段
とを備えたことを特徴とする誤り訂正送信装置。 - 【請求項７】 請求項６記載の伝送信号を入力する入力
手段と、行及び列で構成され、前記入力信号を読み書き
可能なメモリと、そのメモリへの書き込み時には、前記
入力信号を列方向に書き込んでいき、隣の列への切り換
わり時には、逆方向へ書き込んでいく書き込み手段と、
前記メモリへ書き込まれた入力信号を行方向に読み出す
読み出し手段と、前記メモリから読み出された信号を誤
り訂正復号する誤り訂正復号手段と、その誤り訂正復号
される信号の同期を検出する同期検出手段とを備えたこ
とを特徴とする誤り訂正受信装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5006774A JPH06216882A (ja) | 1993-01-19 | 1993-01-19 | 誤り訂正送信装置及び受信装置 |
| EP94300266A EP0608079A3 (en) | 1993-01-19 | 1994-01-14 | Arrangement for avoiding incorrect synchronization detection in a data transmission system with forward error correction. |
| KR1019940000806A KR970002954B1 (ko) | 1993-01-19 | 1994-01-18 | 오차정정송신장치 및 수신장치 |
| US08/182,830 US5535220A (en) | 1993-01-19 | 1994-01-19 | Forward error correcting transmitter and receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5006774A JPH06216882A (ja) | 1993-01-19 | 1993-01-19 | 誤り訂正送信装置及び受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216882A true JPH06216882A (ja) | 1994-08-05 |
Family
ID=11647526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5006774A Pending JPH06216882A (ja) | 1993-01-19 | 1993-01-19 | 誤り訂正送信装置及び受信装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5535220A (ja) |
| EP (1) | EP0608079A3 (ja) |
| JP (1) | JPH06216882A (ja) |
| KR (1) | KR970002954B1 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279766A (ja) * | 1995-04-07 | 1996-10-22 | Nec Corp | コンボリューショナル・インターリーブ回路 |
| US6476738B1 (en) | 1998-12-21 | 2002-11-05 | Nec Corporation | Block interleave circuit |
| US6668343B1 (en) | 1998-12-21 | 2003-12-23 | Samsung Electronics Co., Ltd. | Interleaving/deinterleaving device and method for communication system |
| US6971050B1 (en) | 1998-10-30 | 2005-11-29 | Fujitsu Limited | Interleaving method and apparatus, de-interleaving method and apparatus, and interleaving/ de-interleaving system and apparatus |
| JP2008131363A (ja) * | 2006-11-21 | 2008-06-05 | Denso Corp | 受信方式，受信装置，プログラム |
| JP2011087329A (ja) * | 1998-12-04 | 2011-04-28 | Qualcomm Inc | 線形合同シーケンスを使用するターボコードインタリーバ |
| US8484532B2 (en) | 2001-02-23 | 2013-07-09 | Qualcomm Incorporated | Random-access multi-directional CDMA2000 turbo code interleaver |
| JP2017183803A (ja) * | 2016-03-28 | 2017-10-05 | 日本放送協会 | 送信装置及び受信装置 |
| CN111932170A (zh) * | 2020-07-06 | 2020-11-13 | 福建工程学院 | 一种生成快递单信息的方法和系统 |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
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