JPH0621803A - Ｅｃｌ出力レベル安定化回路 - Google Patents
Ｅｃｌ出力レベル安定化回路Info
- Publication number
- JPH0621803A JPH0621803A JP4173451A JP17345192A JPH0621803A JP H0621803 A JPH0621803 A JP H0621803A JP 4173451 A JP4173451 A JP 4173451A JP 17345192 A JP17345192 A JP 17345192A JP H0621803 A JPH0621803 A JP H0621803A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- potential
- logic circuit
- power supply
- voltage drop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000000087 stabilizing effect Effects 0.000 title claims description 11
- 238000001514 detection method Methods 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001378 electrochemiluminescence detection Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＥＣＬ論理回路出力Ｌｏｗレベルが、その論
理回路の最高電位の降下時に低下することを防ぐことを
目的とする。 【構成】 論理回路内に構成したコントロール端子を有
する定電流回路６と、論理回路の最高電位検知回路５
と、この検知回路出力と電圧降下の最も少ない電源配線
部１の電位とを比較し、定電流回路のコントロール端子
を駆動する制御回路４とを備える構成。
理回路の最高電位の降下時に低下することを防ぐことを
目的とする。 【構成】 論理回路内に構成したコントロール端子を有
する定電流回路６と、論理回路の最高電位検知回路５
と、この検知回路出力と電圧降下の最も少ない電源配線
部１の電位とを比較し、定電流回路のコントロール端子
を駆動する制御回路４とを備える構成。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路で構成さ
れたＥＣＬ（エミッタ・カプルド・ロジック）論理回路
に関し、特にＥＣＬ論理回路の最高電位のレベルが低下
した場合の出力Ｌｏｗレベル安定化するＥＣＬ出力レベ
ル安定化回路に関するものである。
れたＥＣＬ（エミッタ・カプルド・ロジック）論理回路
に関し、特にＥＣＬ論理回路の最高電位のレベルが低下
した場合の出力Ｌｏｗレベル安定化するＥＣＬ出力レベ
ル安定化回路に関するものである。
【０００２】
【従来の技術】従来のＥＣＬ論理回路を図５に示す。図
５のＥＣＬ論理回路の出力Ｌｏｗレベルは、図６に示さ
れた従来の回路構成において、コレクタ負荷抵抗Ｒ10と
回路電流ＩL10 の積で表わされる電位降下分Ｖdrop＝Ｒ
10×ＩL10 と最高電位の降下分で決定し次式で表わされ
る。
５のＥＣＬ論理回路の出力Ｌｏｗレベルは、図６に示さ
れた従来の回路構成において、コレクタ負荷抵抗Ｒ10と
回路電流ＩL10 の積で表わされる電位降下分Ｖdrop＝Ｒ
10×ＩL10 と最高電位の降下分で決定し次式で表わされ
る。
【０００３】Ｖ0L＝Ｖcc−Ｖdrop−（Ｒ10×ＩL10 ） Ｖ0Lは出力Ｌｏｗレベル、Ｖccは最高電位、Ｖdropは電
圧降下量である。
圧降下量である。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＥＣＬ論理回路では、その出力Ｌｏｗレベルは、最高電
位が変化すると、変化電位分シフトし、シフト量が大き
い場合、レベル規格割れを生じる。
ＥＣＬ論理回路では、その出力Ｌｏｗレベルは、最高電
位が変化すると、変化電位分シフトし、シフト量が大き
い場合、レベル規格割れを生じる。
【０００５】最高電位変動の原因として、電源配線抵抗
による電圧降下Ｖdropがあり、次式で表わされる。
による電圧降下Ｖdropがあり、次式で表わされる。
【０００６】 Ｖdrop＝Ｒx ×｛ＩVcc ｝＋Ｒx ×｛ＩVcc −ＩL ｝＋…＋Ｒx ×｛ＩVcc −（ｎ−１）ＩL ｝ このとき、配線抵抗Ｒx ＝０．００２Ω、総電流ＩVcc
＝１０mA、論理回路電流ＩL ＝１mA、論理回路数１０と
したとき、降下電圧Ｖdropは１１０mVで出力レベルは
３．８９Ｖとなり規格４．０Ｖを割るという問題があっ
た。
＝１０mA、論理回路電流ＩL ＝１mA、論理回路数１０と
したとき、降下電圧Ｖdropは１１０mVで出力レベルは
３．８９Ｖとなり規格４．０Ｖを割るという問題があっ
た。
【０００７】そこで、本発明の技術的課題は、上記欠点
に鑑み、ＥＣＬ論理回路出力Ｌｏｗレベルが、その論理
回路の最高電位の降下時に低下することを防ぐＥＣＬ出
力レベル安定化回路を提供することである。
に鑑み、ＥＣＬ論理回路出力Ｌｏｗレベルが、その論理
回路の最高電位の降下時に低下することを防ぐＥＣＬ出
力レベル安定化回路を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、電源配
線部に接続される論理回路に用いられるＥＣＬ出力レベ
ル安定化回路において、前記論理回路内に配されたコン
トロール端子を有する定電流回路と、前記論理回路の最
高電位を検知する最高電位検知回路と、該最高電位検知
回路の出力と電圧降下が実質的に最も少ない前記電源配
線部の電位とを比較し、前記定電流回路のコントロール
端子を駆動する制御回路とを有することを特徴とするＥ
ＣＬ出力レベル安定化回路が得られる。
線部に接続される論理回路に用いられるＥＣＬ出力レベ
ル安定化回路において、前記論理回路内に配されたコン
トロール端子を有する定電流回路と、前記論理回路の最
高電位を検知する最高電位検知回路と、該最高電位検知
回路の出力と電圧降下が実質的に最も少ない前記電源配
線部の電位とを比較し、前記定電流回路のコントロール
端子を駆動する制御回路とを有することを特徴とするＥ
ＣＬ出力レベル安定化回路が得られる。
【０００９】すなわち、本発明によれば、ＥＣＬ論理回
路のカレントソース部の電流をコントロール端子電圧値
により可変にできる定電流回路を有する、複数のＥＣＬ
論理回路において、各ＥＣＬ論理回路の電源配線の電圧
降下量を検出する検知回路の出力値と前記電源配線の電
圧降下の最も少ない電源配線部の電位とを比較しその結
果に応じ各ＥＣＬ論理回路のコントロール端子電圧値を
決定する制御回路を有し、半導体装置上の各位置におけ
る電源配線の電圧降下に応じて前記定電流回路のコント
ロール端子電圧値を調整することにより電源配線の電圧
降下を補正し出力Ｌｏｗレベルを全ての前記論理回路に
ついて同一としたことを特徴とするＥＣＬ論理回路が得
られる。
路のカレントソース部の電流をコントロール端子電圧値
により可変にできる定電流回路を有する、複数のＥＣＬ
論理回路において、各ＥＣＬ論理回路の電源配線の電圧
降下量を検出する検知回路の出力値と前記電源配線の電
圧降下の最も少ない電源配線部の電位とを比較しその結
果に応じ各ＥＣＬ論理回路のコントロール端子電圧値を
決定する制御回路を有し、半導体装置上の各位置におけ
る電源配線の電圧降下に応じて前記定電流回路のコント
ロール端子電圧値を調整することにより電源配線の電圧
降下を補正し出力Ｌｏｗレベルを全ての前記論理回路に
ついて同一としたことを特徴とするＥＣＬ論理回路が得
られる。
【００１０】また、本発明によれば、前記ＥＣＬ論理回
路のカレントソース部がＮＰＮトランジスタとＮｃｈ
ＭＯＳトランジスタとからなりＮＰＮトランジスタのベ
ースには同一チップ内に構成した定電圧発生回路の出力
を供給し、ＮＰＮトランジスタのコレクタはＥＣＬ論理
回路のスイッチングトランジスタのエミッタ、ＮＰＮト
ランジスタのエミッタは前記Ｎｃｈ ＭＯＳトランジス
タのドレインに接続しＮｃｈ ＭＯＳトランジスタのソ
ースはＥＣＬ論理回路最低電位に接続しＮｃｈＭＯＳト
ランジスタのゲートをコントロール端子を備え、前記電
位検知回路はダイオードのカソードと抵抗の高電位端子
を直列接続しＥＣＬ論理回路の最高電位側にアノード、
最低電位に抵抗の低電位端子を接続し、ダイオードのカ
ソードを出力とし、前記制御回路は電圧降下の最も少な
い最高電位と最低電位間に前記電位検知回路と同様のダ
イオード抵抗直列接続を備えダイオードのカソードをリ
ファレンス電位、電位検知回路の出力を入力電位とした
差動増幅器とリファレンス側コレクタ電位をエミッタホ
ロワ回路の出力を備えることを特徴とするＥＣＬ出力レ
ベル安定化回路が得られる。
路のカレントソース部がＮＰＮトランジスタとＮｃｈ
ＭＯＳトランジスタとからなりＮＰＮトランジスタのベ
ースには同一チップ内に構成した定電圧発生回路の出力
を供給し、ＮＰＮトランジスタのコレクタはＥＣＬ論理
回路のスイッチングトランジスタのエミッタ、ＮＰＮト
ランジスタのエミッタは前記Ｎｃｈ ＭＯＳトランジス
タのドレインに接続しＮｃｈ ＭＯＳトランジスタのソ
ースはＥＣＬ論理回路最低電位に接続しＮｃｈＭＯＳト
ランジスタのゲートをコントロール端子を備え、前記電
位検知回路はダイオードのカソードと抵抗の高電位端子
を直列接続しＥＣＬ論理回路の最高電位側にアノード、
最低電位に抵抗の低電位端子を接続し、ダイオードのカ
ソードを出力とし、前記制御回路は電圧降下の最も少な
い最高電位と最低電位間に前記電位検知回路と同様のダ
イオード抵抗直列接続を備えダイオードのカソードをリ
ファレンス電位、電位検知回路の出力を入力電位とした
差動増幅器とリファレンス側コレクタ電位をエミッタホ
ロワ回路の出力を備えることを特徴とするＥＣＬ出力レ
ベル安定化回路が得られる。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明のブロック図であり、論理回
路の最高電位２、論理回路の最低電位３、定電流発生回
路６、論理回路最高電位の検知回路５、電圧降下の最も
少ない最高電位１、電圧変化の最も少ない最低電位１
２、制御回路４を示している。
路の最高電位２、論理回路の最低電位３、定電流発生回
路６、論理回路最高電位の検知回路５、電圧降下の最も
少ない最高電位１、電圧変化の最も少ない最低電位１
２、制御回路４を示している。
【００１３】図２は図１の回路図例である。
【００１４】論理回路の最高電位２が４．５Ｖから４．
３Ｖ、０．２Ｖ降下した場合、レベルシフトダイオード
Ｄ2 のＶF ＝０．８Ｖのとき、制御回路の入力トランジ
スタＱ5 のベースには３．５Ｖが入力される。制御回路
のトランジスタＱ4 のベースへは、電圧降下の最も少な
い最高電位１からレベルシフトダイオードによって３．
７Ｖの電位が入力され、このトランジスタＱ4 がＯＮ
し、抵抗Ｒ3 で電圧降下が生じる。
３Ｖ、０．２Ｖ降下した場合、レベルシフトダイオード
Ｄ2 のＶF ＝０．８Ｖのとき、制御回路の入力トランジ
スタＱ5 のベースには３．５Ｖが入力される。制御回路
のトランジスタＱ4 のベースへは、電圧降下の最も少な
い最高電位１からレベルシフトダイオードによって３．
７Ｖの電位が入力され、このトランジスタＱ4 がＯＮ
し、抵抗Ｒ3 で電圧降下が生じる。
【００１５】この電圧降下の量は、カレントソース電流
ＩCSとコレクタ抵抗Ｒ3 とで決定し、Ｒ3 ＝２ｋΩ、Ｉ
3 ＝１mAのとき２Ｖとなる。このとき、Ｎｃｈ型ＭＯＳ
トランジスタのゲート電圧は、Ｑ7 のＶF ＝０．８Ｖと
すると、１．３Ｖとなり、Ｎｃｈ型ＭＯＳトランジスタ
のディメンジョンがＬ＝２μ、Ｗ＝３００μのとき、Ｏ
Ｎ抵抗は１３３Ωとなっている。カレントソース電流Ｉ
CSが３mAとなり、論理回路出力１０のレベルは４．０Ｖ
となる。
ＩCSとコレクタ抵抗Ｒ3 とで決定し、Ｒ3 ＝２ｋΩ、Ｉ
3 ＝１mAのとき２Ｖとなる。このとき、Ｎｃｈ型ＭＯＳ
トランジスタのゲート電圧は、Ｑ7 のＶF ＝０．８Ｖと
すると、１．３Ｖとなり、Ｎｃｈ型ＭＯＳトランジスタ
のディメンジョンがＬ＝２μ、Ｗ＝３００μのとき、Ｏ
Ｎ抵抗は１３３Ωとなっている。カレントソース電流Ｉ
CSが３mAとなり、論理回路出力１０のレベルは４．０Ｖ
となる。
【００１６】また、論理回路の最高電位２が通常の４．
５Ｖのとき、５mAの電流が流れる。このとき、ＯＮ抵抗
値は８０Ωとなる。このときＮｃｈ ＮＭＯＳトランジ
スタのソース，ドレイン間電圧は０．４Ｖとしている。
５Ｖのとき、５mAの電流が流れる。このとき、ＯＮ抵抗
値は８０Ωとなる。このときＮｃｈ ＮＭＯＳトランジ
スタのソース，ドレイン間電圧は０．４Ｖとしている。
【００１７】論理回路のＬｏｗレベルに着目すると、最
高電位が正常である４．５Ｖのとき、抵抗Ｒ2 を１００
Ωとすると、トランジスタＱ2 の端子９に３．７ＶのＨ
ｉｇｈレベルが入力された場合、端子１０のレベルは最
高電位４．５Ｖより、抵抗Ｒ2 と、そこを流れるカレン
トソース電流５mAとの積を減じた値４．０Ｖを示す。
高電位が正常である４．５Ｖのとき、抵抗Ｒ2 を１００
Ωとすると、トランジスタＱ2 の端子９に３．７ＶのＨ
ｉｇｈレベルが入力された場合、端子１０のレベルは最
高電位４．５Ｖより、抵抗Ｒ2 と、そこを流れるカレン
トソース電流５mAとの積を減じた値４．０Ｖを示す。
【００１８】図３は、図２の実施例の使用範囲を広げ出
力レベルを安定化させる共通電源２上の論理回路を複数
にした例である。
力レベルを安定化させる共通電源２上の論理回路を複数
にした例である。
【００１９】図４は、図３の実施例の使用範囲を広げ、
出力レベルを安定化させる論理回路が複数であり、共通
電源２が配線抵抗Ｒx ，Ｒy による電圧降下を有する場
合の例である。
出力レベルを安定化させる論理回路が複数であり、共通
電源２が配線抵抗Ｒx ，Ｒy による電圧降下を有する場
合の例である。
【００２０】電源２の電圧降下を考慮したレベルシフト
抵抗Ｒcx，Ｒcyによって、ＮｃｈＭＯＳトランジスタＭ
のゲートに入る電位をコントロールしている。
抵抗Ｒcx，Ｒcyによって、ＮｃｈＭＯＳトランジスタＭ
のゲートに入る電位をコントロールしている。
【００２１】その結果、図７に示すように、論理回路最
高電位ＶＣＣ２が降下した場合及び通常の場合ともに、
論理出力Ｌｏｗレベルを一定に保つことができる。
高電位ＶＣＣ２が降下した場合及び通常の場合ともに、
論理出力Ｌｏｗレベルを一定に保つことができる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
電源変動量に対し、ＥＣＬ論理回路の定電流を変化させ
ることにより、出力Ｌｏｗレベルを補償するという効果
がある。
電源変動量に対し、ＥＣＬ論理回路の定電流を変化させ
ることにより、出力Ｌｏｗレベルを補償するという効果
がある。
【図１】本発明の第１の実施例のブロック図。
【図２】本発明の第２の実施例の回路図。
【図３】本発明の第３の実施例の回路図。
【図４】本発明の第４の実施例の回路図。
【図５】従来例の回路図。
【図６】従来例の回路図。
【図７】本発明の実施例における効果を示す図。
１ 電圧降下の最も少ない最高電位 ２ 論理回路の最高電位 ３ 論理回路の最低電位 １２ 電圧変化の最も少ない最低電位 ４ 制御回路 ５ 電位検出回路 ６ コントロール端子を有する定電流回路 ８，８A ，…，８Z 入力端子 ９，９A ，…，９Z リファレンス端子 １０，１０A ，…，１０Z 出力端子 １１ 定電流トランジスタ端子 Ｑ1 ，…，Ｑ7 バイポーラトランジスタ Ｄ1 ，Ｄ2 ダイオード Ｒ1 ，…，Ｒ8 ，ＲA ，…，ＲZ 抵抗 Ｍ，ＭA ，…，ＭZ Ｎｃｈ ＭＯＳトランジスタ ＩCS 増幅器の定電流 ＩL 論理回路に流れる電流 ＩCSL ＥＣＬ論理回路の定電流 ＩL3 Ｒ3 を流れる電流 ＩL10 Ｒ10を流れる電流
Claims (1)
- 【請求項１】 電源配線部に接続される論理回路に用い
られるＥＣＬ出力レベル安定化回路において、 前記論理回路内に配されたコントロール端子を有する定
電流回路と、 前記論理回路の最高電位を検知する最高電位検知回路
と、 該最高電位検知回路の出力と電圧降下が実質的に最も少
ない前記電源配線部の電位とを比較し、前記定電流回路
のコントロール端子を駆動する制御回路とを有すること
を特徴とするＥＣＬ出力レベル安定化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173451A JPH0621803A (ja) | 1992-06-30 | 1992-06-30 | Ｅｃｌ出力レベル安定化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173451A JPH0621803A (ja) | 1992-06-30 | 1992-06-30 | Ｅｃｌ出力レベル安定化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621803A true JPH0621803A (ja) | 1994-01-28 |
Family
ID=15960714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4173451A Withdrawn JPH0621803A (ja) | 1992-06-30 | 1992-06-30 | Ｅｃｌ出力レベル安定化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621803A (ja) |
-
1992
- 1992-06-30 JP JP4173451A patent/JPH0621803A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4779037A (en) | Dual input low dropout voltage regulator | |
| US5955915A (en) | Circuit for limiting the current in a power transistor | |
| US4730129A (en) | Integrated circuit having fuse circuit | |
| EP0145254B1 (en) | Voltage converting circuit | |
| US7019585B1 (en) | Method and circuit for adjusting a reference voltage signal | |
| US6954058B2 (en) | Constant current supply device | |
| US4556805A (en) | Comparator circuit having hysteresis voltage substantially independent of variation in power supply voltage | |
| US20030085754A1 (en) | Internal power voltage generating circuit | |
| US4831323A (en) | Voltage limiting circuit | |
| US5786970A (en) | Stabilized power source circuit and IC incorporating the same | |
| US7254080B2 (en) | Fuse circuit and electronic circuit | |
| US4686395A (en) | Current switching type logic circuit | |
| US6525596B2 (en) | Series regulator having a power supply circuit allowing low voltage operation | |
| KR19990087228A (ko) | 내부전압 기준출력 구동기 | |
| US4507600A (en) | Two-terminal current regulator | |
| JPH0621803A (ja) | Ｅｃｌ出力レベル安定化回路 | |
| US6265932B1 (en) | Substrate control voltage circuit of a semiconductor memory | |
| US6175267B1 (en) | Current compensating bias generator and method therefor | |
| KR950015208B1 (ko) | 쇼트키 전류 모우드 논리 회로 | |
| US7049833B2 (en) | Method for optimizing the accuracy of an electronic circuit | |
| US5349307A (en) | Constant current generation circuit of current mirror type having equal input and output currents | |
| US7535279B2 (en) | Versatile control pin electronics | |
| US6559706B2 (en) | Mixer circuitry | |
| US5574391A (en) | ECL integrated circuit allowing fast operation | |
| US5619123A (en) | Power supply circuit for non-threshold logic circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |