JPH0621808A - クロック再生回路 - Google Patents
クロック再生回路Info
- Publication number
- JPH0621808A JPH0621808A JP4174051A JP17405192A JPH0621808A JP H0621808 A JPH0621808 A JP H0621808A JP 4174051 A JP4174051 A JP 4174051A JP 17405192 A JP17405192 A JP 17405192A JP H0621808 A JPH0621808 A JP H0621808A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock
- input
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】誤った入力信号の位相に追従することなく、よ
り安定したクロックを出力することを目的とするクロッ
ク再生回路。 【構成】位相比較器（２）、ロ−パス・フィルタ
（３）、発振器（４）、分周器（５）で構成されるよう
な一般的なＰ.Ｌ.Ｌ回路に窓信号作成回路（６）、入力
制限回路（１）を設けたクロック再生回路。 【効果】雑音や移動体無線通信におけるフェージング等
による急激な受信レベルの減少や急激な位相変化発生時
にも安定した出力を得ることができる。
り安定したクロックを出力することを目的とするクロッ
ク再生回路。 【構成】位相比較器（２）、ロ−パス・フィルタ
（３）、発振器（４）、分周器（５）で構成されるよう
な一般的なＰ.Ｌ.Ｌ回路に窓信号作成回路（６）、入力
制限回路（１）を設けたクロック再生回路。 【効果】雑音や移動体無線通信におけるフェージング等
による急激な受信レベルの減少や急激な位相変化発生時
にも安定した出力を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号より安定した
出力を得ることができるクロック再生回路に関する。
出力を得ることができるクロック再生回路に関する。
【０００２】
【従来の技術】従来の技術では、特開平２−９０８１
２、特開昭６３−２９４１２６等のように引込み時間や
出力ジッタの抑圧を改良する技術はあったが、これらは
入力クロックの位相が安定している場合に有効な技術で
ある。しかし、入力クロックの位相変動が増加した場合
には、出力ジッタの増大またはＰＬＬのロックはずれを
防止する対策にはなっていなかった。
２、特開昭６３−２９４１２６等のように引込み時間や
出力ジッタの抑圧を改良する技術はあったが、これらは
入力クロックの位相が安定している場合に有効な技術で
ある。しかし、入力クロックの位相変動が増加した場合
には、出力ジッタの増大またはＰＬＬのロックはずれを
防止する対策にはなっていなかった。
【０００３】ＰＬＬは入力クロックの位相に追従する性
質を持っているので、フェージング等の大きな雑音によ
り、ＰＬＬの入力クロック位相が連続的に大きく変動し
た場合、ＰＬＬ出力クロックに大きなジッタを発生し、
またはＰＬＬの位相同期がはずれ誤った位相のクロック
を出力する為、そのクロックを使用した制御等において
論理誤りを起こす原因となっていた。
質を持っているので、フェージング等の大きな雑音によ
り、ＰＬＬの入力クロック位相が連続的に大きく変動し
た場合、ＰＬＬ出力クロックに大きなジッタを発生し、
またはＰＬＬの位相同期がはずれ誤った位相のクロック
を出力する為、そのクロックを使用した制御等において
論理誤りを起こす原因となっていた。
【０００４】
【発明が解決しようとする課題】従来のクロック再生回
路であるＰＬＬ回路では、再生クロックに対する入力信
号の位相差が雑音等により大きくなると、ＰＬＬのロッ
クがはずれ、出力が誤動作してしまう。
路であるＰＬＬ回路では、再生クロックに対する入力信
号の位相差が雑音等により大きくなると、ＰＬＬのロッ
クがはずれ、出力が誤動作してしまう。
【０００５】また、その時にＰＬＬがロックしていたと
しても、出力信号は、入力信号に位相が追従してしまう
ために、出力ジッタが大きくなり、誤った位相を出力す
るため、その出力を用いた論理回路に誤りが起きる原因
となっていた。
しても、出力信号は、入力信号に位相が追従してしまう
ために、出力ジッタが大きくなり、誤った位相を出力す
るため、その出力を用いた論理回路に誤りが起きる原因
となっていた。
【０００６】本発明では、ＰＬＬの再生クロックからあ
る任意の範囲以上の位相誤差がある入力信号を排除する
ことにより、ＰＬＬの同期はずれや誤った入力位相への
追従を防ぎ、安定したクロックを出力させる事を目的と
する回路を構成することである。
る任意の範囲以上の位相誤差がある入力信号を排除する
ことにより、ＰＬＬの同期はずれや誤った入力位相への
追従を防ぎ、安定したクロックを出力させる事を目的と
する回路を構成することである。
【０００７】
【課題を解決するための手段】フェージング等の雑音に
より入力信号の位相に誤差が生じる場合、その誤差は雑
音がない場合の入力位相を中心に正規分布をする。ＰＬ
Ｌはロー・パス・フィルタとしての特性を持つので、入力
信号の位相変動を抑圧する。従って、雑音が小さい場合
には、ＰＬＬ出力の再生クロックの位相は雑音がない場
合の入力信号の位相とほぼ同じ位相になる。逆に、その
再生クロックを基準にすれば次に入力される入力信号の
位相は推定可能である。
より入力信号の位相に誤差が生じる場合、その誤差は雑
音がない場合の入力位相を中心に正規分布をする。ＰＬ
Ｌはロー・パス・フィルタとしての特性を持つので、入力
信号の位相変動を抑圧する。従って、雑音が小さい場合
には、ＰＬＬ出力の再生クロックの位相は雑音がない場
合の入力信号の位相とほぼ同じ位相になる。逆に、その
再生クロックを基準にすれば次に入力される入力信号の
位相は推定可能である。
【０００８】本発明では、再生クロック（８）の位相点
から、次の入力信号（９）の位相点を予測し、その位相
点から前後の任意の幅を持つ窓信号（７）を作成する。
から、次の入力信号（９）の位相点を予測し、その位相
点から前後の任意の幅を持つ窓信号（７）を作成する。
【０００９】雑音による入力信号の位相に誤差がなけれ
ば、この窓信号（７）の間に入力信号が入るはずであ
る。また、この窓信号（７）の範囲外であれば、それは
雑音による位相誤差があるためで、ＰＬＬはその位相に
追従すべきではない。
ば、この窓信号（７）の間に入力信号が入るはずであ
る。また、この窓信号（７）の範囲外であれば、それは
雑音による位相誤差があるためで、ＰＬＬはその位相に
追従すべきではない。
【００１０】窓信号（７）と入力信号（９）とを入力制
限回路（１）で比較することにより、任意の窓の範囲内
の入力エッジだけを取り出すことができ、その取り出し
た信号だけを再生クロック（８）と位相比較することに
より、雑音等によって起こる大きく誤った入力位相に追
従しない出力の安定したＰＬＬを構成することができ
る。
限回路（１）で比較することにより、任意の窓の範囲内
の入力エッジだけを取り出すことができ、その取り出し
た信号だけを再生クロック（８）と位相比較することに
より、雑音等によって起こる大きく誤った入力位相に追
従しない出力の安定したＰＬＬを構成することができ
る。
【００１１】
【作用】従来の技術では、再生クロックと入力信号との
位相誤差が雑音等により急に大きくなった場合、誤った
入力信号の位相にＰＬＬが追従するため、ＰＬＬの同期
がはずれることが考えられた。また、同期していたとし
ても、出力ジッタが大きくなるので誤った位相の出力信
号を出力するため、その出力信号を用いた論理回路に誤
りが起きる原因となっていた。
位相誤差が雑音等により急に大きくなった場合、誤った
入力信号の位相にＰＬＬが追従するため、ＰＬＬの同期
がはずれることが考えられた。また、同期していたとし
ても、出力ジッタが大きくなるので誤った位相の出力信
号を出力するため、その出力信号を用いた論理回路に誤
りが起きる原因となっていた。
【００１２】本発明では、基準信号と入力信号との位相
誤差が、任意の幅を超えた場合には、その入力信号を無
視することにより大きく誤った入力信号の位相に追従す
ることを防止しているので、安定したＰＬＬ出力を得る
ことができる。
誤差が、任意の幅を超えた場合には、その入力信号を無
視することにより大きく誤った入力信号の位相に追従す
ることを防止しているので、安定したＰＬＬ出力を得る
ことができる。
【００１３】
【実施例】図１に本発明によるクロック再生回路の一例
を示す。
を示す。
【００１４】図１において位相比較器（２）、ロ−パス
・フィルタ（Ｌ.Ｐ.Ｆ）（３）、発信器（４）、分周器
（５）により従来技術であるＰＬＬを構成している。入
力信号（９）と再生クロック（８）を位相比較器（２）
において位相比較することにより、出力される位相誤差
情報はロ−パス・フィルタ（３）に入力され、発振器
（４）に入力する制御信号を出力する。発振器（４）に
おいて出力信号と再生クロックの整数倍である必要な周
波数のクロックを発生させる。分周器（５）において発
振器（４）出力を分周し、出力クロック（１０）と再生
クロック（８）を出力する。
・フィルタ（Ｌ.Ｐ.Ｆ）（３）、発信器（４）、分周器
（５）により従来技術であるＰＬＬを構成している。入
力信号（９）と再生クロック（８）を位相比較器（２）
において位相比較することにより、出力される位相誤差
情報はロ−パス・フィルタ（３）に入力され、発振器
（４）に入力する制御信号を出力する。発振器（４）に
おいて出力信号と再生クロックの整数倍である必要な周
波数のクロックを発生させる。分周器（５）において発
振器（４）出力を分周し、出力クロック（１０）と再生
クロック（８）を出力する。
【００１５】窓信号発生回路（６）では、再生クロック
（８）の立ち上がりエッジに対して前後に任意の幅を持
つ窓信号（７）を分周器（５）出力より作成する。入力
制限回路（１）では、入力信号（９）と窓信号（７）と
を比較し窓の範囲外で入力信号（９）の位相比較エッジ
が入力した場合、そのエッジに関しては、位相比較器
（２）に出力しないようにする。窓信号の範囲内に入力
信号（９）の位相比較エッジがあった場合のみ入力信号
（９）を位相比較器（２）に出力する。
（８）の立ち上がりエッジに対して前後に任意の幅を持
つ窓信号（７）を分周器（５）出力より作成する。入力
制限回路（１）では、入力信号（９）と窓信号（７）と
を比較し窓の範囲外で入力信号（９）の位相比較エッジ
が入力した場合、そのエッジに関しては、位相比較器
（２）に出力しないようにする。窓信号の範囲内に入力
信号（９）の位相比較エッジがあった場合のみ入力信号
（９）を位相比較器（２）に出力する。
【００１６】このようなＰＬＬ回路を構成する事によ
り、再生クロック（８）に対して入力信号（９）の位相
が急激に変化した場合に、窓信号（７）の範囲外の入力
信号を廃除することにより、ＰＬＬが誤った位相入力に
追従することを防止し、出力に悪影響が出ないクロック
再生回路を構成することができる。
り、再生クロック（８）に対して入力信号（９）の位相
が急激に変化した場合に、窓信号（７）の範囲外の入力
信号を廃除することにより、ＰＬＬが誤った位相入力に
追従することを防止し、出力に悪影響が出ないクロック
再生回路を構成することができる。
【００１７】
【発明の効果】本発明によれば、再生クロック（８）に
対してのＰＬＬ入力信号（９）の位相誤差が任意の設定
値より大きい場合には、この時の入力信号を廃除する事
により、より安定性のある出力信号を出力する事ができ
る。
対してのＰＬＬ入力信号（９）の位相誤差が任意の設定
値より大きい場合には、この時の入力信号を廃除する事
により、より安定性のある出力信号を出力する事ができ
る。
【００１８】また本発明は、移動体無線通信において発
生するフェージング等における受信入力レベルの減少や
急激な位相変動にも効果的である。
生するフェージング等における受信入力レベルの減少や
急激な位相変動にも効果的である。
【００１９】さらに、簡単なディジタル回路をＰＬＬに
付加するだけでよいので小型化、ＬＳＩ化に適するもの
である。
付加するだけでよいので小型化、ＬＳＩ化に適するもの
である。
【図１】本発明の一実施例における、入力制限機能付き
クロック再生回路の構成図である。
クロック再生回路の構成図である。
【図２】本発明の一実施例における窓信号作成回路と入
力制限回路を用いたときのタイムチャートである。
力制限回路を用いたときのタイムチャートである。
（１）…入力制限回路、（２）…位相比較器、（３）…
ロー・パス・フィルタ（Ｌ．Ｐ．Ｆ）、（４）…発振
器、（５）…分周器、（６）…窓信号作成回路、（７）
…窓信号、（８）…再生クロック、（９）…入力信号、
(１０)…出力クロック。
ロー・パス・フィルタ（Ｌ．Ｐ．Ｆ）、（４）…発振
器、（５）…分周器、（６）…窓信号作成回路、（７）
…窓信号、（８）…再生クロック、（９）…入力信号、
(１０)…出力クロック。
フロントページの続き (72)発明者 下田 慎一 神奈川県横浜市戸塚区戸塚町216番地株式 会社日立製作所情報通信事業部内
Claims (1)
- 【請求項１】位相比較器とロー・パス・フィルタ（Ｌ.Ｐ.
Ｆ）と発振器と分周器で構成される位相同期ループ（Ｐ
ＬＬ：Phase Locked Loop）回路において、出力される
再生クロックに基づいて、次に入力される信号の位相を
予測する窓信号作成回路と窓信号の位相範囲以外の入力
信号を排除する入力制限回路とを設けたことを特徴とす
るクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174051A JPH0621808A (ja) | 1992-07-01 | 1992-07-01 | クロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174051A JPH0621808A (ja) | 1992-07-01 | 1992-07-01 | クロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621808A true JPH0621808A (ja) | 1994-01-28 |
Family
ID=15971766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4174051A Pending JPH0621808A (ja) | 1992-07-01 | 1992-07-01 | クロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621808A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380771B1 (ko) * | 2000-05-11 | 2003-04-18 | 엔이씨 일렉트로닉스 코포레이션 | 오버샘플링 클럭 리커버리 회로 |
-
1992
- 1992-07-01 JP JP4174051A patent/JPH0621808A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380771B1 (ko) * | 2000-05-11 | 2003-04-18 | 엔이씨 일렉트로닉스 코포레이션 | 오버샘플링 클럭 리커버리 회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4365211A (en) | Phase-locked loop with initialization loop | |
| US6683930B1 (en) | Digital phase/frequency detector, and clock generator and data recovery PLL containing the same | |
| US6310521B1 (en) | Reference-free clock generation and data recovery PLL | |
| US5525935A (en) | High-speed bit synchronizer with multi-stage control structure | |
| US20090296869A1 (en) | Communication systems, clock generation circuits thereof, and method for generating clock signal | |
| WO1991016766A1 (en) | Clock recovery circuit without jitter peaking | |
| US5272730A (en) | Digital phase-locked loop filter | |
| JP2007116713A (ja) | 耐放射線型位相ロック・ループ | |
| US6489851B1 (en) | Phase locked loop circuit | |
| US20070121772A1 (en) | Clock and data recovery circuit | |
| JP2003152694A (ja) | データ・クロック再生装置 | |
| US6965660B2 (en) | Digital phase-locked loop | |
| EP1199806B1 (en) | PLL circuit and optical communication reception apparatus | |
| US5471502A (en) | Bit clock regeneration circuit for PCM data, implementable on integrated circuit | |
| US6329847B1 (en) | Radio device including a frequency synthesizer and phase discriminator for such a device | |
| JP2000228660A (ja) | クロック再生／識別装置 | |
| JPH0621808A (ja) | クロック再生回路 | |
| US6549598B1 (en) | Clock signal extraction circuit | |
| US4891824A (en) | Muting control circuit | |
| JP2511843B2 (ja) | タイミング信号発生回路 | |
| JP3356715B2 (ja) | Ｐｌｌ回路 | |
| JP2002198805A (ja) | Ｐｌｌ回路 | |
| CN115603745B (zh) | 一种自偏置双环延迟电路 | |
| US20030003888A1 (en) | Arrangement for generating a decoder clock signal | |
| CN120567168A (zh) | 高环路增益大频率捕捉范围的双路锁相环 |