JPH0621929A - 伝送装置および等化回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 データおよびデータギャップを含んでいる入
信号と出信号との間の周波数および／または位相変化を
等化する回路装置において、入信号および出信号の同期
を簡単な方法で実施する等化回路装置を提供する。 【構成】 入信号のデータを緩衝記憶するための前置バ
ッファ１、該前置バッファの所定の低い判定レベルに達
したときに、そこから到来する信号に肯定判定データを
挿入しかつ判定指示情報を供給する制御回路２を含んで
いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データおよびデータギ
ャップを含んでいる入信号と出信号との間の周波数変動
および／または位相変動を等化するための回路装置を有
する伝送装置およびデータおよびデータギャップを含ん
でいる入信号と出信号との間の周波数変動および／また
は位相変動を等化するための回路装置に関する。

【０００２】

【従来の技術】ドイツ連邦共和国特許出願公開第１３９
２０３９１号公報には、１４０Ｍｂｉｔ／ｓのビット伝
送速度を有する入信号が、１５５Ｍｂｉｔ／ｓのビット
伝送速度を有する出ＳＴＭ−１信号に整合される整合回
路が記載されている。ＳＴＭ−１信号はフレームにおい
て構成されておりかつ、入信号のデータ特性に加えて、
制御ストラクチャおよびデータギャップと称される判定
データを含んでいる。１つのＳＴＭ−１フレームは、２
７０の列および９の行（行当たり２７０バイト）を有し
ている。それぞれの列１ないし９における行１ないし９
は、制御系に対するセクション・オーバヘッド（Sectio
n Overhead＝ＳＯＨ）と、エラー検出情報信号と、入信
号のストラクチャ（ペイロード＝Payload）データの残
りと、判定データと更に制御系情報信号とを収容してい
る。その際入１４０Ｍｂｉｔ／ｓ信号は、バーチャル・
コンテナＶＣ４に支持されており、そのストラクチャは
ＣＣＩＴＴ勧告Ｇ７０９に詳しく説明されている。

【０００３】入信号のデータをバッファに書き込むクロ
ック信号は、入信号から導出される。局部クロック信号
または読み出しクロック信号は、データを読み出すため
に使用される。書き込みクロック信号および読み出しク
ロック信号は周波数および／または位相に関して異なっ
ているので、判定データが出信号に挿入される。書き込
みおよび読み出し動作の制御は、書き込みおよび読み出
しクロック信号によって動作するバッファ制御回路によ
って行われる。その場合バッファ制御回路は、入信号と
読み出しクロック信号との同期と、判定データを所定の
判定場所に挿入する判定動作とを実施する。

【０００４】

【発明の課題】本発明の課題は、入信号および出信号の
同期を簡単な方法で実施する、冒頭に述べた形式の等化
ないし補償回路装置を提供することである。

【０００５】

【課題を解決するための手段】この課題は、データおよ
びデータギャップを含んでいる入信号と出信号との間の
周波数変動および／または位相変動を等化する回路装置
において、次の特徴によって解決される：前記回路装置
は、−入信号のデータを緩衝記憶するための前置バッフ
ァおよび−前記前置バッファの所定の低い判定レベルに
達したときに、該前置バッファから到来する信号に肯定
判定データを挿入しかつ判定指示情報を供給するために
設けられている制御回路を有している。

【０００６】本発明の回路装置は、前置バッファと制御
回路とを有しており、この制御回路は、異なった周波数
を有する２つのデジタル信号の整合を実現する。信号の
データは、書き込みクロック信号のクロック周波数によ
って前置バッファに書き込まれる。書き込みクロック信
号は、入信号から導出される。データは、局部クロック
信号または読み出しクロック信号のクロック周波数によ
って前置バッファから読み出される。このようにしてデ
ータは、読み出しクロック信号と同期される。

【０００７】前置バッファの書き込みおよび読み出し動
作は、該前置バッファの所定の低い判定レベルに達した
ときに、肯定判定データを出信号に挿入する制御回路に
よって制御される。肯定判定は、そうでない場合には有
効情報を支持している場所に有効情報が欠落しているこ
とを表している。肯定判定は、読み出しクロック信号の
周波数が書き込みクロック信号の周波数を上回るときに
必要である。それは、読み出しクロック信号の周波数が
書き込みクロック信号の周波数より低いときにも生じ得
る。この場合には、前置バッファにオーバフローが生じ
る前に、否定判定が行われるべきである。否定判定の場
合、そうでない場合には有効情報を支持していないよう
な場所に有効情報が支持される。否定判定動作は、デー
タギャップの間にだけ実施することができる。この動作
の間、データが少なくとも１つのデータギャップに挿入
される。

【０００８】前置バッファによって供給されるデータ
は、もはやその目的のためにデータと読み出し周波数と
の同期を行う必要がないが、前置バッファから供給され
る判定データおよびその他の判定データをこの目的のた
めに決められた判定場所に挿入するために使用される整
合回路に供給することができる。このような判定場所
は、例えば種々のコンテナ（例えばＶＣ−１１またはＶ
Ｃ−３）を有しているＳＴＭ−１信号に対して、ＣＣＩ
ＴＴ勧告Ｇ７０９から読み取ることができる。前置バッ
ファにおける同期のために、整合回路における回路構成
は従来の回路に比して低減される。その理由は、整合回
路は、付加的に書き込みクロック信号（同期整合回路）
によってではなくて、読み出しクロック信号によっての
み動作されるからである。従って、読み出しクロックを
書き込みクロックに整合するにすぎない、本発明による
簡単な構成の回路装置では非同期動作がある。

【０００９】本発明の回路装置によって、１４０Ｍｂｉ
ｔ／ｓのビット伝送速度を有している入信号は出ＳＴＭ
−１信号と整合することができるかまたはＳＴＭ−１信
号を受信しかつＳＴＭ−１信号を供給する再生器回路に
おいて整合を行うことができる。

【００１０】制御回路の実施例は、次の構成によって特
徴付けられている：制御回路は、書き込みアドレス発生
器と、読み出しアドレス発生器と、減算回路と、コンパ
レータとを有している。

【００１１】書き込みアドレス発生器は、それぞれの書
き込みクロックによって書き込みアドレスを発生するた
めに使用されかつ読み出しアドレス発生器は、それぞれ
の読み出しクロックによって読み出しアドレスを発生す
るために使用される。

【００１２】書き込みおよび読み出しアドレス発生器
は、アドレスを循環的な順序で発生する。

【００１３】減算回路は、読み出しアドレスを書き込み
アドレスから減算することによって差値を形成するため
に使用される。コンパレータは、前記差値がしきい値を
下回るや否や、１つの読み出しクロック期間の間、前記
読み出しアドレス発生器を禁止するために設けられてい
る。

【００１４】書き込みアドレス発生器は、書き込みクロ
ック信号のぞれぞれの書き込みクロックによって新しい
書き込みアドレスを発生する。その場合書き込みアドレ
スは、１つの書き込みクロックから次の書き込みクロッ
クまでの所定の単位だけ変化する。例えば、書き込みア
ドレスは、ぞれぞれの書き込みクロックによって“１”
だけインクリメントされる。書き込みアドレス発生器
は、書き込みアドレスを発生するとき、固有の周期にわ
たって動作するので、書き込みアドレスは繰り返し発生
される。１周期の書き込みアドレス数は、前置バッファ
の大きさに依存している。同じことは、読み出しクロッ
ク信号のそれぞれの読み出しクロックによって新しい読
み出しアドレスを形成する読み出しアドレス発生器にも
当て嵌まる。

【００１５】制御回路における減算器回路は、読み出し
クロックによって読み出しアドレスを書き込みアドレス
から減算しかつ差値を発生する。コンパレータにおいて
この差値はしきい値と比較される。この差値がしきい値
より小さければ、肯定判定が行われる。読み出しアドレ
ス発生器は１つの読み出しクロック期間の間禁止されて
いる、即ち読み出しアドレス発生器による読み出しクロ
ック信号の供給は１つの読み出しクロック期間の間遮断
されているので、肯定判定が行われる。しきい値は、前
置バッファの低い判定レベルに相当する。

【００１６】否定判定は、前置バッファに供給される入
信号がデータギャップを有しているときにのみ行われ
る。データギャップの場合に、書き込みアドレス発生器
は停止され、即ち書き込みクロック信号供給は遮断され
る。この場合、前置バッファにはそれ以上データは記憶
されない。しかし読み出しアドレス発生器は、引き続き
読み出しアドレスを発生し、その結果データは前置バッ
ファから読み出される。しきい値に達するや否や、読み
出しアドレス発生器も停止される。読み出しアドレスの
発生のこの遮断は、データが再び前置バッファに書き込
まれかつ差値が少なくともしきい値に達するまで持続す
る。その場合、前置バッファにおける書き込みに関する
遮断は、前置バッファの読み出しに関する遮断より少な
くとも１つの読み出しクロック期間長く持続した。デー
タギャップの間、このプロシージャによって否定判定が
行われることになる。前置バッファの最小の大きさは、
前置バッファにオーバフローが少なくとも２つの連続す
るデータギャップの間に生じないように選定すべきであ
る。

【００１７】回路装置は、ＳＴＭ−１信号の処理のため
に使用することができる。その場合このＳＴＭ−１信号
のデータは、前置バッファに記憶される。ＳＴＭ−１信
号は、ＳＴＭ−１フレームの列１ないし３および５ない
し９における行１ないし９に支持されているＳＯＨ情報
（ＳＯＨ＝Section Overhead）を有している。管理上の
単位ＡＵ−４またはＡＵ−３の始めを指示することがで
きかつ判定データを含むことができるＡＵポインタは、
列１ないし９の行４に位置決めされている。ＳＯＨ情報
は、制御系とエラー検出情報とを含んでいる。ＳＯＨ領
域の外側にあるデータのみが前置バッファに書き込まれ
る。この目的のために、整合回路は、ＡＵポインタを除
いて、ＳＴＭ−１信号のＳＯＨ情報が生じたとき、書き
込みアドレス発生器を禁止するために設けられている受
信フレームカウンタを有している。ＳＯＨ情報が存在す
る場合、書き込みアドレス発生器には書き込みアドレス
は発生されない。従ってＳＯＨ情報が生じたときは、デ
ータギャップがある。

【００１８】受信フレームカウンタは付加的に、ＡＵポ
インタの始めが検出されるとき、ＡＵポインタコードを
発生するために使用することができる。このＡＵポイン
タコードは、前置バッファに緩衝記憶しかつ結果とし
て、フレームカウンタを必要としない後続の整合回路に
おいて使用可能であるようにすることができる。

【００１９】管理上の単位ＡＵ−３および与えられたＡ
Ｕポインタはそれぞれ、ＳＴＭ−１フレーム内に交互に
挿入される。従ってＳＴＭ−１フレームに交互に現れる
３つのストラクチャがある。ストラクチャを識別するた
めに、受信フレームカウンタは付加的に、ストラクチャ
を指示するストラクチャカウンタを有し、その計数値も
前置バッファに緩衝記憶しかつ後続の整合回路に供給す
ることができる。

【００２０】読み出しアドレス発生器が禁止されている
場合、回路装置は依然として判定指示情報を供給するた
めに設けられている。この場合肯定判定が行われ、従っ
てデータは生じない。接続されている整合回路は、この
判定指示情報を評価することができかつ判定データをこ
の信号内の所定の場所に挿入する。

【００２１】回路装置のこの動作の間、例えば、読み出
しクロック発生器に障害が発生することが起こり得る。
その場合、読み出しクロック信号の周波数は、通常より
著しく大きくなる可能性がある。その場合、前置バッフ
ァのアンダフローが一層頻繁に起こることがある。前置
バッファのオーバフローまたはアンダフローを検出する
ために、制御回路はレジスタとエラー評価回路とを有し
ている。このレジスタは、読み出しクロック期間にコン
パレータから供給される差値を緩衝記憶するようになっ
ており、かつエラー評価回路は、コンパレータから供給
される差値とレジスタから供給される差値とに基づいて
前置バッファのオーバフローまたは前置バッファのアン
ダフローを検出するために設けられている。

【００２２】ＳＴＭ−１信号の適応のために、１バイト
長のデータ信号に対する４つの記憶場所を有する前置バ
ッファで十分である。その場合読み出しアドレス発生器
および書き込みアドレス発生器は、modulo-４カウンタ
を有することができる。

【００２３】

【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。

【００２４】同期デジタルハイアラーキの信号を伝送す
る伝送系は例えば、伝送および受信回路（端末デバイ
ス）を有しており、これら回路において入信号と出信号
との間の周波数変動および／または位相変動は、回路装
置によって等化ないし補償される。その場合入信号は、
局部クロック信号または読み出しクロック信号によって
整合される。例えば、ＳＴＭ−１信号は、この種の伝送
系によって伝送される。このＳＴＭ−１信号はフレーム
において構成されておりかつ詳しくはＣＣＩＴＴ勧告Ｇ
７０９に説明されている。次に、本発明にとって重要な
このＳＴＭ−１フレーム構成の部分について説明する。

【００２５】図１のａには、ＳＴＭ−１フレームの構成
が略示されている。このフレームは２７０の列および９
の行（行当たり２７０バイト）を有している。それぞれ
の列１ないし９における行１ないし３および５ないし９
は通例、制御系に対するセクション・オーバヘッド（Ｓ
ＯＨ）と称されているものとエラー検出情報を支持して
おり、列１ないし９の４番目の行は、ＡＵポイタ（ＡＵ
−Ｐ）と表される管理上の単位を支持しており、かつ残
りの列および行は、そのとき有効な情報、即ちＳＴＭ−
１ペイロード（Ｐ）を支持している。図１のｂに示され
ているように、ＳＴＭ−１ペイロードは例えば、有効な
情報構成と制御系構成ＰＯＨ（Path Overhead）とから
成るバーチャル・コンテナＶＣ−４（管理上の単位ＡＵ
−４における）を支持している。例えば、３つの管理上
の単位ＡＵ−３を、ＳＴＭ−１フレームに交互に挿入す
ることができる。この場合コンテナは、有効信号に対す
る基本コンテナと理解される。この種のコンテナは、別
のコンテナを支持することができる。

【００２６】図２において、送信機２０によって発生さ
れる信号は、チャネル３０を介して受信機４０に伝送さ
れる。受信機４０において、入力データシグナリングレ
ートを有する入力信号は、この入力シグナリングレート
より大きいかまたは小くてよい出力データシグナリング
レートを有する出力信号に変換される。

【００２７】次に、図２の系に使用すべき本発明による
回路装置４０の実施例について、図３を参照して説明す
る。図３には、前置バッファ１と、制御回路２と、同期
回路３と、受信フレームカウンタ４とが示されている。
入ＳＴＭ−１信号のデータは、前置バッファ１と同期回
路３とに供給される。

【００２８】この回路装置の上述の要素１ないし４は、
特別な設計言語によってコンピュータ設計されているア
プリケーションに依存して集積回路またはプロセッサ要
素の部分であってよい。それ故に、この種の回路の機能
は、状態ランまたはプログラム・ランによって容易に説
明することができる。

【００２９】同期回路３は、次の状態ランによって記述
することができる： １．最初の６つのバイトに基づいてＳＴＭ−１フレーム
の始めを決定する（３＊Ａ１，３＊Ａ２）； ２．フレームの始めが検出されたとき、セット信号を発
生する； ３．このセット信号を受信フレームカウンタ４に供給す
る。

【００３０】ＳＴＭ−１フレームにおいて、第１行にお
ける最初の６つのバイトは、フレームの始めを識別する
ために向けられている。最初の３つのバイトはＡ１と称
されかつバイト４ないし６はＡ２と称される。同期回路
３がこれらのバイトを検出するや否や、ＳＴＭ−１フレ
ームの始めが見付けられた。その後、セット信号が発生
され、それは受信フレームカウンタ４に供給される。同
期回路３には付加的に、ＳＴＭ−１信号のデータ流から
書き込みクロックを導出した回路素子（図示されていな
い）によって発生される書き込みクロック信号ＳＴが供
給される。

【００３１】この書き込みクロック信号ＳＴも供給され
る受信フレームカウンタ４は、次の状態ランを用いて説
明することができる： １．同期回路３からセット信号が生じたとき、メインカ
ウンタの計数値は初期値にセットされる； ２．メインカウンタの計数値は、それぞれの書き込みク
ロックによってインクリメントされる； ３．ＳＯＨ情報が生じるとき、釈放信号が阻止される； ４．ＡＵポインタの始めが認識されたとき、ＡＵポイン
タコードが発生される； ５．セット信号が同期回路３から供給されるとき、スト
ラクチャカウンタ（modulo-３カウンタ）は初期値にセ
ットされる； ６．ストラクチャカウンタの計数値（ストラクチャ・コ
ード）はそれぞれの書き込みクロックによってインクリ
メントされる。

【００３２】セット信号が同期回路３から供給されるや
否や、メインカウンタの計数値は初期値にセットされ
る。それからそれぞれの書き込みクロックによって、メ
インカウンタの計数値は単位分だけインクリメントされ
る。この計数値は、ＳＴＭ−１フレームにおけるバイト
の数を表す。制御回路２に対する釈放信号は、ＳＯＨ情
報が利用可能でない場合にのみ、受信フレームカウンタ
４によって発生される。その他の場合、釈放信号は阻止
されている。更に、受信フレームカウンタ４は、ＡＵポ
インタの始め（行４、列１ないし９）が認識されたと
き、ＡＵポインタコードを発生する。このＡＵポインタ
コードは、前置バッファ１に供給される。

【００３３】管理上の単位ＡＵ−３および与えられたＡ
Ｕポインタはそれぞれ交互にＳＴＭ−１フレーム内に割
り当てられる。結果的に、ＳＴＭ−１フレームに交互に
現れる使用可能な３つのストラクチャがある。ストラク
チャを識別するために、受信フレームカウンタ４内にス
トラクチャカウンタが設けられている。このカウンタ
は、modulo-３カウンタであって、同期回路３からセッ
ト信号が供給されるとき、初期値にセットされる。それ
ぞれの書き込みクロックによってストラクチャカウンタ
の計数値はインクリメントされる。ストラクチャカウン
タの計数値は、前置バッファ１にも供給される。これら
データは、前置バッファ１に緩衝記憶されかつ回路装置
における後続の整合回路１４において使用することがで
きる。

【００３４】制御回路２は、書き込みアドレス発生器８
と、読み出しアドレス発生器９と、減算器回路１０と、
コンパレータ１１と、レジスタ１２と、エラー評価回路
１３とを有している。書き込みアドレス発生器８および
読み出しアドレス発生器９は、それぞれ零から増分計数
する複数の modulo-４カウンタを有している。書き込み
クロック信号は書き込みアドレス発生器８に供給されか
つ読み出しクロック信号は読み出しアドレス発生器９に
供給される。書き込みアドレス発生器８および読み出し
アドレス発生器９はそれぞれ、それぞれ書き込みクロッ
クおよび読み出しクロックによって単位分だけインクリ
メントされる。書き込みアドレス発生器８の書き込みア
ドレスおよび読み出しアドレス発生器９の読み出しアド
レスは、前置バッファ１および減算器１０に供給され
る。前置バッファ１には更に、書き込み動作用の書き込
みクロック信号および読み出し動作用の読み出しクロッ
ク信号が供給される。それぞれの書き込みクロックによ
って、ＳＴＭ−１信号のデータ、ＡＵポインタコードお
よびストラクチャ・コードが、書き込みアドレスが使用
可能であるならば、前置バッファに書き込まれる。書き
込みアドレスは、受信フレームカウンタ４によって発生
される釈放信号によってこの発生が定義される場合にの
み、書き込みアドレス発生器８によって発生される。デ
ータ、ＡＵポインタコードおよびストラクチャコード
は、読み出しクロックおよび読み出しアドレスが使用可
能であるとき、前置バッファ１から読み出される。前置
バッファ１は、それがデータに対する４つの記憶場所、
ＡＵポインタコードに対する４つの記憶場所およびスト
ラクチャコードに対する４つの記憶場所を有するよう
に、構成されている。

【００３５】減算器１０は、書き込みアドレスから読み
出しアドレスを減算しかつコンパレータ１１に供給され
る差値を形成する。コンパレータ１１は、読み出しアド
レス発生器９に対する釈放信号を発生し、この信号は、
この差値がしきい値に達するかまたはその値を下回る場
合には阻止される。このしきい値は、実施例においては
“１”である。読み出しアドレス発生器９に供給される
釈放信号が禁止されている場合、読み出しアドレス発生
器９は読み出しアドレスを発生しない。読み出しアドレ
ス発生器９が禁止されている結果として、読み出しクロ
ック期間の間に前置バッファ１からデータは読み出され
ない。このことは、肯定判定動作に等価である。

【００３６】否定判定動作は、ＳＯＨ情報が生じたとき
にのみ実現することができる。ＳＯＨが生じたとき、書
き込みアドレス発生器８は受信フレームカウンタ４によ
って禁止される。書き込みアドレス発生器８は、ＡＵポ
インタ（行４，列１ないし９）が生じたときには禁止さ
れない。結果的に、データは前置バッファ１にもはや書
き込まれず、かつ前置バッファは空になる。前置バッフ
ァ１が空になった結果として、しきい値に達しかつ、次
いで、阻止信号がコンパレータ１１によって発生されか
つ読み出しアドレス発生器９は停止される。ＳＯＨ情報
の終了後、書き込みアドレス発生器８は、受信フレーム
カウンタ４から到来する釈放信号を介して釈放される。
それから前置バッファ１に、データを充填することがで
きる。コンパレータ１１がしきい値を上回ったことを検
出すると、コンパレータは読み出しアドレス発生器を釈
放する。

【００３７】前置バッファ１は、固有の数のデータを記
憶することができるにすぎない。データが、それらが読
み出されたときより高い速度で書き込まれると（書き込
みクロック信号は読み出しクロック信号より高い周波数
を有している）、前置バッファは、書き込みアドレス発
生器が停止されなければ、オーバフローすることにな
る。書き込みアドレス発生器８は、ＳＯＨ情報が生じた
ときにしか停止することができないので、前置バッファ
１は、読み出しクロック信号と書き込みクロック信号と
の間の許容できる周波数変化によってオーバフローが発
生することがないように、回路定数を定めるべきであ
る。その場合否定判定動作は、データギャップが生じた
とき（ＳＯＨ情報が生じたとき）にのみ実現することが
できる。反対に、肯定判定動作（書き込みクロック信号
の周波数は読み出しクロック信号の周波数より小さい）
は、データの存在の間に実現することができる。

【００３８】否定判定動作の場合、前置バッファ１は、
９つの書き込みクロック期間の間は書き込まれるのが防
止されかつ８つのクロック期間の間は読み出されるのが
防止されている。その場合、通常の場合より１つ多くの
読み出し動作がある。

【００３９】読み出しクロック信号は、再生器回路に含
まれている局部発振器によって発生される。この発振器
に障害があるとき、例えば、読み出しクロック信号は全
く異なった周波数を有することがあり、その結果このよ
うなデータ損失が生じる可能性がある。このことは例え
ば、前置バッファ１がオーバフローまたはアンダフロー
を示すときに生じる。このようなオーバフローまたはア
ンダフローを検出するために、レジスタ１２およびエラ
ー評価信号１３が設けられている。差値は、読み出しク
ロック期間にレジスタ１２に記憶される。エラー評価回
路１３にはレジスタ１２からそのときの差値と、１つの
読み出し期間だけ遅延された差値とが供給される。エラ
ー評価回路１３においてこれら信号は、コンパレータ回
路を用いて相互に比較される。これら信号が所定のしき
い値を上回っているならば、前置バッファのオーバフロ
ーまたはアンダフローが検出されかつ相応に信号が出力
される。２つの回路素子１２および１３には依然として
読み出しクロック信号ＬＴが供給される。

【図面の簡単な説明】

【図１】ＶＣ−４コンテナを有するＳＴＭ−１フレーム
を表す概略図である。

【図２】本発明が利用することができる伝送系を示す線
図である。

【図３】請求項２に記載の系に使用される本発明の回路
装置の実施例を示すブロック回路図である。

【符号の説明】

１ 前置バッファ、 ２ 制御回路、 ３ 同期回路、
４ 受信フレームカウンタ、 ８ 書き込みアドレス
発生器、 ９ 読み出しアドレス発生器、 １０ 減算
器、 １１ コンパレータ、 １２ レジスタ、 １３
エラー評価回路、 ４０ 受信機

フロントページの続き (72)発明者 クラウス シェッフェル ドイツ連邦共和国 ニュルンベルク 20 シュライアーマッハーシュトラーセ ２

Claims (10)

【特許請求の範囲】
1. 【請求項１】 データおよびデータギャップを含んでい
   る入信号と出信号との間の周波数変動および／または位
   相変動を等化する回路装置を有している伝送装置におい
   て、 前記回路装置は、入信号のデータを緩衝記憶するための
   主バッファ（１４）と前置バッファ（１）とを含んでお
   りかつ前記前置バッファ（１）の所定の低い判定レベル
   に達したときに、該前置バッファ（１）から到来する信
   号に肯定判定データを挿入しかつ判定指示情報を供給す
   るための制御回路（２）を含んでいることを特徴とする
   伝送装置。
2. 【請求項２】 制御回路（２）は、書き込みアドレス発
   生器（８）と、読み出しアドレス発生器（９）と、減算
   回路（１０）と、コンパレータ（１１）とを有してお
   り、前記書き込みアドレス発生器（８）は、それぞれの
   書き込みクロックによって書き込みアドレスを発生する
   ために使用されかつ前記読み出しアドレス発生器（９）
   は、それぞれの読み出しクロックによって読み出しアド
   レスを発生するために使用され、前記書き込みおよび読
   み出しアドレス発生器（８，９）は、アドレスを循環的
   な順序で発生するために設けられており、前記減算回路
   （１０）は、読み出しアドレスを書き込みアドレスから
   減算することによって差値を形成するために使用されて
   おり、かつ前記コンパレータ（１１）は、前記差値がし
   きい値を下回るや否や、１つの読み出しクロック期間の
   間、前記読み出しアドレス発生器（９）を禁止するため
   に設けられている請求項１記載の伝送装置。
3. 【請求項３】 前置バッファ（１）は、ＳＴＭ−１信号
   のデータを供給するために使用されておりかつ受信フレ
   ームカウンタ（４）は、ＡＵポインタを除いて、ＳＴＭ
   −１信号のＳＯＨ情報が生じたとき、書き込みアドレス
   発生器（８）を禁止するために設けられている請求項２
   記載の伝送装置。
4. 【請求項４】 コンパレータ（１１）は、読み出しアド
   レス発生器（９）が禁止されている場合に判定指示情報
   を供給するために設けられている請求項２または３記載
   の伝送装置。
5. 【請求項５】 レジスタ（１２）は、１つの読み出しク
   ロック期間の間、コンパレータ（１１）から供給される
   差値を緩衝記憶するようになっており、かつエラー評価
   回路（１３）は、コンパレータ（１１）から供給され差
   値とレジスタ（１２）から供給される差値とに基づいて
   前置バッファのオーバフローまたは前置バッファのアン
   ダフローを検出するために設けられている請求項２から
   ４までのいずれか１項記載の伝送装置。
6. 【請求項６】 前置バッファ（１）は、１バイト長のデ
   ータ信号に対する４つの記憶場所を有している請求項２
   から５までのいずれか１項記載の伝送装置。
7. 【請求項７】 データおよびデータギャップを含んでい
   る入信号と出信号との間の周波数変動および／または位
   相変動を等化する回路装置において、 前記回路装置は、入信号のデータを緩衝記憶するための
   前置バッファ（１）を含んでおりかつ前記前置バッファ
   （１）の所定の低い判定レベルに達したときに、該前置
   バッファ（１）から到来する信号に肯定判定データを挿
   入しかつ判定指示情報を供給するために設けられている
   制御回路（２）を含んでいることを特徴とする等化回路
   装置。
8. 【請求項８】 制御回路（２）は、書き込みアドレス発
   生器（８）と、読み出しアドレス発生器（９）と、減算
   回路（１０）と、コンパレータ（１１）とを有してお
   り、前記書き込みアドレス発生器（８）は、それぞれの
   書き込みクロックによって書き込みアドレスを発生する
   ために使用されかつ前記読み出しアドレス発生器（９）
   は、それぞれの読み出しクロックによって読み出しアド
   レスを発生するために使用され、前記書き込みおよび読
   み出しアドレス発生器（８，９）は、アドレスを循環的
   な順序で発生するために設けられており、前記減算回路
   （１０）は、読み出しアドレスを書き込みアドレスから
   減算することによって差値を形成するために使用されて
   おり、かつ前記コンパレータ（１１）は、前記差値がし
   きい値を下回るや否や、１つの読み出しクロック期間の
   間、前記読み出しアドレス発生器（９）を禁止するため
   に設けられている請求項７記載の等化回路装置。
9. 【請求項９】 前置バッファ（１）は、ＳＴＭ−１信号
   のデータを供給するために使用されておりかつ受信フレ
   ームカウンタ（４）は、ＡＵポインタを除いて、ＳＴＭ
   −１信号のＳＯＨ情報が生じたとき、書き込みアドレス
   発生器（８）を禁止するために設けられている請求項８
   記載の等化回路装置。
10. 【請求項１０】 コンパレータ（１１）は、読み出しア
    ドレス発生器（９）が禁止されている場合に判定指示情
    報を供給するために設けられている請求項８または９記
    載の等化回路装置。