JPH0622237B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0622237B2 JPH0622237B2 JP58222040A JP22204083A JPH0622237B2 JP H0622237 B2 JPH0622237 B2 JP H0622237B2 JP 58222040 A JP58222040 A JP 58222040A JP 22204083 A JP22204083 A JP 22204083A JP H0622237 B2 JPH0622237 B2 JP H0622237B2
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- etching
- emitter
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置の製造方法に関し詳しくはバイポー
ラ型シリコンＬＳＩに好適な、高速でかつ微細な半導体
装置を製造できる半導体装置の製造方法に関するもので
ある。
ラ型シリコンＬＳＩに好適な、高速でかつ微細な半導体
装置を製造できる半導体装置の製造方法に関するもので
ある。
第１図は、従来のバイポーラトランジスタの断面構造を
示したものである。従来の構造のトランジスタは、いわ
ゆるプレーナ技術によつて作られている。すなわち、ｐ
型基板１−１４上にＮ型埋込層１−１２を設け、ｎ型エ
ピタキシヤル層１−１３を成長する。その後素子間分離
用酸化膜１−１を形成し、ｎ型エピタキシヤル層内にｐ
型ベース層１−６、また、ベース層内にｎ型エミッタ層
１−７を設ける。なお、１−１３は、コレクタ層であ
る。この様につくられた造造では、酸化膜に順次穴あけ
をして不純物を拡散してゆくために酸化膜の穴の大きさ
よりも大きな拡散領域が形成される。特に、エミツタ領
域１−７の周囲は、ベース領域の表面の不純物濃度の高
い領域と接しているため、接合容量ＣTEが大きくなつて
いる。この大きな容量のため、トランジスタの動作速度
が遅くなる。この傾向は、メモリ回路の様に、エミツタ
領域を並列に接続した回路に、トランジスタを応用した
ときに著しくなる。
示したものである。従来の構造のトランジスタは、いわ
ゆるプレーナ技術によつて作られている。すなわち、ｐ
型基板１−１４上にＮ型埋込層１−１２を設け、ｎ型エ
ピタキシヤル層１−１３を成長する。その後素子間分離
用酸化膜１−１を形成し、ｎ型エピタキシヤル層内にｐ
型ベース層１−６、また、ベース層内にｎ型エミッタ層
１−７を設ける。なお、１−１３は、コレクタ層であ
る。この様につくられた造造では、酸化膜に順次穴あけ
をして不純物を拡散してゆくために酸化膜の穴の大きさ
よりも大きな拡散領域が形成される。特に、エミツタ領
域１−７の周囲は、ベース領域の表面の不純物濃度の高
い領域と接しているため、接合容量ＣTEが大きくなつて
いる。この大きな容量のため、トランジスタの動作速度
が遅くなる。この傾向は、メモリ回路の様に、エミツタ
領域を並列に接続した回路に、トランジスタを応用した
ときに著しくなる。
また、従来の構造のトランジスタでは、ベース領域の内
部にエミツタ領域が均一に形成されているため、ベース
電極１−８と真性ベース領域１−６′との間の抵抗が大
きい。この抵抗（ベース抵抗）は、ベース領域の拡散深
さが浅くなるほど大きくなる。トランジスタの速度を向
上させるためには、エミツタ領域とベース領域の拡散深
さを双方とも浅く形成しなければならない。しかし、ベ
ース領域を浅くすると、同時にベース抵抗も高くなり、
思つた程の高速化は得られない。
部にエミツタ領域が均一に形成されているため、ベース
電極１−８と真性ベース領域１−６′との間の抵抗が大
きい。この抵抗（ベース抵抗）は、ベース領域の拡散深
さが浅くなるほど大きくなる。トランジスタの速度を向
上させるためには、エミツタ領域とベース領域の拡散深
さを双方とも浅く形成しなければならない。しかし、ベ
ース領域を浅くすると、同時にベース抵抗も高くなり、
思つた程の高速化は得られない。
また、従来の技術によりベースのコンタクト穴を明ける
と、ベース電極１−８とコレクタ領域１−１３とが短絡
するおそれがある。すなわち、従来のトランジスタは、
より小さく作ろうとするため、ベース・コンタクト穴を
分離用酸化膜の端にオーバラツプして取り出している。
酸化膜に穴をあける時、エミチング時間が長いと、分離
用酸化膜にも深く穴があき、ベース領域下のコレクタ領
域にまで到達して、ベース電極とコレクタ領域とが短絡
する。この傾向は、ベース領域の深さが浅い高速なトラ
ンジスタほど著しい。
と、ベース電極１−８とコレクタ領域１−１３とが短絡
するおそれがある。すなわち、従来のトランジスタは、
より小さく作ろうとするため、ベース・コンタクト穴を
分離用酸化膜の端にオーバラツプして取り出している。
酸化膜に穴をあける時、エミチング時間が長いと、分離
用酸化膜にも深く穴があき、ベース領域下のコレクタ領
域にまで到達して、ベース電極とコレクタ領域とが短絡
する。この傾向は、ベース領域の深さが浅い高速なトラ
ンジスタほど著しい。
本発明の目的は、上記従来の欠点を無くした、エミツタ
・ベース接合間の接合容量の少い、かつベース抵抗の小
さなトランジスタの製造方法を提供することにある。
・ベース接合間の接合容量の少い、かつベース抵抗の小
さなトランジスタの製造方法を提供することにある。
上記目的を達成するため、本発明は、Ｃ，ＨおよびＦを
含み、Ｆ対Ｈの比がほぼ２以下のガスを反応ガスとして
用いると、Ｓｉ3Ｎ4を極めて高い選択比でドライエツチ
することができ、ＣＨ3ＦおよびまたはＣＨ2Ｆ2を用い
ると、とくに極めて好ましい結果が得られる、という新
規な知見にもとづいている。
含み、Ｆ対Ｈの比がほぼ２以下のガスを反応ガスとして
用いると、Ｓｉ3Ｎ4を極めて高い選択比でドライエツチ
することができ、ＣＨ3ＦおよびまたはＣＨ2Ｆ2を用い
ると、とくに極めて好ましい結果が得られる、という新
規な知見にもとづいている。
このような知見にもとづき、上記ガスによつてＳｉ3Ｎ4
をドライエツチすることによつて、接合容量を減少さ
せ、ベース抵抗を下げることが可能となつた。すなわ
ち、本発明は、Ｓｉ3Ｎ4のエツチング速度がシリコン酸
化膜ＳｉＯ２およびシリコン膜よりも著しく大きい上記
反応ガスを用いたドライエツチング技術を用いることに
よつて初めて可能となつた。
をドライエツチすることによつて、接合容量を減少さ
せ、ベース抵抗を下げることが可能となつた。すなわ
ち、本発明は、Ｓｉ3Ｎ4のエツチング速度がシリコン酸
化膜ＳｉＯ２およびシリコン膜よりも著しく大きい上記
反応ガスを用いたドライエツチング技術を用いることに
よつて初めて可能となつた。
第２図に本発明によるトランジスタの構造の一例を示
す。本発明では、エミツタ２−７とベース領域２−６の
表面に段差を設け、エミツタ領域２−７の周囲を酸化膜
２−２で囲うことによつて、エミツタ２−７とベース２
−６間の接合容量を減少させている。また、本発明の構
造を実現するために用いられるドライエツチング技術を
用いることによつて、ベース領域のコンタクト穴をコレ
クタ領域と短絡させない様にあけることが出来る。ま
た、外部ベース領域は、真性ベース領域に比べ深く拡散
されているので、ベース抵抗が低減されている。
す。本発明では、エミツタ２−７とベース領域２−６の
表面に段差を設け、エミツタ領域２−７の周囲を酸化膜
２−２で囲うことによつて、エミツタ２−７とベース２
−６間の接合容量を減少させている。また、本発明の構
造を実現するために用いられるドライエツチング技術を
用いることによつて、ベース領域のコンタクト穴をコレ
クタ領域と短絡させない様にあけることが出来る。ま
た、外部ベース領域は、真性ベース領域に比べ深く拡散
されているので、ベース抵抗が低減されている。
第３図は、本発明による構造を実現するための製造工程
を示したものである。なお、本発明の思想を明確にする
ために、エピタキシヤル工程や埋込層形成工程は省略
し、トランジスタの動作に不可欠なベース領域、エミツ
タ領域の形成工程を示した。
を示したものである。なお、本発明の思想を明確にする
ために、エピタキシヤル工程や埋込層形成工程は省略
し、トランジスタの動作に不可欠なベース領域、エミツ
タ領域の形成工程を示した。
第３図(a)：分離用酸化膜２−１を形成した後、エミツ
タ領域となる部分以外のシリコン表面を従来のエツチン
グ技術を利用して削り、凸型の領域を形成する。
タ領域となる部分以外のシリコン表面を従来のエツチン
グ技術を利用して削り、凸型の領域を形成する。
第３図(b)：薄い酸化膜２−２、シリコンナイトライド
膜２−３を形成し、エミツタ領域となる部分をホトレジ
スト膜２−４でおおつて、シリコンナイトライド膜２−
３を後に説明するドライエツチング法で削る。なお、こ
のときのホトレジストの寸法は、エミツタ領域よりもや
や大きめで良く、正確な寸法合せは必要としない。
膜２−３を形成し、エミツタ領域となる部分をホトレジ
スト膜２−４でおおつて、シリコンナイトライド膜２−
３を後に説明するドライエツチング法で削る。なお、こ
のときのホトレジストの寸法は、エミツタ領域よりもや
や大きめで良く、正確な寸法合せは必要としない。
第３図(c)：ホトレジスト膜２−４を除去し、再び上記
ドライエツチング法を利用して、シリコンナイトライド
膜を除去すると、凸型領域の周囲にのみシリコンナイト
ライド膜２−５が残る。凹型の領域２−ＧＢの分離用酸
化膜に接する部分にはナイトライド膜はなくなり、ベー
ス・コンタクト穴を大きくあけることができる。
ドライエツチング法を利用して、シリコンナイトライド
膜を除去すると、凸型領域の周囲にのみシリコンナイト
ライド膜２−５が残る。凹型の領域２−ＧＢの分離用酸
化膜に接する部分にはナイトライド膜はなくなり、ベー
ス・コンタクト穴を大きくあけることができる。
第３図(d)：表面より、イオン打込み法等によりベース
領域２−６を形成し、次にエミツタ領域２−７を形成す
る。その後電極配線を行うと、第２図に示した様な素子
構造が得られる。
領域２−６を形成し、次にエミツタ領域２−７を形成す
る。その後電極配線を行うと、第２図に示した様な素子
構造が得られる。
本実施例では、新しいドライエツチング法を利用するこ
とによつて、凸型エミツタ領域の周囲にのみシリコンナ
イトライド膜を残し、エミツタ・ベース容量の低減と、
ベースコンタクト穴を大きくあけることに成功した。ま
た、従来のドライエツチング技術の様に、ベースコンタ
クト穴をあけるとき、分離用の酸化膜をオーバにエツチ
ングすることがないため、歩留り良くベース電極の配線
をすることができる。
とによつて、凸型エミツタ領域の周囲にのみシリコンナ
イトライド膜を残し、エミツタ・ベース容量の低減と、
ベースコンタクト穴を大きくあけることに成功した。ま
た、従来のドライエツチング技術の様に、ベースコンタ
クト穴をあけるとき、分離用の酸化膜をオーバにエツチ
ングすることがないため、歩留り良くベース電極の配線
をすることができる。
以下に本発明において用いたドライエツチングの方法を
詳細に述べる。
詳細に述べる。
このドライエツチングは、上記のようにＣ，ＨおよびＦ
を含み、Ｆ対Ｈの比がほぼ２以下であるガスを反応ガス
として用いるものであるが、便宜上、極めて好ましい結
果が得られるＣＨ3Ｆ，ＣＨ2Ｆ2を用いた場合について
説明する。
を含み、Ｆ対Ｈの比がほぼ２以下であるガスを反応ガス
として用いるものであるが、便宜上、極めて好ましい結
果が得られるＣＨ3Ｆ，ＣＨ2Ｆ2を用いた場合について
説明する。
周知のように、シリコンもしくはその化合物のドライエ
ツチングは、たとえば、ＣＦ４，ＣＦ４＋Ｏ２，Ｎ
Ｆ３，ＳＦ６，ＣＨＦ３，ＣＦ4＋Ｈ2などを反応ガスと
して用いて行なわれた。
ツチングは、たとえば、ＣＦ４，ＣＦ４＋Ｏ２，Ｎ
Ｆ３，ＳＦ６，ＣＨＦ３，ＣＦ4＋Ｈ2などを反応ガスと
して用いて行なわれた。
しかし、Ｓｉ，ＳｉＯ２およびＳｉ3Ｎ4のエツチング速
度を比較すると、ＣＦ４，ＣＦ４＋Ｏ２，ＮＦ３もしく
はＳＦ６を用いた場合は、Ｓｉのエツチ速度が最も大き
く、Ｓｉ3Ｎ4，ＳｉＯ２の順で反応速度は小さくなる。
度を比較すると、ＣＦ４，ＣＦ４＋Ｏ２，ＮＦ３もしく
はＳＦ６を用いた場合は、Ｓｉのエツチ速度が最も大き
く、Ｓｉ3Ｎ4，ＳｉＯ２の順で反応速度は小さくなる。
また、反応ガスとしてＣＨＦ３もしくはＣＦ４＋Ｈ２を
用いると、ＳｉにくらべてＳｉＯ２とＳｉ3Ｎ4のエツチ
ング速度が大きくなるが、ＳｉＯ２とＳｉ3Ｎ4のエツチ
ング速度比は、ほぼ２〜３程度にすぎなかつた。
用いると、ＳｉにくらべてＳｉＯ２とＳｉ3Ｎ4のエツチ
ング速度が大きくなるが、ＳｉＯ２とＳｉ3Ｎ4のエツチ
ング速度比は、ほぼ２〜３程度にすぎなかつた。
そのため、Ｓｉ3Ｎ４を選択的にエツチする際には、Ｃ
Ｆ２＋Ｏ２やＳＦ６が反応ガスとして用いられてきた
が、この場合、Ｓｉのエツチング速度が大きいため、下
地のＳｉがエツチされるのを防止するため、Ｓｉ3Ｎ4膜
と下地Ｓｉの間に、ＳｉＯ２膜を形成しなければなら
ず、しかも、ＳｉＯ２とＳｉ3Ｎ4の選択比が小さいた
め、上記ＳｉＯ２膜を厚くする必要があつた。
Ｆ２＋Ｏ２やＳＦ６が反応ガスとして用いられてきた
が、この場合、Ｓｉのエツチング速度が大きいため、下
地のＳｉがエツチされるのを防止するため、Ｓｉ3Ｎ4膜
と下地Ｓｉの間に、ＳｉＯ２膜を形成しなければなら
ず、しかも、ＳｉＯ２とＳｉ3Ｎ4の選択比が小さいた
め、上記ＳｉＯ２膜を厚くする必要があつた。
すなわち、従来は、ＳｉやＳｉＯ２に対して、高い選択
比をもつてＳｉ3Ｎ4膜を選択的にドライエツチすること
が困難となつていた。
比をもつてＳｉ3Ｎ4膜を選択的にドライエツチすること
が困難となつていた。
そこで本発明では、特に反応ガスとして従来のドライエ
ツチングでは用いられていなかつたＣＨ2Ｆ2およびもし
くはＣＨ3Ｆを用い、Ｓｉ3Ｎ4の高選択ドライエツチン
グを行なつた。本発明では一般に平行平板型ＲＩＥ（Re
active Ion Etching）と呼ばれる装置を用い、真空容
器内の高周波電極上に石英板を介して半導体基板を設置
し、真空容器内を１×１０-5Ｔorr以下に排気した後Ｃ
Ｈ2Ｆ2ガスを導入して圧力を０．０３Torrに保持した。
しかる後周波数１３．５６ＭＨｚの高周波電力を高周波
電極に印加し、プラズマを発生させＳｉ3Ｎ4をエツチン
グした。このとき高周波電力は約５００Ｗに保持した
が、Ｓｉ3Ｎ4とＳｉＯ２のエツチング速度比は約２０、
Ｓｉ3Ｎ4とＳｉまたはpoly Ｓｉとのエツチング速度比
は約２５とＳｉ3Ｎ4だけが高選択でエツチングできた。
またＳｉ3Ｎ4のエツチング速度は約３０ｎｍ／分であ
り、本実施例では約５分間エツチングしたが、ＳｉＯ２
やＳｉはほとんどエツチングされることがなかつた。
ツチングでは用いられていなかつたＣＨ2Ｆ2およびもし
くはＣＨ3Ｆを用い、Ｓｉ3Ｎ4の高選択ドライエツチン
グを行なつた。本発明では一般に平行平板型ＲＩＥ（Re
active Ion Etching）と呼ばれる装置を用い、真空容
器内の高周波電極上に石英板を介して半導体基板を設置
し、真空容器内を１×１０-5Ｔorr以下に排気した後Ｃ
Ｈ2Ｆ2ガスを導入して圧力を０．０３Torrに保持した。
しかる後周波数１３．５６ＭＨｚの高周波電力を高周波
電極に印加し、プラズマを発生させＳｉ3Ｎ4をエツチン
グした。このとき高周波電力は約５００Ｗに保持した
が、Ｓｉ3Ｎ4とＳｉＯ２のエツチング速度比は約２０、
Ｓｉ3Ｎ4とＳｉまたはpoly Ｓｉとのエツチング速度比
は約２５とＳｉ3Ｎ4だけが高選択でエツチングできた。
またＳｉ3Ｎ4のエツチング速度は約３０ｎｍ／分であ
り、本実施例では約５分間エツチングしたが、ＳｉＯ２
やＳｉはほとんどエツチングされることがなかつた。
以上述べた如く、本発明によれば、バイポーラトランジ
スタの接合容量の大幅低減と、ベース抵抗の減少、ベー
スコンタクトのコレクタ短絡防止等に飛躍的な効果があ
る。
スタの接合容量の大幅低減と、ベース抵抗の減少、ベー
スコンタクトのコレクタ短絡防止等に飛躍的な効果があ
る。
なお、本発明で述べてあるｐ型領域とｎ型領域と互に変
えても、本発明による構造は実現できることは言うまで
もない。
えても、本発明による構造は実現できることは言うまで
もない。
第１図は従来のバイポーラ素子断面図、第２図は本発明
の一実施例を示す断面図、第３図は本発明の一実施例を
示す工程図である。 １……酸化膜、２……薄い酸化膜、３……ナイトライド
膜、４……ホトレジスト、５……ナイトライド膜、６…
…ベース領域、７……エミツタ領域、８……ベース電
極、９……エミツタ電極、１０……コレクタ電極、１１
……コレクタ取出し領域、１２……埋込層、１３……コ
レクタ領域、１４……基板。
の一実施例を示す断面図、第３図は本発明の一実施例を
示す工程図である。 １……酸化膜、２……薄い酸化膜、３……ナイトライド
膜、４……ホトレジスト、５……ナイトライド膜、６…
…ベース領域、７……エミツタ領域、８……ベース電
極、９……エミツタ電極、１０……コレクタ電極、１１
……コレクタ取出し領域、１２……埋込層、１３……コ
レクタ領域、１４……基板。
Claims (2)
- 【請求項１】エミッタを形成すべき部分以外の半導体基
板の表面をエッチして凸部を形成する工程と、二酸化シ
リコン膜および窒化シリコン膜を積層して形成する工程
と、上記二酸化シリコン膜を異方性エッチし、上記二酸
化シリコン膜のうち、上記凸部の側部上に形成された部
分を残し、他の部分は除去する工程と、Ｃ、ＨおよびＦ
を含み、Ｆ対Ｈの比がほぼ２以下であるガスをエッチン
グガスとして用いたエッチングによって上記窒化シリコ
ン膜の露出された部分を除去する工程と、上記半導体基
板の表面領域内に第１導電型を有する不純物をドープし
てベースを形成する工程と、上記凸部の表面領域内に上
記第１導電型とは逆の第２導電型を有する第２の不純物
をドープして、上記凸部内に上記ベースの上面に接して
エミッタを形成する工程を少なくとも有することを特徴
とする半導体装置の製造方法。 - 【請求項２】上記ガスは、ＣＨ3ＦおよびＣＨ2Ｆ2から
なる群から選ばれることを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222040A JPH0622237B2 (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222040A JPH0622237B2 (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60115261A JPS60115261A (ja) | 1985-06-21 |
| JPH0622237B2 true JPH0622237B2 (ja) | 1994-03-23 |
Family
ID=16776139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58222040A Expired - Lifetime JPH0622237B2 (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622237B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128683A (en) * | 1978-03-27 | 1979-10-05 | Ibm | Method of fabricating emitterrbase matching bipolar transistor |
| JPS5674962A (en) * | 1979-11-21 | 1981-06-20 | Semiconductor Res Found | Semiconductor device |
| US4303933A (en) * | 1979-11-29 | 1981-12-01 | International Business Machines Corporation | Self-aligned micrometer bipolar transistor device and process |
-
1983
- 1983-11-28 JP JP58222040A patent/JPH0622237B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60115261A (ja) | 1985-06-21 |
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