JPH06222986A

JPH06222986A - メモリ制御装置

Info

Publication number: JPH06222986A
Application number: JP5029938A
Authority: JP
Inventors: Akitoshi Kamimura; 明利上村
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-01-26
Filing date: 1993-01-26
Publication date: 1994-08-12

Abstract

(57)【要約】【構成】メモリ部１０２は、複数のメモリブロックか
らなるフラッシュメモリで構成されている。テーブル１
２１には、ホストからの指示アドレスとメモリブロック
の論理アドレスとの関係が示され、かつ、各メモリブロ
ックの書換え回数が示されている。交換制御手段１１１
は、ホストからあるメモリブロックに対してライト要求
があると、テーブル１２１を参照してそのメモリブロッ
クの書換え回数を調べ、これが所定値以上あるいは書換
え回数が最小のメモリブロックの書換え回数との差が所
定値以上であった場合は、そのメモリブロックのデータ
を他のメモリブロックあるいは書換え回数が最小のメモ
リブロックのデータと交換する。【効果】ブロック間の書換え回数のばらつきを低く抑
えることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュメモリを用
いたメモリ制御装置に関し、更に詳しくは、メモリ素子
の書換え回数の制御に関するものである。

【０００２】

【従来の技術】磁気ディスク装置の高速化代替手段とし
て、半導体ディスク装置が一般的によく知られている。
従来、不揮発性半導体ディスク装置は、揮発性メモリ素
子とそのバックアップ用の電池とで構成されていた。し
かしながら、このような構成では、電池を使用してバッ
クアップするために長期の電源断時等にバックアップを
保証することができず、完全な不揮発性を保証できなか
った。しかし、近年、不揮発性メモリ素子としてフラッ
シュメモリ（ＦＥＥＰＲＯＭ：フラッシュＥＥＰＲＯ
Ｍ）が開発され、新たに、同メモリ素子を用いた不揮発
性半導体ディスク装置が開発されている。

【０００３】図１４は、従来のメモリ制御装置として、
ＦＥＥＰＲＯＭを用いた不揮発性半導体ディスク装置の
構成図である。図１４において、１は不揮発性半導体デ
ィスク装置であり、この不揮発性半導体ディスク装置１
は、不揮発性半導体ディスク装置１の全体を制御する主
制御部１０１と、ＦＥＥＰＲＯＭで構成され、データを
保持するメモリ部１０２と、データ書込み時に使用し、
メモリ部１０２の内容コピーを保持するための揮発性メ
モリ素子からなるバッファ部１０３と、メモリ部１０２
に関する制御情報を保持するための制御情報記憶部１０
４と、ホストとのインターフェースを制御するためのホ
ストインタフェース部１０５とからなる。また、図中、
２は不揮発性半導体ディスク装置１にデータのリード／
ライト要求を行うホストの計算機である。

【０００４】ところで、メモリ部１０２を構成するＦＥ
ＥＰＲＯＭは、その全体がある一定の大きさの単位（以
下ブロックと称す）に区分され、そのブロック毎、もし
くは素子全体でのみ一括消去可能という特性を有する。
更に、素子の特性上、消去回数（以下、書換え回数とし
て説明する）にはある一定の制限があり、それを超えた
消去はできない。尚、バッファ部１０３の容量は上記ブ
ロックの１ブロック分以上の大きさを有している。

【０００５】図１５は、制御情報記憶部１０４の内部構
成および制御情報記憶部１０４とメモリ部１０２の内部
アドレスの対応を示した図である。メモリ部１０２は、
全体がｍブロック１０２−１〜１０２−ｍに区分されて
おり、１ブロックをｋワードとして０，ｋ，２ｋ，…，
（ｍ−１）ｋとアドレス付けされ、各ブロック単位に消
去可能となっている。

【０００６】制御情報記憶部１０４は、メモリ部１０２
のブロック１０２−１〜１０２−ｍに一対一に対応する
ｍ個の制御情報１０４−１〜１０４−ｍに区分され、
０，１，２，…，（ｍ−１）とアドレス付けされてい
る。そして、個々の制御情報１０４−１〜１０４−ｍ
は、対応するメモリ部１０２のブロックが書換えられた
回数（書換え回数）と、対応するブロックが消去済みか
否かを示すフラグ（以下消去フラグと称す）を記憶する
ものである。また、制御情報記憶部１０４は、小容量の
不揮発性メモリ素子（例えばＮＶＲＡＭやＥＥＰＲＯ
Ｍ）で構成されている。

【０００７】図１６は、従来の不揮発性半導体ディスク
装置１において、主制御部１０１が行うライト／リード
コマンド処理のフローチャートである。この図１６およ
び上述した図１４、１５を用いて、ホスト２が不揮発性
半導体ディスク装置１に対してライトもしくはリードコ
マンドを発行した場合のコマンド処理の動作を説明す
る。

【０００８】ホスト２からホストインタフェース部１０
５を通してコマンドが受け付けられると、主制御部１０
１は、そのコマンドを、ホスト２からホストインタフェ
ース部１０５を通してリードし（ステップＳ１）、リー
ドコマンドであるかライトコマンドであるかを判断する
（ステップＳ２）。コマンドがライトであった場合は、
先ず、ライトする先頭のディスクアドレスとライトデー
タ数を、ホスト２からホストインタフェース部１０５を
通してリードし（ステップＳ３）、次に、上記ディスク
アドレスとライトデータ数を用いて、メモリ部１０２中
の、ライトデータを格納するアドレス、および対応する
制御情報記憶部１０４のアドレスを算出する（ステップ
Ｓ４）。そして、算出したアドレスを基に制御情報記憶
部１０４中の消去フラグをチェックし（ステップＳ
５）、メモリ部１０２中の該当ブロックが消去済みか否
かの判定を行う（ステップＳ６）。

【０００９】ステップＳ６において、該当ブロックが消
去済みであれば、ホスト２からホストインタフェース部
１０５を通して、ライトデータを直接メモリ部１０２の
算出済みアドレスにライトする（ステップＳ７）。そし
て、ライト終了後、制御情報記憶部１０４中の消去フラ
グを更新し（ステップＳ８）、ホスト２に対してホスト
インタフェース部１０５を通して動作終了を通知し（ス
テップＳ９）、処理を終了する。

【００１０】一方、上記ステップＳ６において、該当ブ
ロックが消去済みでない場合は、先ず、算出済みアドレ
スを基に制御情報記憶部１０４中の書換え回数をチェッ
クし（ステップＳ１０）、該当ブロックが書換え可能か
否かを判定する（ステップＳ１１）。即ち、書換え回数
がメモリ素子で規定されている書換え最大回数未満か否
かを判定する。ステップＳ１１において、書換えが可能
であった場合は、制御情報記憶部１０４中の該当書換え
回数に１を加算し（ステップＳ１２）、メモリ部１０２
中の該当するアドレスが含まれるブロック全体の内容を
バッファ部１０３にコピーする（ステップＳ１３）。次
に、そのブロックをブロック消去する（ステップＳ１
４）。

【００１１】その後、ホスト２からホストインタフェー
ス部１０５を通してのライトデータを、バッファ部１０
３へ該当アドレスからライトする（ステップＳ１５）。
ライト終了後、バッファ部１０３中のデータをメモリ部
１０２中の同一ブロックへ戻し（ステップＳ１６）、ホ
スト２に対してホストインタフェース部１０５を通して
動作終了を通知し（ステップＳ９）、処理を終了する。

【００１２】また、ステップＳ１１で書換えが不可能、
即ち、書換え回数がメモリ素子で規定されている書換え
最大回数以上のときは、ホスト２に対してホストインタ
フェース部１０５を通してコマンドの異常終了を通知し
（ステップＳ１７）、処理を終了する。これによりＦＥ
ＥＰＲＯＭの書換え回数制限を超えた書換えが生じるの
を防止している。

【００１３】一方、ステップＳ２において、コマンドが
リードであった場合は、先ず、リードする先頭のディス
クアドレスとリードデータ数をホスト２からホストイン
タフェース部１０５を通してリードし（ステップＳ１
８）、次に、上記ディスクアドレスとリードデータ数を
用いて、メモリ部１０２中の、リードデータの格納され
ているアドレスを算出する（ステップＳ１９）。そし
て、ホスト２へ、リードデータを、直接メモリ部１０２
の算出済みアドレスからリードする（ステップＳ２
０）。リード終了後、ホスト２に対してホストインタフ
ェース部１０５を通して動作終了を通知し（ステップＳ
２１）、処理を終了する。

【００１４】

【発明が解決しようとする課題】しかしながら、上記従
来のメモリ制御装置では、以下に示す問題点があった。
即ち、半導体ディスク装置中のメモリは、その全てのブ
ロックが均等に使用されるわけではなく、頻繁に使われ
るブロックと、あまり使われないブロックとが生じるの
が一般的である。その結果、ブロックにより書換え回数
にばらつきが生じる。一方、不揮発性半導体ディスク装
置１のメモリを構成しているＦＥＥＰＲＯＭは、上述し
たように、その書換え可能回数に制限があるため、一つ
のブロックでもその制限に達すれば、他のブロックはま
だ使用できるのにもかかわらず、不揮発性半導体ディス
ク装置としては使用できなくなってしまうという問題点
があった。

【００１５】本発明は、前記問題点を解決し、ブロック
毎の書換え回数のばらつきをおさえ、書換え回数の制限
から来る装置全体としての寿命を著しく延ばすことがで
きるメモリ制御装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】第１発明のメモリ制御装
置は、複数のメモリブロックからなるフラッシュメモリ
で構成されたメモリ部と、前記メモリ部に対してアクセ
ス要求を行うホストからの指示アドレスと、前記メモリ
ブロックの論理アドレスとの関係を示すと共に、前記複
数のメモリブロックの各々の書換え回数を示すテーブル
と、前記ホストから前記メモリ部の任意のメモリブロッ
クに対してライト要求があった場合、前記テーブルを参
照して前記任意のメモリブロックの書換え回数を調べ、
当該メモリブロックの書換え回数が所定値以上であった
場合は、当該メモリブロックのデータを他のメモリブロ
ックのデータと交換し、かつ、前記テーブル中の指示ア
ドレスに対する論理アドレスを、交換したメモリブロッ
クの論理アドレスに更新する交換制御手段を備えたこと
を特徴とするものである。

【００１７】第２発明のメモリ制御装置は、複数のメモ
リブロックからなるフラッシュメモリで構成されたメモ
リ部と、前記メモリ部に対してアクセス要求を行うホス
トからの指示アドレスと、前記メモリブロックの論理ア
ドレスとの関係を示すと共に、前記複数のメモリブロッ
クの各々の書換え回数とを示すテーブルと、前記ホスト
から前記メモリ部の任意のメモリブロックに対してライ
ト要求があった場合、前記テーブルを参照して前記任意
のメモリブロックの書換え回数を調べ、当該メモリブロ
ックの書換え回数と、書換え回数が最小のメモリブロッ
クの書換え回数との差が所定値以上であった場合は、当
該メモリブロックのデータを前記書換え回数が最小のメ
モリブロックのデータと交換し、かつ、前記テーブル中
の指示アドレスに対する論理アドレスを、交換したメモ
リブロックの論理アドレスに更新する交換制御手段を備
えたことを特徴とするものである。

【００１８】第３発明のメモリ制御装置は、複数のメモ
リブロックからなるフラッシュメモリで構成されたメモ
リ部と、前記メモリ部に対してアクセス要求を行うホス
トからの指示アドレスと、前記メモリブロックの論理ア
ドレスとの関係を示すと共に、前記複数のメモリブロッ
クの各々の書換え回数とを示すテーブルと、一定周期で
実行し、前記テーブルを参照し、前記複数のメモリブロ
ックのそれぞれの書換え回数を調べ、書換え回数が最大
のメモリブロックの書換え回数と、書換え回数が最小の
メモリブロックの書換え回数との差が所定値以上であっ
た場合、これらメモリブロックのデータを交換し、か
つ、前記テーブル中の最大値のメモリブロックの論理ア
ドレスを最小値のメモリブロックの論理アドレスと交換
する交換制御手段を備えたことを特徴とするものであ
る。

【００１９】第４発明のメモリ制御装置は、上記第１〜
第３発明のいずれかの発明において、交換制御手段が実
行するメモリブロックの交換処理における現在の処理進
行段階を保持する進行段階記憶部と、電源投入時に、前
記進行段階記憶部の情報を読込み、前記交換処理が未終
了であった場合、当該進行段階記憶部で記憶されている
進行段階に基づき、前記変換処理を再開させる進行段階
管理手段とを備えたことを特徴とするものである。

【００２０】

【作用】第１発明のメモリ制御装置においては、ホスト
からメモリ部のあるメモリブロックに対してライト要求
があった場合、交換制御手段は、先ずテーブルを参照し
て、そのメモリブロックの書換え回数を調べる。その結
果、書換え回数が所定値以上であった場合は、そのメモ
リブロックのデータを他のメモリブロックのデータと交
換する。また、テーブルにおいても、ホストからの指示
アドレスに対するメモリ部の論理アドレスを、それぞ
れ、交換後の論理アドレスとする。

【００２１】第２発明のメモリ制御装置においては、上
記第１発明と同様に、ホストからメモリ部のあるメモリ
ブロックに対してライト要求があった場合、交換制御手
段は、先ずテーブルを参照して、そのメモリブロックの
書換え回数を調べる。その結果、当該メモリブロックの
書換え回数と、書換え回数が最小のメモリブロックの書
換え回数との差が所定値以上であった場合は、そのメモ
リブロックのデータを、書換え回数が最小のメモリブロ
ックのデータと交換する。また、テーブルにおいても、
ホストからの指示アドレスに対するメモリ部の論理アド
レスを、それぞれ、交換後の論理アドレスとする。

【００２２】第３発明のメモリ制御装置においては、交
換制御手段が、一定周期でテーブルを参照し、メモリブ
ロックのそれぞれの書換え回数を調べる。その結果、書
換え回数が最大のメモリブロックの書換え回数と、書換
え回数が最小のメモリブロックの書換え回数との差が所
定値以上であった場合は、これらメモリブロックのデー
タを交換し、かつ、テーブル中の最大値のメモリブロッ
クの論理アドレスを最小値のメモリブロックの論理アド
レスと交換する。

【００２３】第４発明のメモリ制御装置においては、上
記第１〜第３発明で交換制御手段がメモリブロックの交
換処理を行う場合、進行段階管理手段は、現在の処理進
行段階を進行段階記憶部に記憶させる。また、進行段階
管理手段は、電源投入時には、進行段階記憶部の情報を
読込み、先ずメモリブロックの交換処理が終了している
か否かを調べる。その結果、交換処理が未終了であった
場合は、進行段階記憶部で記憶されている進行段階の情
報に基づき、実行されていない処理からその交換処理を
再開する。

【００２４】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。《第１実施例》図１は、本発明のメモリ制御装置として
の不揮発性半導体ディスク装置の第１実施例の構成図で
ある。図の装置は、不揮発性半導体ディスク装置１と、
ホスト２からなり、不揮発性半導体ディスク装置１は、
主制御部１１０、メモリ部１０２、バッファ部１０３、
ホストインタフェース部１０５、制御情報記憶部１２０
からなる。また、ホスト２は、従来と同様に、不揮発性
半導体ディスク装置１に対してデータのリード／ライト
要求を行うホスト計算機である。

【００２５】不揮発性半導体ディスク装置１におけるメ
モリ部１０２、バッファ部１０３およびホストインタフ
ェース部１０５は、従来と同等の機能を有しているた
め、ここでの説明は省略する。また、主制御部１１０
は、不揮発性半導体ディスク装置１全体を制御するプロ
セッサであり、交換制御手段１１１を備えている。この
交換制御手段１１１は、ホスト２から不揮発性半導体デ
ィスク装置１に対してライト要求があった場合、後述す
るテーブル１２１を参照して、ホスト２からの指示アド
レスをメモリ部１０２の内部アドレス（以下、論理アド
レスという）に変換すると共に、その論理アドレスのメ
モリブロックの書換え回数に基づき、メモリブロックの
交換を行うか否かの判定を行い、交換が必要であった場
合は、その交換処理およびテーブル１２１の更新処理を
行う機能を有している。

【００２６】また、制御情報記憶部１２０は、小容量の
書換え可能な不揮発メモリ（例えば、ＮＶＲＡＭやＥＥ
ＰＲＯＭ）からなり、テーブル１２１を備えている。図
２に、制御情報記憶部１２０中のテーブル１２１の構成
と、メモリ部１０２の論理アドレスの対応を示す。

【００２７】メモリ部１０２は、従来と同様に、全体が
ｍブロック１０２−１〜１０２−ｍに区分されており、
１ブロックをｋワードとして０，ｋ，２ｋ，…，（ｍ−
１）ｋとアドレス付けされ、ブロック単位に消去可能で
ある。テーブル１２１は、ｍ個の制御情報１２１−１〜
１２１−ｍに区分され、０，１，２，…，（ｍ−１）と
アドレス付けされている。個々の制御情報１２１−１〜
１２１−ｍは、ブロック毎にディスクアドレス（ホスト
からの指示アドレス）順に格納されており、そのディス
クアドレスに対応したデータを格納するメモリ部１０２
のブロックアドレス（論理アドレス）、およびメモリ部
１０２の対応するブロックが書換えられた回数、更に、
対応するブロックの消去フラグを記憶している。

【００２８】次に、本実施例のメモリ制御装置の動作を
説明する。図３、図４は、本実施例のメモリ制御装置に
おいて、主制御部１１０が行うライト／リードコマンド
処理のフローチャートである。この図３、図４および上
述した図１、図２を用いて、ホスト２が不揮発性半導体
ディスク装置１に対してライトもしくはリードコマンド
を発行してきた場合のコマンド処理の動作を説明する。

【００２９】ホスト２からホストインタフェース部１０
５を通してコマンドが受け付けられると、主制御部１１
０は、そのコマンドを、ホスト２からホストインタフェ
ース部１０５を通してリードし（ステップＳ１）、リー
ドコマンドであるかライトコマンドであるかを判断する
（ステップＳ２）。コマンドがライトであった場合は、
先ず、ライトする先頭のディスクアドレスとライトデー
タ数を、ホスト２からホストインタフェース部１０５を
通してリードし（ステップＳ３）、次に、主制御部１１
０の交換制御手段１１１は、上記ディスクアドレスとラ
イトデータ数を用いて、テーブル１２１の対応するアド
レスを算出する（ステップＳ４ａ）。尚、従来と異なる
ステップには、ステップ番号に“ａ”を付してその相違
を明確にする。

【００３０】そして、算出したアドレスを基にテーブル
１２１中の消去フラグをチェックし（ステップＳ５）、
メモリ部１０２中の該当ブロックが消去済みか否かの判
定を行う（ステップＳ６）。該当ブロックが消去済みで
あれば、ホスト２からホストインタフェース部１０５を
通して、ライトデータを直接メモリ部１０２の算出済み
アドレスにライトする（ステップＳ７）。ライト終了
後、テーブル１２１中の消去フラグを更新し（ステップ
Ｓ８）、ホスト２に対しホストインタフェース部１０５
を通して動作終了を通知し（ステップＳ９）、処理を終
了する。

【００３１】一方、上記ステップＳ６において、該当ブ
ロックが消去済みでない場合、交換制御手段１１１は、
先ず、算出済みアドレスを基にテーブル１２１中の書換
え回数をチェックし（ステップＳ１０ａ）、該当ブロッ
クが書換え可能か否かを判定する（ステップＳ１１
ａ）。即ち、書換え回数が、メモリ素子で規定されてい
る書換え最大回数以上でかつ、他の何れのブロックの書
換え回数も［メモリ素子で規定されている書換え最大回
数−１］以上のときは、書換えができないので、ホスト
２に対して、ホストインタフェース部１０５を通してコ
マンドの異常終了を通知し（ステップＳ１２）、処理を
終了する。これによりＦＥＥＰＲＯＭの書換え回数制限
を超えた書換えが生じるのを防いでいる。

【００３２】また、上記ステップＳ１１ａにおいて、該
当ブロックの書換え回数がメモリ素子で規定されている
書換え最大回数未満か、あるいは、他の何れかのブロッ
クの書換え回数が［メモリ素子で規定されている書換え
最大回数−１］未満である場合は、次にブロック間交換
が必要であるか否か判定する（ステップＳ１３ａ）。

【００３３】ブロック交換は、判定基準値として該当ブ
ロックの書換え回数が［メモリ素子で規定されている書
換え最大回数−１］以上である場合と、該当するブロッ
クと、書換え回数が最小のブロックとの間の書換え回数
の差がある一定数以上のとき行う。尚、ここで、一定数
とは、ホスト２からのライト要求への応答を考慮し、予
め実験的に求めた最適値である。即ち、この値が小さい
場合は、頻繁に書換え処理が行われるため、ホスト２へ
の応答が遅くなってしまう等の問題が発生してしまうこ
とから、ブロック間の書換え回数の均一化とホスト２へ
の応答速度を考慮した値を設定している。

【００３４】上記書換え処理は、先ず、テーブル１２１
中の該当ブロックに関する、消去フラグ、書換え回数、
メモリブロックの論理アドレスを交換対象のブロックの
ものと交換し、更に双方の書換え回数を“１”加算す
る。（ステップＳ１４ａ）。ここで、該当ブロックをデ
ィスクアドレス“０”、交換対象ブロックをディスクア
ドレス“１”とすると、ステップＳ１４ａ後のテーブル
１２１は図２中の内容となる。

【００３５】次に、メモリ部１０２中の該当ブロック
（図２中のブロック１）のデータをバッファ部１０３に
転送し（ステップＳ１５ａ）、更に、該当ブロックを消
去する（ステップＳ１６ａ）。そして、交換対象のブロ
ック（図２中のブロック２）から該当ブロックへのデー
タ転送を行い（ステップＳ１７ａ）、交換対象のブロッ
クを消去し（ステップＳ１８ａ）、バッファ部１０３か
ら交換対象ブロックへのデータ転送を行う（ステップＳ
１９ａ）。従って、メモリ部１０２において、論理アド
レス“０”のデータと、論理アドレス“ｋ”のデータと
が交換されたことになる。

【００３６】その後、テーブル１２１中の該当アドレス
（ディスクアドレス“０”）の書換え回数に１加算し
（ステップＳ２０）、メモリ部１０２中の該当するアド
レスが含まれるブロック全体の内容（即ち、ブロック交
換した論理アドレス“ｋ”の内容）をバッファ部１０３
にコピーする（ステップＳ２１）。次に、そのブロック
をブロック消去し（ステップＳ２２）、その後、ホスト
２からホストインタフェース部１０５を通してそのライ
トデータをバッファ部１０３へ該当アドレスからライト
する（ステップＳ２３）。ライト終了後、バッファ部１
０３中のデータをメモリ部１０２中の同一ブロックへ戻
し（ステップＳ２４）、ホスト２に対してホストインタ
フェース部１０５を通して動作終了を通知し（ステップ
Ｓ９）、処理を終了する。尚、上記ステップＳ２０〜ス
テップＳ２５の内容は、図１６に示した従来のステップ
Ｓ１２〜ステップＳ１６の内容と同様である。

【００３７】また、ステップＳ１３ａでブロック間交換
が必要でない場合は、ステップＳ２０に移行し、従来と
同様の書換え処理を行う。

【００３８】一方、ステップＳ２において、コマンドが
リードであった場合は、先ず、リードする先頭のディス
クアドレスとリードデータ数をホスト２からホストイン
タフェース部１０５を通してリードする（ステップＳ２
５ａ）。次に、上記ディスクアドレスとリードデータ数
を用いて、テーブル１２１の対応するアドレスを算出
し、そのアドレスから、メモリ部１０２中のリードデー
タの格納されているアドレスを算出する（ステップＳ２
６ａ）。そして、ホスト２へ、そのリードデータを直接
メモリ部１０２の算出済みアドレスからリードする（ス
テップＳ２７）。リード終了後、ホスト２に対してホス
トインタフェース部１０５を通して動作終了を通知し
（ステップＳ２８）、処理を終了する。尚、ステップＳ
２７およびＳ２８の処理は、従来のステップＳ２０およ
びＳ２１の処理に対応するものである。

【００３９】以上のように第１実施例では、各々のメモ
リブロックの書換え回数を示すテーブル１２１を設け、
ホスト２からのライト要求があった場合は、このテーブ
ル１２１を参照して、メモリ部１０２における書換え回
数の多いブロックと少ないブロックとを交換するように
したので、ブロック間の書換え回数のばらつきを低く抑
えることができ、書換え回数の制限から来る装置全体と
しての寿命を著しく延ばすことができる。

【００４０】《第２実施例》図５は、第２実施例による
メモリ制御装置のブロック図である。図５において、交
換制御手段１１２は、専用のプロセッサあるいはプログ
ラムからなり、ホスト２からのライトコマンドによっ
て、上記第１実施例と同様のブロック交換処理を行うと
共に、主制御部１１０の動作中は、一定周期で次のブロ
ック交換処理を実行する機能を有している。

【００４１】即ち、一定周期でテーブル１２１を参照
し、メモリ部１０２における各メモリブロックのそれぞ
れの書換え回数を調べ、メモリブロックの書換え回数の
最大値と最小値との差が所定値以上であった場合、これ
らメモリブロックのデータを交換すると共に、テーブル
１２１中の最大値のメモリブロックの論理アドレスを最
小値のメモリブロックの論理アドレスと交換する機能を
有している。

【００４２】また、１３０は小容量の書換え可能な不揮
発メモリ（例えばＮＶＲＡＭやＥＥＰＲＯＭ）からなる
交換用データ領域であり、上記最大値のメモリブロック
と最小値のメモリブロックの交換処理において一時的に
そのデータを格納するものである。そして、交換用デー
タ領域１３０の容量は、メモリ部１０２における１ブロ
ック分以上の大きさを有している。尚、この交換用デー
タ領域１３０と制御情報記憶部１２０とを単一の不揮発
メモリで構成することも可能である。また、図５中、他
の構成は上記第１実施例と同様であるため、対応する部
分に同一符号を付してその説明を省略する。

【００４３】次に、上記第２実施例の動作について説明
する。先ず、主制御部１１０が行うライト／リードコマ
ンド処理において、そのフローチャートは上記第１実施
例と同様であるが、そのブロック交換処理が以下の点で
異なっている。

【００４４】即ち、第１実施例では、ステップＳ１３ａ
のブロック交換が必要であるか否かの判定基準が、該当
ブロックの書換え回数が［メモリ素子で規定されている
書換え最大回数−１］以上である場合と、該当するブロ
ックと、書換え回数が最小のブロックとの間の書換え回
数の差がある一定数以上のときであったのに対し、第２
実施例では、該当ブロックの書換え回数が［メモリ素子
で規定されている書換え最大回数−１］以上である場合
のみ行う点である。これ以外の動作は、第１実施例と同
様であり、重複を避けるため、他の処理の説明は省略す
る。

【００４５】また、メモリ部１０２のブロック間のばら
つきを抑えるためのブロック交換は、以下に述べるブロ
ック交換処理で行うものであり、これが第２実施例にお
ける特徴点をなすものである。

【００４６】図６は、そのブロック交換処理動作を示す
フローチャートである。交換制御手段１１２は、本処理
をある一定周期で起動、実行するものとする。本処理が
起動されると、テーブル１２１中の各メモリブロックの
書換え回数をチェックし（ステップＳ１）、ブロック間
の交換が必要であるか否か判定する（ステップＳ２）。
即ち、この判定は、任意の二つのブロック間の書換え回
数の差における最大値を検出し、この値がある一定値以
上である場合に、書換え回数が最大のメモリブロック
（以下、最大ブロックと称す）と最小のメモリブロック
（以下、最小ブロックと称す）との間でブロック間交換
を行うものである。

【００４７】このブロック間交換においては、先ず、テ
ーブル１２１中の最大ブロックに関する消去フラグ、書
換え回数、メモリブロックの論理アドレスを、最小ブロ
ックのものと交換し、更に、双方の書換え回数を１加算
する（ステップＳ３）。次に、メモリ部１０２中の最大
ブロックのデータを、交換用データ領域１３０に転送し
（ステップＳ４）、更に、最大ブロックの消去（ステッ
プＳ５）、最小ブロックから最大ブロックへのデータ転
送（ステップＳ６）、最小ブロックの消去（ステップＳ
７）、交換用データ領域１３０から最小ブロックへのデ
ータ転送（ステップＳ８）を行い、処理を終了する。ま
た、上記ステップＳ２において、ブロック間交換が必要
でない場合は、直ちに処理を終了する。

【００４８】以上のように第２実施例では、ある一定周
期で、テーブル１２１を参照し、メモリ部１０２におけ
る書換え回数の多いブロックと少ないブロックとを交換
するようにしたので、上記第１実施例の効果に加えて、
ホスト２からのライト要求に対する応答を速やかに行う
ことができる。

【００４９】《第３実施例》次に、交換制御手段がメモ
リブロック交換処理を実行する場合、その進行段階を保
持し、交換処理が未終了のまま不揮発性半導体ディスク
装置１の電源がオフされた場合は、次の電源オンによっ
て交換処理を再開する第３実施例を説明する。

【００５０】図７は、第３実施例によるメモリ制御装置
のブロック図である。図７において、１４０は、進行段
階記憶部であり、この進行段階記憶部１４０は、小容量
の書換え可能な不揮発性メモリ（例えば、ＮＶＲＡＭや
ＥＥＰＲＯＭ等）で構成され、後述する交換制御手段１
１３が実行するメモリブロックの交換処理における現在
の処理進行段階を保持するためのものである。図８に、
進行段階記憶部１４０の内部構成を示す。即ち、進行段
階記憶部１４０は、交換中であるか否かを示す交換中フ
ラグ１４１、交換を行う二つのメモリブロックの論理ア
ドレスを示す交換アドレスＡ１４２、および交換アドレ
スＢ１４３、どの段階まで交換処理が進行しているかを
示す交換進行フラグ１４４とで構成されている。

【００５１】また、交換制御手段１１３は、上記第１ま
たは第２実施例の交換制御手段１１１（または１１２）
と同様のメモリブロック交換処理を行うものである。そ
して、主制御部１１０には、進行段階管理手段１１４が
備えられている。この進行段階管理手段１１４は、交換
制御手段１１３が実行するブロック交換処理の進行段階
に関する情報を進行段階記憶部１４０に格納すると共
に、不揮発性半導体ディスク装置１への電源投入時に、
進行段階記憶部１４０の情報を読込み、交換処理が未終
了であった場合は、進行段階記憶部１４０で記憶されて
いる進行段階の情報に基づき、その変換処理を再開させ
る機能を有している。尚、この進行段階管理手段１１４
は、交換制御手段１１３と同様に、専用のプロセッサあ
るいはプログラム等から構成されている。尚、図７にお
いて、上記構成以外の構成は、上記第１、第２実施例と
同様であるため、対応する部分に同一符号を付してその
説明を省略する。

【００５２】次に、上記第３実施例の動作について説明
する。図９、図１０、図１１は、第３実施例のメモリ制
御装置において、主制御部１１０が行うライト／リード
コマンド処理のフローチャートである。この図９〜図１
１および上述した図７、図８を用いて、ホスト２が不揮
発性半導体ディスク装置１に対してライトもしくはリー
ドコマンドを発行してきた場合のコマンド処理の動作を
説明する。

【００５３】ホスト２からホストインタフェース部１０
５を通してのコマンドが受け付けられると、コマンド処
理が開始される。そしてこのコマンド処理において、ス
テップＳ１〜ステップＳ１３ａまでは、上記第１実施例
または第２実施例と同様であるため、その説明は省略す
る。

【００５４】ステップＳ１３ａにおいて、ブロック交換
が必要であった場合は、次のような処理を行う。先ず、
進行段階管理手段１１４は、交換制御手段１１３による
ブロック交換処理の開始に基づき、交換中フラグ１４１
をセットし、かつ交換アドレスＡ１４２に該当ブロック
の論理アドレスを、また交換アドレスＢ１４２に交換対
象ブロックの論理アドレスを、更に交換進行フラグ１４
４を１にセットする（ステップＳ１４ｂ）。尚、以下、
上記第１、第２実施例と同様の処理についてはステップ
番号に“ａ”、異なる処理については、ステップ番号に
“ｂ”を付してその相違を明確にする。

【００５５】次に、テーブル１２１中の該当ブロックに
関する、消去フラグ、書換え回数、メモリブロックの論
理アドレスを、交換対象のブロックのものと交換し、更
に双方の書換え回数を１加算する（ステップＳ１５
ａ）。その後、交換進行フラグ１４４を２にセットする
（ステップＳ１６ｂ）。そして、メモリ部１０２中の該
当ブロックのデータをバッファ部１０３に転送し（ステ
ップＳ１７ａ）、交換進行フラグ１４４を３にセットす
る（ステップＳ１８ｂ）。更に、該当ブロックの消去
（ステップＳ１９ａ）、交換進行フラグ１４４へ４をセ
ット（ステップＳ２０ｂ）、交換対象のブロックから該
当ブロックへのデータ転送（ステップＳ２１ａ）、交換
進行フラグ１４４へ５をセット（ステップＳ２２ｂ）、
交換対象のブロックの消去（ステップＳ２３ａ）、交換
進行フラグ１４４へ６をセット（ステップＳ２４ｂ）、
バッファ部１０３から交換対象ブロックへのデータ転送
（ステップＳ２５ａ）、交換中フラグ１４１のリセット
（ステップＳ２６ｂ）を行う。

【００５６】尚、上記ステップＳ１５ａ、Ｓ１７ａ、Ｓ
１９ａ、Ｓ２１ａ、Ｓ２３ａ、Ｓ２５ａの処理は、それ
ぞれ上記第１、第２実施例におけるステップＳ１４ａ〜
Ｓ１９ａの処理と同様である。そして、その後のステッ
プＳ２７〜Ｓ３１の処理は、上記第１または第２実施例
におけるステップＳ２０〜Ｓ２４の処理と同様であるた
め、ここでの説明は省略する。また、ステップＳ２にお
いて、コマンドがリードであった場合のステップＳ３２
ａ〜Ｓ３５の処理は、上記第１または第２実施例におけ
るステップＳ２５ａ〜Ｓ２８の処理と同様である。

【００５７】次に、交換制御手段１１３が、主制御部１
１０の動作中に、ブロック交換処理をある一定周期で行
う場合の動作を説明する。即ち、これは、上記第２実施
例において、図６に示したブロック交換処理に対応する
ものである。図１２に、そのブロック交換処理のフロー
チャートを示す。尚、このフローチャートにおいても、
第２実施例と異なる処理についてはステップ番号に
“ａ”を付している。

【００５８】先ず、本処理を起動すると、第２実施例と
同様に、テーブル１２１中の書換え回数をチェックし
（ステップＳ１）、ブロック間の交換が必要か否か判定
する（ステップＳ２）。即ち、各ブロック間の書換え回
数の差のうち、最大の値が、ある一定値以上であった場
合は、書換え回数が最大のブロックと最小のブロックと
の間でブロック間交換を行う。

【００５９】このブロック間交換においては、進行段階
管理手段１１４は、先ず、進行段階記憶部１４０におけ
る交換中フラグ１４１をセットし、交換アドレスＡ１４
２に最大ブロックの論理アドレスを、交換アドレスＢ１
４２に最小ブロックの論理アドレスを、更に、交換進行
フラグ１４４を１にセットにする（ステップＳ３ａ）。
そして、テーブル中の最大ブロックに関する、消去フラ
グ、書換え回数、メモリブロックの論理アドレスを、最
小ブロックのものと交換し、更に双方の書換え回数を１
加算する（ステップＳ４）。その後、交換進行フラグ１
４４を２にセットする（ステップＳ５ａ）。

【００６０】次に、メモリ部１０２中の最大ブロックの
データを、交換用データ領域１３０に転送し（ステップ
Ｓ６）、交換進行フラグ１４４を３にセットする（ステ
ップＳ７ａ）。更に、最大ブロックの消去（ステップＳ
８）、交換進行フラグ１４４へ４をセット（ステップＳ
９ａ）、最小ブロックから最大ブロックへのデータ転送
（ステップＳ１０）、交換進行フラグ１４４へ５をセッ
ト（ステップＳ１１ａ）、最小ブロックの消去（ステッ
プＳ１２）、交換進行フラグ１４４へ６をセット（ステ
ップＳ１３ａ）、交換用データ領域１３０から最小ブロ
ックへのデータ転送（ステップＳ１４）、交換中フラグ
１４１のリセット（ステップＳ１５ａ）を行い、処理を
終了する。

【００６１】一方、ステップＳ２において、ブロック間
交換が必要でない場合は、直ちに処理を終了する。尚、
上記処理において、ステップＳ４、Ｓ６、Ｓ８、Ｓ１
０、Ｓ１２、Ｓ１４は、図６のステップＳ３〜Ｓ８の処
理と同様である。即ち、本実施例では、ブロック交換処
理の各段階に対応させて交換進行フラグの数値を増加さ
せたものである。

【００６２】次に、進行段階管理手段１１４が、電源投
入時に行うブロック交換再開処理を説明する。図１３
は、そのフローチャートである。不揮発性半導体ディス
ク装置１への電源投入によって、本処理が起動される
と、進行段階管理手段１１４は、先ず、交換中フラグ１
４１をチェックする（ステップＳ１、Ｓ２）。ここで、
交換中フラグ１４１がセットされていれば、電源投入以
前に行っていたブロック交換処理が中断したままになっ
ているので、次に交換進行フラグ１４４をチェックし
（ステップＳ３、Ｓ４）、交換進行フラグ１４４の値に
応じたステップから、中断中のブロック交換処理を再開
する（ステップＳ５〜ステップＳ１６）。

【００６３】即ち、交換進行フラグ１４４が１ならば、
ステップＳ５のテーブル１２１中のブロック交換処理か
ら、また、２ならば、ステップＳ７の最大ブロックを交
換用データ領域１３０に転送する処理から再開する。以
下、同様に、交換進行フラグ１４４が３ならば、ステッ
プＳ９の最大ブロックの消去処理、４ならばステップＳ
１１の最小ブロックから最大ブロックへのデータ転送処
理、５ならばステップＳ１３の最小ブロックの消去処
理、６ならばステップＳ１５の交換用データ領域１３０
から最小ブロックへのデータ転送処理といったように処
理を再開する。尚、ステップＳ２において、交換中フラ
グ１４１がセットされていなければ、直ちに処理を終了
する。

【００６４】以上のように第３実施例では、メモリブロ
ック間の交換に関する情報を進行段階記憶部１４０に保
持させ、かつ装置の電源投入時には、保持した情報に基
づき、中断中のブロック間交換を再開できるようにした
ので、ブロック間交換中の、電源断等の不意の処理中断
に対してもデータを正しく保持することができる。

【００６５】

【発明の効果】以上詳細に説明したように、第１および
第２発明のメモリ制御装置によれば、ホストからの指示
アドレスとメモリ部におけるメモリブロックの論理アド
レスの関係を示すと共に、各々のメモリブロックの書換
え回数を示すテーブルを設け、ホストからのライト要求
があった場合は、このテーブルを参照して、メモリ部に
おける書換え回数の多いブロックと少ないブロックとを
交換するようにしたので、ブロック間の書換え回数のば
らつきを低く抑えることができ、書換え回数の制限から
来る装置全体としての寿命を著しく延ばすことができ
る。

【００６６】また、第３発明のメモリ制御装置によれ
ば、第１、第２発明と同様のテーブルを設けると共に、
装置の動作中、ある一定周期で、このテーブルを参照
し、メモリ部における書換え回数の多いブロックと少な
いブロックとを交換するようにしたので、上記第１、第
２発明の効果に加えて、ホストからのライト要求に対す
る応答を速やかに行うことができる。

【００６７】更に、第４発明のメモリ制御装置によれ
ば、上記第１〜第３発明に加えて、メモリブロック間の
交換に関する情報を保持し、かつ装置の電源投入時に
は、上記情報に基づき、中断中のブロック間交換を再開
できるようにしたので、ブロック間交換中の、電源断等
の不意の処理中断に対してもデータを正しく保持するこ
とができる。

【図面の簡単な説明】

【図１】本発明のメモリ制御装置における第１実施例の
ブロック図である。

【図２】本発明のメモリ制御装置におけるテーブルとメ
モリ部との関係を示す説明図である。

【図３】本発明のメモリ制御装置における第１実施例の
動作を示すフローチャート（その１）である。

【図４】本発明のメモリ制御装置における第１実施例の
動作を示すフローチャート（その２）である。

【図５】本発明のメモリ制御装置における第２実施例の
ブロック図である。

【図６】本発明のメモリ制御装置における第２実施例の
ブロック交換処理のフローチャートである。

【図７】本発明のメモリ制御装置における第３実施例の
ブロック図である。

【図８】本発明のメモリ制御装置における第３実施例の
進行段階記憶部の内部構成図である。

【図９】本発明のメモリ制御装置における第３実施例の
動作を示すフローチャート（その１）である。

【図１０】本発明のメモリ制御装置における第３実施例
の動作を示すフローチャート（その２）である。

【図１１】本発明のメモリ制御装置における第３実施例
の動作を示すフローチャート（その３）である。

【図１２】本発明のメモリ制御装置における第３実施例
のブロック交換処理のフローチャートである。

【図１３】本発明のメモリ制御装置における第３実施例
のブロック交換再開処理のフローチャートである。

【図１４】従来のメモリ制御装置のブロック図である。

【図１５】従来のメモリ制御装置における制御情報記憶
部の内部構成の説明図である。

【図１６】従来のメモリ制御装置の動作を示すフローチ
ャートである。

【符号の説明】

２ホスト１０２メモリ部１１１、１１２、１１３交換制御手段１１４進行段階管理手段１２１テーブル１４０進行段階記憶部

Claims

【特許請求の範囲】

【請求項１】複数のメモリブロックからなるフラッシ
ュメモリで構成されたメモリ部と、前記メモリ部に対してアクセス要求を行うホストからの
指示アドレスと、前記メモリブロックの論理アドレスと
の関係を示すと共に、前記複数のメモリブロックの各々
の書換え回数を示すテーブルと、前記ホストから前記メモリ部の任意のメモリブロックに
対してライト要求があった場合、前記テーブルを参照し
て前記任意のメモリブロックの書換え回数を調べ、当該
メモリブロックの書換え回数が所定値以上であった場合
は、当該メモリブロックのデータを他のメモリブロック
のデータと交換し、かつ、前記テーブル中の指示アドレ
スに対する論理アドレスを、交換したメモリブロックの
論理アドレスに更新する交換制御手段を備えたことを特
徴とするメモリ制御装置。
【請求項２】複数のメモリブロックからなるフラッシ
ュメモリで構成されたメモリ部と、前記メモリ部に対してアクセス要求を行うホストからの
指示アドレスと、前記メモリブロックの論理アドレスと
の関係を示すと共に、前記複数のメモリブロックの各々
の書換え回数とを示すテーブルと、前記ホストから前記メモリ部の任意のメモリブロックに
対してライト要求があった場合、前記テーブルを参照し
て前記任意のメモリブロックの書換え回数を調べ、当該
メモリブロックの書換え回数と、書換え回数が最小のメ
モリブロックの書換え回数との差が所定値以上であった
場合は、当該メモリブロックのデータを前記書換え回数
が最小のメモリブロックのデータと交換し、かつ、前記
テーブル中の指示アドレスに対する論理アドレスを、交
換したメモリブロックの論理アドレスに更新する交換制
御手段を備えたことを特徴とするメモリ制御装置。
【請求項３】複数のメモリブロックからなるフラッシ
ュメモリで構成されたメモリ部と、前記メモリ部に対してアクセス要求を行うホストからの
指示アドレスと、前記メモリブロックの論理アドレスと
の関係を示すと共に、前記複数のメモリブロックの各々
の書換え回数とを示すテーブルと、一定周期で実行し、前記テーブルを参照し、前記複数の
メモリブロックのそれぞれの書換え回数を調べ、書換え
回数が最大のメモリブロックの書換え回数と、書換え回
数が最小のメモリブロックの書換え回数との差が所定値
以上であった場合、これらメモリブロックのデータを交
換し、かつ、前記テーブル中の最大値のメモリブロック
の論理アドレスを最小値のメモリブロックの論理アドレ
スと交換する交換制御手段を備えたことを特徴とするメ
モリ制御装置。
【請求項４】交換制御手段が実行するメモリブロック
の交換処理における現在の処理進行段階を保持する進行
段階記憶部と、電源投入時に、前記進行段階記憶部の情報を読込み、前
記交換処理が未終了であった場合、当該進行段階記憶部
で記憶されている進行段階に基づき、前記変換処理を再
開させる進行段階管理手段とを備えたことを特徴とする
請求項１〜３のいずれかに記載のメモリ制御装置。