JPH06222994A - キャッシュメモリシステム - Google Patents

キャッシュメモリシステム

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JPH06222994A
JPH06222994A JP5317730A JP31773093A JPH06222994A JP H06222994 A JPH06222994 A JP H06222994A JP 5317730 A JP5317730 A JP 5317730A JP 31773093 A JP31773093 A JP 31773093A JP H06222994 A JPH06222994 A JP H06222994A
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signal
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JP5317730A
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Salim A Shah
サリム・エイ・シャー
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Original Assignee
Advanced Micro Devices Inc
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Publication date
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【目的】 マルチ処理システムにおいて複数のキャッシ
ュメモリが一緒に動作できるようにする回路およびその
方法を提供する。 【構成】 キャッシュ制御回路は、マルチ処理システム
で主メモリ（１）へのアクセス数を低減する。この回路
で、１つの中央処理装置（ＣＰＵ）（２，５）に関連す
るキャッシュメモリ（３，６）は別のＣＰＵ（２，５）
からのメモリリクエストを認識してそれに応答でき、回
路はバーストモード動作のサポートのための特殊な回路
を含む。あるキャッシュメモリのデータは、主メモリに
アクセスする必要なく別のキャッシュに転送され得る。
マルチ処理システムではリクエストされたデータのキャ
ッシュ間での直接転送によりリクエストされたデータを
迅速に与えることができ、メモリバスのトラフィックを
低減する。スヌーピングキャッシュの高性能化によりこ
のトランザクションの持続時間はさらに低減できる。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は、キャッシュメモリを使用す
るコンピュータシステムに関し、特に、各々のプロセッ
サがそれ自身のキャッシュを有するマルチ処理システム
に関する。
【０００２】
【関連技術の議論】コンピュータシステムは、理想的に
はその一時記憶の要求のすべてに対して超高速メモリを
使用する。そうすれば、中央処理装置（ＣＰＵ）は低速
メモリ装置を待つ必要なくその設計された速度で動作で
きるであろう。しかしながら、よりコストが低くかつ消
費電力がより少なくかつ所与のスペースでの記憶容量が
超高速メモリよりも多いため、低速メモリがしばしば使
用される。
【０００３】ほとんどのコンピュータアプリケーション
プログラムの特徴は、同じまたは隣接するデータを繰返
し処理する傾向があることである。キャッシュメモリシ
ステムは、キャッシュメモリと呼ばれるわずかな超高速
メモリに最近アクセスされたデータを記憶することによ
ってこの特徴を利用する。低速主メモリから読出される
データは高速キャッシュメモリに記憶され、そのためプ
ログラムが続けて同じデータを使用しなければならない
場合それはキャッシュメモリで利用できる。したがっ
て、キャッシュメモリシステムはコンピュータシステム
におけるメモリアクセスの見かけ速度を増加する。
【０００４】キャッシュメモリシステムは、そこに関連
するデータがキャッシュで利用できる、主メモリのアド
レスの情報を常に記録していなければならない。データ
がキャッシュで利用できるとき、データは主メモリへの
アクセスなしにＣＰＵに直接与えられる。これはキャッ
シュ「ヒット」と呼ばれる。
【０００５】マルチ処理システムでは、すべてのＣＰＵ
が共通の主メモリを共有してもよく、さらに、各々のＣ
ＰＵはそれ自身のキャッシュメモリを有してもよい。後
者の構成では、あるＣＰＵによってリクエストされるデ
ータが別のＣＰＵのキャッシュにある可能性がある。こ
のことを利用する、すなわち別のＣＰＵからのメモリリ
クエストを認識し、その後適切なデータをキャッシュ間
で直接転送するためには、特別な回路が必要である。
【０００６】ＣＰＵが「バーストモード」動作を使用す
ると、特別な問題が生じ得る。バーストモード動作は、
連続的なメモリ位置にあるデータで行なわれる。バース
トモードでは、ＣＰＵに個々のメモリ位置の各々をアド
レス指定するという新しい命令を実行させるのではな
く、ＣＰＵが開始メモリアドレス、行なわれるべき動作
および動作を行なうべきメモリブロックの長さを特定す
る１つの命令を実行させる。これは、バーストモード動
作に関する開始メモリアドレスが、あるキャッシュで開
始し異なるキャッシュで完了するとき、またはリクエス
トされたデータが特定のキャッシュに全くないとき、マ
ルチキャッシュマルチ処理システムに特に問題を引起こ
し得る。さらに、バーストモード動作では、タイミング
の要求が厳密であるので、これによって特殊なキャッシ
ュ回路の使用が左右されてしまう。
【０００７】
【発明の概要】この発明は、マルチ処理システムにおけ
るマルチキャッシュメモリが一緒に動作できるようにす
る方法およびこの方法を実現する回路を含む。バースト
モード動作を行なうための付加的な回路がさらに開示さ
れる。
【０００８】マルチ処理の環境において、あるＣＰＵに
接続されるキャッシュが別のＣＰＵによってリクエスト
されるデータを含むことがある。この発明は、あるＣＰ
Ｕに接続されるキャッシュが別のＣＰＵによるメモリリ
クエストを認識し、それがリクエストされたデータを含
むかどうかを判断し、その後、要求されたデータを適切
なキャッシュに転送することによってメモリリクエスト
に応答できるようにする方法を開示する。この方法を実
現するための回路も開示される。
【０００９】バーストモード動作の間のタイミングの問
題は、動作によって特定されたメモリアドレスを自動的
に進みかつこれらのアドレスがキャッシュによってマッ
プされた領域に対応するかどうかを判断する、キャッシ
ュの回路によって回避される。もしリクエストされたデ
ータがキャッシュにあれば、それはリクエストを出して
いるＣＰＵで使用するために適切なキャッシュに転送さ
れる。バーストモードアドレスがキャッシュのアドレス
範囲外に移動しているとき、またはバーストモード動作
が完了しているとき、キャッシュの回路はその制御を放
棄する。
【００１０】主メモリからキャッシュに転送されその後
変更されるデータは、変更識別子によって識別される。
変更識別子によって、確実にキャッシュの中の更新され
た情報を容易に位置決めしかつ主メモリにライトバック
できる。データがキャッシュ間で転送されると、変更識
別子は検査され、最も新しい情報を示すように処理され
る。
【００１１】
【好ましい実施例の詳細な説明】図１は、共用主メモリ
１を備えかつ各々のＣＰＵ２，６等がそれ自身のキャッ
シュメモリ３，５等を有する典型的なマルチ処理システ
ムを示す。このシステムでは、キャッシュメモリはメモ
リアクセスの速度を増加するだけでなく、主メモリ１へ
のアクセスに対する主メモリバス４での競合レベルを低
減するのに役立つ。このシステムにおけるＣＰＵ２，６
等は典型的にはその固有のキャッシュ３，５等にのみ直
接アクセスでき、たとえ他のキャッシュが、リクエスト
を行なっているＣＰＵによって要求されるデータを有し
ていても、別のＣＰＵに接続されるキャッシュには直接
アクセスできない。しかしながら、この発明において
は、もし、たとえばＣＰＵ２がキャッシュ５でのみ有効
なデータをキャッシュ３からリクエストすれば、ＣＰＵ
２によってリクエストされるデータを含むキャッシュ５
はそのリクエストを認識し、キャッシュ５がリクエスト
されたデータを有するかどうかを判断し、このデータを
使用するためにキャッシュ３に転送することができる。
【００１２】図２は、この発明で使用できるタイプのキ
ャッシュメモリの一例である。１２のワード１１−２２
からなるキャッシュのセクション１０が説明のために示
されている。ワードは、４ワードずつのブロックに分け
られる。ブロック２６はワード１１−１４からなり、ブ
ロック２７はワード１５−１８からなり、ブロック２８
はワード１９−２２からなる。１つのキャッシュタグは
４ワードの各ブロックを指す。キャッシュタグ−１ ３
１はブロック２６を指し、キャッシュタグ−２３２はブ
ロック２７を指し、キャッシュタグ−３ ３３はブロッ
ク２８を指す。各々のタグが常に同じワードのブロック
を指すため、これはダイレクトマッピングと呼ばれる。
各々のタグが１組のブロックのいずれかのブロックを指
し得るセットアソシアティブメモリまたは各々のタグが
いずれかのワードブロックを指し得るフルアソシアティ
ブメモリ等の他の構成もまた、この発明で使用できる。
【００１３】「変更ビット」４１−４３もまたブロック
２６−２８と関連している。以下に議論するように、ブ
ロックに関連する変更ビットは、そのブロックのデータ
が変更されたがまだ主メモリ１にコピーバックされてい
ないことを示すように「設定」される。
【００１４】タグが４ワードのブロックを指すだけであ
るため、データは主メモリと４ワードのブロックからな
るキャッシュとの間で移動される。タグが各々のワード
を指すキャッシュメモリを構成することは可能であろう
が、それにはより拡張したタグアレイを使用しなければ
ならないであろう。したがって、４ワードのブロックに
データを移動させてでも、より小さいタグアレイが使用
される。たとえば、もしデータワードが主メモリからキ
ャッシュワード１３に移動されれば、タグ−１３１がブ
ロック２６のすべてにおけるデータの存在を示すため、
ワード１１−１４はすべて移動されなければならない。
【００１５】キャッシュにおいて変更されるデータは、
その後、リクエストされると他のＣＰＵまたは装置によ
って使用できるようにされなければならない。正しいデ
ータが既に主メモリにあるため、主メモリからキャッシ
ュに移動されかつ変更されていないデータはキャッシュ
によって放棄され得る。このキャッシュは、ブロックの
データのうちのいずれかが主メモリから読取られてから
変化したかどうかを示すために「変更ビット」を使用す
る。したがって、設定変更ビットのあるブロックのみが
主メモリにコピーバックされる必要がある。たとえば、
ブロック２６のワード１１−１４のいずれかが変更され
れば、変更ビット４１が設定されなければならない。デ
ータがキャッシュ間で移動されると、変更ビットは、デ
ータの一致性を維持するために、ブロックの正しい状態
を反映するように処理されなければならない。
【００１６】この発明の動作のために、１ブロックにつ
き４ワードを備えるキャッシュを構成する必要はない。
しかしながら、タグと変更ビットとワードのブロックと
の間の関係を認識してこの発明を十分に理解することが
重要である。
【００１７】図３は、データインターベント（ＤＩ）信
号１００の動作を制御するキャッシュ回路のブロック図
である。図３において、回路ブロック１０２は、いつＤ
Ｉ信号１００をアサートするべきかを判断し、かつ回路
ブロック１０４は、いつＤＩ信号１００をデアサートす
るべきかを判断する。ＤＩ信号１００の制御は、キャッ
シュにおける所望のデータの存在だけでなく、変更ビッ
トが現在設定されているかどうか、変更ビットが特定の
動作によって設定されるかどうか、データのブロック全
体が転送されるかどうか、およびバーストモード動作の
パラメータにも基づく。
【００１８】回路ブロック１０２において、メモリリク
エスト検出ブロック１１０は、メモリリクエストに対し
て主メモリバス４をモニタリングすることによって「バ
スウォッチング」を行なう。１１０によってメモリリク
エストが検出されれば、メモリリクエストのアドレス
は、初期アドレス範囲認識ブロック１１２によってデコ
ードされる。ブロック１１２は、メモリリクエストのア
ドレスがキャッシュによって処理されるアドレス範囲内
であるかどうかを判断する。もし範囲外であれば、メモ
リリクエストは無視される。メモリリクエストのアドレ
スがキャッシュによる処理範囲内であれば、キャッシュ
ヒット検出ブロック１１４はリクエストされたデータが
キャッシュで利用できるかどうかを決定する。リクエス
トされたデータがキャッシュ内にあれば、データに対す
る変更ビットは、変更ビット検出ブロック１１６によっ
て検査される。変更ビットが設定され、かつキャッシュ
のデータが最も最近の値であることを示していれば、信
号１１８がアサートＤＩブロック１２０に送られ、これ
はＤＩラッチ１２２にＤＩ信号１００をアサートするよ
うに命令する。ＤＩ信号のアサートによって主メモリ１
はメモリリクエストを無視し、リクエストされたデータ
は、ＤＩをアサートしたキャッシュによってリクエスト
を行なっているキャッシュに与えられる。
【００１９】回路ブロック１０４でＤＩ信号をデアサー
トするための論理はこの発明の焦点であり、データの一
貫性を維持したままできるだけ早くメモリバスを非活性
化し、それによってそれを他のトランザクションに対し
て解放するように設計される。メモリリクエストがブロ
ック１１０によって検出されると、信号１３０が発生さ
れメモリリクエストデコードブロック１３２およびリー
ドマッチ制御デコードブロック１３４に送られる。
【００２０】メモリリクエストデコードブロック１３２
は、行なわれるべきメモリリクエスト動作のタイプを識
別する。信号１３６は、読出動作を示すＬＯＷおよび書
込動作を示すＨＩＧＨで、動作が読出であるか書込であ
るか（リード／ライト信号）を示す。信号１３８は、動
作が「ノットリードフォーモデファイ（Not-Read-For-M
odify ）」であればＨＩＧＨであり、動作が「リードフ
ォーモデファイ（Read-For-Modify ）」であればＬＯＷ
である。「リードフォーモデファイ」という言葉は、読
出されているデータが、リクエストを行なっているＣＰ
Ｕ／キャッシュによって変更されることを意味し、変数
の現在の値が今、リクエストを行なっているキャッシュ
にあり、したがってフルブロックが伝送されなければな
らないことを示している。さらに、信号１４０はバース
トモード動作のためにアサートされる。
【００２１】バーストモード動作のために、バーストモ
ードブロック１４２は、初期メモリアドレスを増分する
ことによって連続アドレス１４６を発生するバーストカ
ウンタ１４４を可能化する。バーストモードブロック１
４２はバーストリクエストの間バースト開始信号１４７
をアサートし、バーストリクエストが終わるとこの信号
をデアサートする。応答するキャッシュがバーストリク
エストに応答してデータを与え始めると、それはリクエ
スト処理信号１４８を発生する。バーストアドレス１４
６はバーストアドレス範囲認識ブロック１５０によって
検査され、バーストアドレス１４６がキャッシュによっ
て処理されるアドレス範囲内であるかどうかを判断す
る。動作の初期アドレスは初期アドレス範囲認識ブロッ
ク１１２によって判断されるようにキャッシュのアドレ
ス範囲内であるかもしれないが、その後のバーストアド
レス１４６はキャッシュの範囲外であるかもしれないた
め、これは重要なステップである。もしバーストアドレ
ス１４６が範囲内であれば、インレンジ信号１５２が発
生され、そうでなければ、バーストアドレス１４６がキ
ャッシュのアドレス範囲外であることを示すためにアウ
トオブレンジ信号１５４が発生される。バーストアドレ
ス１４６が範囲内であれば、キャッシュヒット検出ブロ
ック１５６はキャッシュヒットがあるかどうかを判断
し、アクセスされたブロックに対して変更ビットが設定
されれば、変更ビット検出ブロック１５８は信号１６０
を発生する。
【００２２】範囲認識ブロック１１２，１５０および関
連する回路の１つの実現例は、「キャッシュメモリシス
テムおよびそれを実現するための方法」と題された本出
願人の同時係属中の米国特許出願連続番号第
号に記載されており、その開示は引用によりここに
援用される。
【００２３】リードマッチ制御（ＲＭＣ）デコードブロ
ック１３４は、ＲＭＣフィールドの下位２ビットをデコ
ードする。信号１６２はＲＭＣビット−０（最下位ビッ
ト）の値であり、信号１６４はＲＭＣビット−１（第２
最下位ビット）の値である。これらは行なわれるべき動
作を示すプロトコルビットである。ビット−０がＨＩＧ
Ｈでありかつビット−１がＨＩＧＨであれば、変更ビッ
トの状態はデータインターベント動作の間変化しないま
まであろう。他方、ビット−０がＬＯＷでありかつビッ
ト−１がＨＩＧＨであれば、変更ビットはデータインタ
ーベント動作の間にリセットされるべきであり、読出動
作の間にフルブロックが読出されなければならないこと
を示している。
【００２４】変更ビット検出ブロック１１６が信号１１
８を発生するかまたは変更ビット検出ブロック１５８が
信号１６０を発生すると、データはキャッシュから読出
され得る。ワードカウントブロック１７０は、ブロック
の伝送の間はＨＩＧＨのままでありブロックの終わりで
ＬＯＷになるエンドオブブロック信号１７２を発生す
る。
【００２５】ＤＩ制御ブロック２００は、信号１７８を
デアサートＤＩブロック１８０に送ってＤＩラッチ１２
２をクリアすることによっていつＤＩ信号１００をデア
サートするべきかを判断する。いくつかの異なる状況
で、ＤＩ制御ブロック２００はＤＩ信号１００をデアサ
ートする。ＤＩ制御ブロック２００は、入力信号１０
０，１３６，１３８，１４７，１４８，１５４，１６
２，１６４および１７２に基づいてこの判断を行なう。
【００２６】図４は、ＤＩ制御ブロック２００の機能ブ
ロック図である。バーストアドレスアウトオブレンジ信
号１５４がＨＩＧＨである一方キャッシュがＤＩ信号１
００をアサートしておりかつエンドオブブロック信号が
アサートされれば、ブロック２０２は信号２０４を生成
する。キャッシュがＤＩ信号１００をアサートしてお
り、ＬＯＷであるリード／ライト信号１３６によって読
出動作が示され、エンドオブブロック信号１７２がＬＯ
Ｗであり、動作がノットリードフォーモデファイ（信号
１３８がＨＩＧＨ）であり、プロトコルにより、ＬＯＷ
であるＲＭＣビット−０ １６２およびＨＩＧＨである
ＲＭＣビット−１ １６４で示される変更ビットを変化
しないままにすることが可能であれば、ブロック２０６
は信号２０８を生成する。リード／ライト信号１３６が
ＬＯＷであり読出動作を示し、ＲＭＣビット−０ １６
２がＬＯＷでありかつＲＭＣビット−１がＨＩＧＨであ
り変更ビットがリセットされるべきでないことを示し、
バーストリクエスト信号１４８がＬＯＷでありバースト
リクエストがストップしたことを示し、リクエスト処理
ライン１４８がＨＩＧＨであれば、ブロック２１０は信
号２１２を生成する。信号２０４，２０８または２１２
のいずれかがＨＩＧＨであれば、ＯＲブロック２１４は
信号１７８を生成してＤＩ信号１００をデアサートす
る。
【００２７】図５は、ブロック２０２，２０６，２１０
および２１４を含むＤＩ制御ブロック２００の回路の一
実施例の概略図である。
【００２８】ブロック２０２の回路は以下のように動作
する。アウトオフレンジ信号１５４はインバータ２２０
によって反転され、かつＯＲゲート２２２でエンドオブ
ブロック信号１７２と組合わされて信号２２４を生成す
る。信号２２４はＮＡＮＤゲート２２６でＤＩ信号１０
０と組合わせられ信号２０４を生成する。明らかに、エ
ンドオブブロック信号１７２がＬＯＷであり全ブロック
が送られたことを示し、かつアウトオフレンジ信号１５
４がＨＩＧＨであり現在のデータリクエストがキャッシ
ュの範囲外であることを示すと、ＯＲゲートの出力２２
４はＬＯＷとなり、ＮＡＮＤゲート２２６の出力をＨＩ
ＧＨにさせＤＩ信号をリセットする。
【００２９】ブロック２０６の回路は以下のように動作
する。ＲＭＣビット−０ １６２およびＲＭＣビット−
１ １６４はＮＡＮＤゲート２３０で組合わせられ信号
２３２を生成し、これはＯＲゲート２３４でリード／ラ
イト信号１３６と組合わせられ信号２３６を生成する。
信号２３６はＮＡＮＤゲート２３８でノットリードフォ
ーモデファイ信号１３８と組合わせられ信号２４０を生
成する。エンドオブブロック信号１７２はインバータ２
４２によって反転され信号２４４を生成し、これはＡＮ
Ｄゲート２４６で信号２４０およびＤＩ信号１００と組
合わせられ信号２０８を生成する。
【００３０】図５に関して明らかであるように、もし信
号１３８がＬＯＷでありリードフォーモデファイ動作を
示していれば、ＮＡＮＤゲート２３８の出力は、もしＨ
ＩＧＨに強制されれば、全ブロックが読出されるとゲー
ト２４６からＨＩＧＨ出力を生成する。その代わりに、
リード／ライト信号１３６がＬＯＷであると同時に、Ｒ
ＭＣビット−０およびビット−１がともにＨＩＧＨであ
れば、ＯＲゲート２３４の出力はＬＯＷとなり、ＮＡＮ
Ｄゲート２３８の出力をＬＯＷにさせる。どちらの場合
も、ＤＩ信号はブロックの終わりでリセットされる。
【００３１】ブロック２１０の回路は以下のように動作
する。通常、バーストリクエスト信号１４７は、リクエ
スト処理信号１４８と同様にＬＯＷである。バーストリ
クエスト信号はラッチ２７０によって反転されかつラッ
チされ、ＦＥＴ２７４をＯＦＦにする。ＬＯＷの信号１
４８はＦＥＴ２８２をＯＦＦにして、ライン２７６をフ
ローティング状態にする。
【００３２】バーストリクエストの間、信号１４７はＨ
ＩＧＨになり、ラッチ２７０によって反転されかつラッ
チされ、信号２７２をＬＯＷに強制し、これは電界効果
トランジスタ（ＦＥＴ）２７４をゲート動作させて反転
ラッチ２７８の入力２７６でＨＩＧＨ信号を生成し、そ
れによって信号２８０をＬＯＷに強制する。これによ
り、ＡＮＤゲート２８６の出力はＬＯＷに強制される。
【００３３】キャッシュは、データリクエストに応答す
ると、信号１４８をアサートし、ＦＥＴ２８２をＯＮに
する。バーストリクエスト信号１４７がＬＯＷに戻った
後、ラッチ２７８は直列の組合わせのＦＥＴ２８２およ
び２８４によってリセットされる。これによりラッチ２
７８の出力２８０はＨＩＧＨに駆動される。
【００３４】動作がリードフォーモデファイであれば、
信号１３８はＬＯＷでありゲート２８６の出力をＬＯＷ
に強制する。同様に、動作が書込動作であれば、ゲート
２８６の出力はゲート２６４を介してＬＯＷに強制され
る。または、ＲＭＣビットが変更ビットのリセットを要
求すれば、ゲート２８６はゲート２６４の出力によって
不能化される。他方、信号１３８，１３６，１６２およ
び１６４が、読出動作が行なわれていること、および変
更ビットがリセットされるべきでないことを示せば、Ａ
ＮＤゲート２８６への信号１３８および２６６はＨＩＧ
Ｈに設定される。信号２８０がＨＩＧＨになり、リクエ
ストが処理されたことおよびバーストリクエストが現在
行なわれていないことを示すと、ゲート２８６の出力２
１２はＨＩＧＨになりＤＩ信号をリセットする。理解さ
れるように、この動作はバーストリクエストが行なわれ
た後およびバーストリクエストがないときの両方で発生
し、バーストリクエスト後の場合は、全ブロックを伝送
する必要がないためバーストリクエストが終わるとすぐ
にＤＩがリセットされる。バーストリクエストがない場
合は、ＤＩは、１つのデータワードが伝送された後にリ
セットされる。
【００３５】ブロック２１４の回路は以下のように動作
する。信号２０４，２０８および２１２はＮＯＲゲート
２９０で組合わせられ信号１７８を生成する。したがっ
て、ブロック２０２，２０６または２１０によって、そ
れぞれ信号２０４，２０８または２１２を生成する状態
の発生が検出されれば、信号１７８はＨＩＧＨからＬＯ
Ｗになり、ＤＩ信号１００のデアサートを促す。
【００３６】データインターベント機能が当業者によっ
て実現され得る方法は多数あることが理解されるべきで
ある。前掲の特許請求の範囲に記載されるようなこの発
明の範囲から外れることなくこの実施例に種々の変更を
加えてもよい。
【図面の簡単な説明】
【図１】共通主メモリと各々のＣＰＵのための別々のキ
ャッシュとを備えるマルチ処理システムを示す図であ
る。
【図２】この発明に使用されるタイプのキャッシュメモ
リの一例を示す図である。
【図３】データインターベント（ＤＩ）制御ラインの動
作を制御する回路の機能ブロック図である。
【図４】データインターベント（ＤＩ）制御ラインをい
つデアサートするべきかを決定する回路の機能ブロック
図である。
【図５】データインターベント（ＤＩ）制御ラインをい
つデアサートするべきかを決定する回路の一実施例の概
略図である。
【符号の説明】
１ 主メモリ ２ ＣＰＵ ３ キャッシュ ４ 主メモリバス ５ キャッシュ ６ ＣＰＵ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 キャッシュメモリ−中央処理装置（ＣＰ
    Ｕ）の複数の組合わせを含み、前記組合わせの各々は少
    なくとも１つのキャッシュメモリと１つのＣＰＵとを含
    み、前記キャッシュメモリの各々は、各々のブロックと
    関連し変更されたデータまたは変更されていないデータ
    を示すインジケータを備えるマルチワードブロックにデ
    ータを記憶し、さらに 前記組合わせによって共有されるように、メモリバスを
    介して前記組合わせのすべてに接続される共通主メモリ
    を含み、 前記組合わせの各々は、リクエストを行なう組合わせに
    なるように前記メモリバスを介して前記共通メモリから
    データをリクエストするための手段を有し、前記組合わ
    せの各々は、 前記メモリバス上の他の組合せのリクエストをモニタリ
    ングし、もしリクエストされたデータがそれ自身のキャ
    ッシュにあれば、データインターベント信号をアサート
    することによってデータインターベント動作を始めて主
    メモリへのアクセスを中断して応答する組合わせになる
    ための手段と、 リクエストされたデータに関連するインジケータが変更
    されるべきでなければリクエストが終わったとき、およ
    びリクエストされたデータに関連するインジケータが変
    更されるべきであればデータの全ブロックが読出された
    後、前記データインターベント信号をデアサートして前
    記データインターベント動作を終わらせるための手段と
    を有する、キャッシュメモリシステム。
  2. 【請求項２】 前記キャッシュの各々は、前記バースト
    リクエストが終わるまで順次データを伝送することによ
    ってバーストリクエストに応答するための手段を含み、
    前記デアサート手段は、連続したバーストリクエストに
    応答する必要のあるデータがキャッシュメモリの範囲外
    であることを示す信号を受取るため、およびそれに応答
    して前記データインターベント信号をデアサートするた
    めの手段を含む、請求項１に記載のキャッシュメモリシ
    ステム。
  3. 【請求項３】 前記デアサート手段は、リクエストを出
    す組合わせがリクエストされたデータを変更することを
    示すリードフォーモデファイ信号を受取り、かつそれに
    応答してデータの全ブロックが読出された後にのみ前記
    データインターベント信号をデアサートするための手段
    を含む、請求項１に記載のキャッシュメモリシステム。
  4. 【請求項４】 前記デアサート手段は、前記インジケー
    タがデータインターベント動作の後に変更されるべきで
    あることを示すプロトコル信号を受取り、かつそれに応
    答してデータの全ブロックが読出された後にのみ前記デ
    ータインターベント信号をデアサートするための手段を
    さらに含む、請求項３に記載のキャッシュメモリシステ
    ム。
  5. 【請求項５】 前記デアサート手段は、バーストリクエ
    スト信号を受取り、かつ前記バーストリクエスト信号が
    存在する間前記データインターベント信号を維持し、か
    つ前記リードフォーモデファイ信号および前記プロトコ
    ル信号がないときにのみ前記バーストリクエスト信号が
    デアサートされた後前記データインターベント信号をデ
    アサートするためのバースト手段を含む、請求項４に記
    載のキャッシュメモリシステム。
  6. 【請求項６】 前記バースト手段は、前記バーストリク
    エスト信号を記憶するためのラッチと、リクエストの処
    理を示す信号のアサートと組合わせて前記バーストリク
    エスト信号のデアサートの際にのみ前記ラッチをリセッ
    トするための手段とを含む、請求項５に記載のキャッシ
    ュメモリシステム。
JP5317730A 1992-12-18 1993-12-17 キャッシュメモリシステム Withdrawn JPH06222994A (ja)

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EP0602805A1 (en) 1994-06-22
EP0602805B1 (en) 2000-01-19
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