JPH06223045A - 並列プロセッサ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 複数のプロセッサとダイナミックメモリとを
含み、非常に多数の並列プロセッサを用いるコンピュー
タで使用する処理チップを提供する。 【構成】 アレイを構成する各処理チップ３５は、読み
出し書込みのメモリ並びに読んだデータ及び命令情報に
基づき出力できるプロセッサを有する。並列処理チップ
３５に備えられる複数のレジスタを介して受信されたア
ドレスに基づき識別されたレジスタにより、格納データ
が並列的に関連プロセッサに送られ、また関連プロセッ
サから受取った処理データがアドレス信号によって識別
されたレジスタに格納される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、並列プロセッサを用い
るコンピュータ、特に、従来よりも非常に数多くの並列
プロセッサを用いるコンピュータに関する。

【０００２】

【従来の技術】典型的なデジタルコンピュータは、中央
処理装置（ＣＰＵ）、データを記憶するメモリ及びコン
ピュータを制御するためのプログラム、そして、種々の
入出力装置とを持つ。記憶されたプログラムは、ＣＰＵ
が、コンピュータに入力されるデータに基づいて、計
算、転送、または論理演算を行なうようにするための一
連の指令となる。このようなデータは、究極的には入力
装置からコンピュータに入れられ、ＣＰＵ演算の結果
は、出力装置に供給される。典型的なコンピュータで
は、この一連の指令は、一時に一つずつ直列的に行なわ
れる。

【０００３】デジタルコンピュータが用いられてきた４
０年余りの間に、コンピュータ及びそれを動かすプログ
ラムはより複雑になってきた。直列式コンピュータにお
ける複雑さは、そのメモリ及びそこに記憶されるプログ
ラム及び／又はデータの規模が大きくなってきたことで
増してきている。しかし、ある意味では、これらのより
複雑化した直列式コンピュータは、より効率の悪いもの
になってきている。どの時間にも、直列式コンピュータ
のごくわずかな部分が利用されているだけである。何故
ならＣＰＵによって実行される命令は、二，三のメモリ
ロケーションからしか得られず、また、データを二，三
の他のロケーションに向けるのみである。さらに、コン
ピュータが、そのメモリの規模において機能が良くなる
につれ、メモリから出力を発生する能力の点では、にぶ
くなってきている。何故なら、メモリからデータを検索
するのに要する時間は、メモリに記憶したデータの量と
共に増加するからである。

【０００４】直列式コンピュータにおけるこれらの問題
点は、直列式コンピュータの初期における発達に多大な
貢献をしたジョン・フォンニューマンの名前をとって、
フォンニューマン障害と呼ばれてきた。Ｊ．バッカスに
よる論文「プログラミングをフォンニューマン形式から
開放出来るか？」（ＡＣＭの通信第２１巻第８号、第６
１３ページ、１９７８年８月）を参照されたい。

【０００５】これらの問題点は、コンピュータを用いて
意味結合ネットワークとよばれる相互関係ネットワーク
に記憶された知識を検索することの多い人工知能の分野
において、特に深刻である。この知識を検索するため
に、ネットワーク全体を探査することもあり得る。ま
た、他の記憶された情報から、希望する事実を推論しな
ければならないこともあるだろう。このような検索を行
なうために、二，三の単純な演算を、プログラムの演算
時間の大部分にわたって何回も繰り返すことになる。こ
の演算は下記のことを含む。

【０００６】１．大きさ又は数字的順序といったパラメ
ータに従って一組のデータを分類する。

【０００７】２．特定の構造を持つサブセット又はサブ
グラフのためにデータ又はグラフの指定された組み合わ
せを探索する。

【０００８】３．アサーションの集合に対してパターン
の突き合わせをする。

【０００９】４．記憶されている情報の意味結合ネット
ワークから事実を推論する。

【００１０】このような演算を一時に一つずつ行なうこ
とは、コンピュータの時間及び機能という点で非常な浪
費となる。その結果、人工知能における多数の問題が、
現在入手可能な直列式コンピュータでは、扱えないでい
る。しかし、これらの問題は解決策を緊急に要する。例
えば、画像処理のような基本的な問題なのである。

【００１１】換言すると、このような演算を並行して行
なうことが出来れば、演算に要する時間を減少させるこ
とが出来る。このようなことの有利さは良く認識されて
いる。例えば、『ＶＬＳＩ方式の導入』第８章における
Ｃ．ミード及びＬ．コンウェイの「高度兼用方式」（ア
ヂソンウェズレー、１９８０年）、及びその中に引用さ
れた参考文献、Ｗ．Ｄ．ヒリスによる「結合装置」（マ
サチュセッツ工科大学人工知能研究室メモ、第６４６
番、１９８１年９月）、及びその中に引用されている参
考文献、そして、Ａ．ローゼンフェルドによる論文「細
胞状アレイを用いる並行画像処理」（『コンピュータ』
第１６巻、第１号、第１４ページ、１９８３年１月）を
参照すると良い。

【００１２】程度の差はあるが、これらの文献では、デ
ータの並行演算を行なうための装置についての一般概念
を述べている。例えば、ヒリスとローゼンフェルドは、
同一のプロセッサ／メモリのアレイで、それぞれがデー
タを記憶するに必要なハードウェアと、それを処理する
ハードウェアとを持つものを考えている。しかし、プロ
セッサ／メモリとその制御との相互結合を含む完全演算
コンピュータについて明確な詳細を述べることがこれら
の論文の目的ではない。

【００１３】

【発明の要約】我々は、プロセッサ／メモリのアレイ、
及び、データをアレイ内の１つのプロセッサ／メモリか
ら他のプロセッサ／メモリへ送るための少なくとも２ⁿ
個のノードを持つｎ−次元パターンで、それらのプロセ
ッサ／メモリを相互結合させる手段からなる並行プロセ
ッサアレイを考案した。都合の良い例では、ｎ−次元パ
ターンは、１５次元のブール立方体である。

【００１４】各プロセッサ／メモリは、読み出し／書き
込みメモリと、少なくとも一部は読み出し／書き込みメ
モリで読んだデータ及び命令情報とに基づく出力を作る
プロセッサとからなる。相互結合手段は、メッセージパ
ケット内のアドレス情報に従って、１つのプロセッサ／
メモリから他のプロセッサ／メモリへ径路指定されるア
ドレスされたメッセージパケットを生成する手段と、パ
ケット内のアドレス情報に従ってメッセージパケットを
径路指定するためにｎ−次元パターン内の各ノードにあ
る径路指定回路とからなる。

【００１５】本発明の好ましい実施例では、プロセッサ
／メモリは、２次元パターンでも相互結合され、その場
合は、各プロセッサ／メモリは、２次元パターンで隣り
合わせているプロセッサ／メモリと直接相互結合され
る。

【００１６】現在可能な技術では、そのようなプロセッ
サ／メモリは、これらの相互結合手段で結合されると、
１００万個以上も並行して操作できる。

【００１７】メッセージパケット内のアドレス情報は、
メッセージパケットが送られるノードに対して相対であ
り、アドレスの各数字が、メッセージパケットの、メッ
セージパケットが送られるノードからの１次元における
相対変位を意味していることが望ましい。ｎ−次元の各
次元に対して、径路指定回路が、メッセージパケットが
その次元内の行き先に到達したかどうかを決め、もし到
達せず、また、その次元内の他のノードが使用出来る場
合には、そのノードへ径路指定するための論理を作る。
最初の行き先決定論理から他のノードへの結合が不可能
な時、または、最初の行き先決定論理が、メッセージパ
ケットがその次元内の行き先に到達したと決定した時に
は、径路指定回路が、メッセージパケットが、第２の次
元での行き先に到達したかどうかを決定するための似た
ような論理にメッセージパケットを導く。さらに、径路
指定回路は、行き先ノードに到達したメッセージパケッ
トをそのノードのプロセッサ／メモリに導く論理と、接
続抵触によって径路指定出来なかったメッセージパケッ
トを記憶する手段とを含む。

【００１８】好都合なことに行き先決定論理及び各次元
の径路指定論理は、ｎ−次元パターンの全てのノードに
わたって同時に演算される。その結果、メッセージパケ
ットは、単一の径路指定サイクルの間にｎ−次元パター
ン全体に径路指定される。加えて、各径路指定回路は小
さいので、数個のプロセッサ／メモリと共に１個の集積
回路チップ上に組み立てられる。

【００１９】すなわち、本発明処理チップは、複数の処
理チップを含む処理アレイを有するデジタル・コンピュ
ータ・システムで使用されることを目的とした処理チッ
プ(35)であって、該処理チップは複数のプロセッサ／メ
モリ回路を含んでおり、各プロセッサ／メモリ回路はプ
ロセッサ回路（図９) とメモリ回路（図１０）を含んで
いて、該プロセッサ回路はそれに関連するメモリ回路か
ら受け取ったデータを、該プロセッサ回路のすべてに並
列に受信されたプロセッサ制御信号に従って処理して、
処理データを出力し、該メモリ回路はデータを格納する
ための複数のレジスタを備えており（各レジスタは１ビ
ット線255 に接続されたセル252 の集合である）、該レ
ジスタは、複数の個別的にアドレス指定可能な動的デー
タ記憶セル(252) を含み、該メモリ回路の各レジスタ
は、メモリ回路のすべてに並列に受信されたレジスタ・
アドレス信号（線152、 154に現われる）を一意的にコー
ド化することによって定義されたアドレスによって識別
され、該メモリ回路はメモリ制御信号を受けると、これ
に応えて、該レジスタ・アドレス信号によって識別され
たレジスタから格納データを並列に、処理のためにその
関連プロセッサに送ると共に、その関連プロセッサから
受け取った処理データを該レジスタ・アドレス信号によ
って識別されたレジスタに格納するようにしたことを特
徴とする。

【００２０】ここで、各プロセッサ／メモリ回路ごと
に、各レジスタは、レジスタ・データ転送通路(255)
と、該メモリ回路のすべてにおける該レジスタのすべて
に並列に受信されたセル・アドレス信号を受けて、該デ
ータ記憶セルのうち選択したものと該レジスタ・データ
転送通路との間のデータ転送を制御するためのセル読み
書き制御回路(261、 267)とを備えており、該メモリ回路
は、該レジスタのすべてのレジスタ・データ転送通路に
接続されて、該レジスタ・アドレス信号を受けると、そ
れに応えて、該レジスタ・データ転送通路と該プロセッ
サ回路との間のデータと処理データの転送を選択的に制
御するためのレジスタ・セレクタ回路(275、276)を含ん
でいることを特徴とする。

【００２１】ここで、各レジスタは、該レジスタ・セレ
クタ回路に接続されて、読取りフェーズ期間に該レジス
タ・データ転送通路からのデータをバッファに入れ、処
理フェーズ期間に該レジスタ・セレクタ回路からのデー
タをバッファに入れるためのデータ・バッファ回路(26
4) を含み、該データ・バッファは書込みフェーズ期間
にバッファに入れたデータを結合して該レジスタ・デー
タ転送通路上に送出するようになっており、該セル読み
書き制御回路は、各々がセルと関連づけられた複数のセ
ル転送回路(261、 267)から構成され、セル・アドレス信
号を受けたとき、それに応えて、読取りフェーズ期間に
その関連レジスタから該レジスタ・データ転送通路への
データ転送を制御し、書込みフェーズ期間に該レジスタ
・データ転送通路からその関連セルへのデータ転送を制
御してそこにデータを格納するようにしたことを特徴と
する。

【００２２】ここで、各々の該データ・バッファ回路
は、該レジスタ・セレクタ回路に接続されたデータ記憶
手段(266) であって、該レジスタ・アドレス信号を受け
て該レジスタ・セレクタ回路から転送されるデータを受
け入れて記憶するためのデータ記憶手段と、該読取りフ
ェーズを定義する読取り信号を受けて、レジスタ転送デ
ータ通路(265) からのデータを該データ記憶手段と該レ
ジスタ・セレクタ回路に結合するための読取りゲート(2
67) と、該書込みフェーズを定義する書込み信号を受け
て、該データ記憶手段からのデータを該レジスタ転送デ
ータ通路と結合してセルに記憶するための書込みゲート
(267) とを含むことを特徴とする。

【００２３】ここで、各レジスタは、該レジスタのすべ
てのプリ・チャージ回路に並列に受信されたプリ・チャ
ージ信号("PC")を受けて、該読取りフェーズの前に該レ
ジスタ・データ転送通路をプリ・チャージ状態にするた
めのプリ・チャージ回路(271) をさらに含むことを特徴
とする。

【００２４】さらにまた、該処理チップは、該プロセッ
サ制御信号を受けて、デコード化したプロセッサ制御信
号を発生するプロセッサ制御信号デコード回路(150) を
さらに含み、各々の該プロセッサ回路は該データ信号と
該デコード化したプロセッサ制御信号を受けて該処理デ
ータを生成することを特徴とする。

【００２５】ここで、各々の該プロセッサ回路は、その
関連メモリ回路から送られてきたデータを受けて、デコ
ード化データ信号を発生するデータ信号デコーダと、該
デコード化データ信号と該デコード化プロセッサ制御信
号を受けて該処理データを生成する処理データ生成回路
とを含むことを特徴とする。

【００２６】ここで、該処理データ信号生成回路は、デ
ータをコード化した形で表わしたデータ信号をメモリ回
路から受け取り、デコード化プロセッサ制御信号を該プ
ロセッサ制御信号デコード化回路から受け取ると、各々
が選択的に励起される複数の一致ゲートから構成され、
該データ信号デコーダは、メモリ回路から受け取ったデ
ータのさまざまなコード化に対応する該データ信号を生
成することを特徴とする。

【００２７】ここで、該処理データ信号生成回路は、和
信号生成回路(284) とキャリ信号生成回路(286) とを含
み、各々は複数の一致ゲート（284、 286に示すトランジ
スタ）から構成され、該デコード化プロセッサ制御信号
は該和信号生成回路の一致ゲートの励起を制御するため
の和デコード化プロセッサ制御信号と、該キャリ信号生
成回路の一致ゲートの励起を制御するためのキャリ・デ
コード化プロセッサ制御信号を含んでいることを特徴と
する。

【００２８】さらにまた、該制御回路から経路指定制御
信号を受けると、それに応えて、該プロセッサ回路で生
成されたメッセージ・パケットを選択的に受信して相互
接続手段を経由して転送し、宛先IDが該処理チップのプ
ロセッサ／メモリ回路を示しているパケットをそのプロ
セッサ／メモリ回路に送るためのグローバル経路指定イ
ンタフェース回路(200) をさらに含んでいることを特徴
とする。

【００２９】

【実施例】読者の便宜のため、本発明の好ましい実施例
の説明を、下記の区分に分ける。

【００３０】Ａ．システムの全体的説明 Ｂ．並行処理ＩＣの全体的説明 Ｃ．プロセッサ／メモリの説明 Ｄ．通信インタフェース装置の説明 Ｅ．径路指定回路の説明 Ｆ．例 Ｇ．代替案Ａ．システムの全体的説明 図１に示されるように、本発明は、本体コンピュータ１
０，マイクロコントローラ２０，並行処理集積回路３５
のアレイ３０，データソース４０，第１バッファ及びマ
クチプレクサ／デマルチプレクサ５０、第１，第２，第
３及び第４の双方向バス制御回路６０，６５，７０，７
５，第２バッファ及びマルチプレクサ／デマルチプレク
サ８０、及び、データシンク９０を含むコンピュータシ
ステムにおいて実行される。本体コンピュータ１０は、
デジタル エクイップメント コーポレーション（Ｄig
ital Ｅquipment Ｃorp.）製造のＶＡＸコンピュータ
のような、適合するようにプログラムされ、市販されて
いる汎用コンピュータでよい。マイクロコントローラ２
０は、３２ビット並列バス２２によってアレイ３０に与
えられる命令の順序付けをするための従来からあるデザ
インの命令シーケンサである。バス２２中の３２回線の
１回線は、アレイ３０にＲＥＳＥＴ信号を与え、３回線
はタイミング信号を出し、他の２８回線は、命令の伝送
に使われる。アレイ３０の各並行処理ＩＣ３５をアドレ
ス指定するための追加のアドレス指定信号は、バス２４
上のアレイに与えられる。マイクロコントローラ２０
は、アレイ３０から回線２６上の信号を受け取る。この
信号は、データ出力及び状態情報として用いることの出
来る一般目的の信号、すなわちＧＬＯＢＡＬ信号であ
る。バス２２及び回線２６は、各ＩＣ３５に並列に接続
される。その結果、マイクロコントローラ２０からの信
号は、アレイ３０内の各ＩＣ３５に同時に与えられ、回
線２６上のマイクロコントローラ２０に与えられる信号
は、アレイのＩＣ３５の全てからの信号出力を組み合わ
せて形成される。

【００３１】アレイ３０は、３２，７６８（＝２¹⁵）個
の同一なＩＣ３５を持ち、各ＩＣ３５は３２（＝２⁵ ）
個の同一プロセッサ／メモリ３６を持つ。このようにし
て全体のアレイ３０は１，０４８，５７６（＝２²⁰）個
の同一プロセッサ／メモリ３６を含む。

【００３２】プロセッサ／メモリ３６は、２つの形態
（ｇｅｏｍｅｔｒｉｅｓ）に構成され、相互結合され
る。一番目のものは、従来からある２次元の格子パター
ンで、プロセッサ／メモリは方形アレイ内に構成され、
アレイ内の最も近くにある４個のプロセッサ／メモリに
接続される。第２のものは、１５次元のブールｎ−次元
立方体である。２次元の格子パターンのプロセッサ／メ
モリを接続するには、アレイ３０のＩＣ３５を２５６
（＝２⁸ ）行と１２８（＝２³ ）列の長方形アレイに構
成し、各ＩＣの３２のプロセッサ／メモリは、４（＝２
² ）行で８（＝２³ ）列の長方形アレイ内に接続され
る。その結果、アレイ３０の１，０４８，５７６個のプ
ロセッサ／メモリ３６が、１０２４（２¹⁰）行と１０２
４列の正方形内で接続される。便宜上、この正方形のア
レイの側面を、北、東、南及び西とする。各プロセッサ
／メモリをその最も近くにある４個のプロセッサ／メモ
リに接続するには、各プロセッサ／メモリを、各行、各
列の隣接するプロセッサ／メモリとの間を電気導体で接
続すれば、アレイの端にあるもの以外のＩＣの最も近く
にある４個のＩＣを、それぞれ北、東、南及び西の隣接
する４個のＩＣであると認識されるようになる。

【００３３】２次元アレイの列及び行にある各プロセッ
サ／メモリは、第１次元での列番号又は位置を表わすた
めに最初の数字を、また、２次元での行番号又は位置を
表わすために二番目の数字を用いて系統的に番号付けを
することによって識別しても良い。例えば、もし、左端
すなわち最西端の列をゼロとして列に番号付けし、底部
すなわち最南端の行をゼロとして行の番号付けをする
と、底部左端すなわち南西の角に近い９個のプロセッサ
／メモリは、 ０，２ １，２ ２，２ ０，１ １，１ ２，１ ０，０ １，０ ２，０ と識別又はアドレス指定され、上部右端又は北東角にあ
るプロセッサ／メモリは、１０２３，１０２３の数字で
識別される。このような数字の組の各々は、連想プロセ
ッサ／メモリのアドレスと言われるようになる。

【００３４】この番号付けのため、２次元アレイ内のい
ずれかのプロセッサ／メモリの最も近い４個は、そのア
ドレスを作る２つの数の１個だけが、そのプロセッサ／
メモリのアドレスと１だけ違うアドレスを持つというこ
とが認識されるだろう。例えば、アドレス１，１を持つ
プロセッサ／メモリの最も近い４個は、それぞれ北、
東、南及び西にアドレス１，２；２，１；１，０；０，
１の４個のプロセッサ／メモリである。

【００３５】図１に図式的に示されるように、アレイ３
０の２次元格子パターンは、第１，第２，−３及び第４
の双方向バス制御回路６０，６５，７０，７５に向かっ
て、アレイ３０の北，東，南及び西の端を越えて、第
１，第２バッファ５０，８０まで伸びている。特に、ア
レイの４端の各々にある１０２４個のプロセッサ／メモ
リ３６の各々は、１０２４個の双方向導線６１，６６，
７１，７６のうちの１本で、バス制御回路６０，６５，
７０，７５にそれぞれ、接続されている。

【００３６】データソース４０は、高速データバス４１
を経てバッファ及びマルチプレクサ／デマルチプレクサ
５０に入力データを送る。データソース４０は、コンピ
ュータ端子、通信回線、視覚、聴覚又は触角入力、レー
ダー又はソナー装置、ディスクファイル又はその組合わ
せ等のどのようなデータ源でもよい。実例をあげると、
データバス４１は、３２ビット幅のバスで、バッファ５
０は、各々３２ビット容量を持つ３２個の直列入力、並
列出力シフトレジスタでよい。このような構成におい
て、バス４１の各回線は、別個の直列入力シフトレジス
タに供給するので、従来からの多重化又は多重分離の必
要がない。バス４１内の回線数が、シフトレジスタの数
と異なる場合は、多重化又は多重分離回路が、バス４１
の個々のデータ回線からバッファ５０内のシフトレジス
タの直列入力にデータを分散するために用いられる。

【００３７】バッファ５０は、１０２４個の回線バス５
１上の並列データを、バス制御回路６０，６５，７０，
７５のうちの１つに入れ、それが、バス６１，６６，７
１又は７６を経て接続されている側のアレイの外端にあ
るプロセッサ／メモリに、それらのデータを与える。

【００３８】アレイ３０からのデータは、アレイの一端
に沿っているプロセッサ／メモリからバス制御回路６
０，６５，７０，７５のうちの１つに、バス６１，６
６，７１又は７６のうちの１本を介して並列に与えら
れ、バス制御回路はバッファ８０への入力に接続されて
いるバス８１へ向けてデータを切り換える。バッファ８
０の出力は、データシンク９０に接続されている高速デ
ータバス８６である。実例をあげると、バッファ８０
は、各々が３２ビット容量を持つ３２の並列入力、直列
出力シフトレジスタのアレイで、データバス８６は３２
ビット幅のバスでよい。この構造では、従来からの多重
化又は多重分離の必要がない。バス８６内のデータ回線
の数が、バッファ８０内のシフトレジスタの数と異なる
場合は、多重化又は多重分離回路が、シフトレジスタの
直列出力から、バス８６の各データ回線へデータを送る
ために用いられる。データシンク９０は、コンピュータ
端子、通信回線、ディスプレー、プリンタ、プロッタ、
音声シクセサイザ、機械的装置、ロボット、ディスクフ
ァイル、またはそれらの組合わせのようなデータ源のど
れでも良い。

【００３９】アレイ３０を通るデータの流れの方向は、
マイクロコントローラ２０及びバス制御回路６０，６
５，７０，７５によって制御され、東から西へ、北から
南、又は、その逆であってもよい。図２に示すように、
各バッファ６０，６５，７０又は７５は、１０２４個の
セレクタ１０，００１、１０，００２、１０，００３…
…１１，０２４を持つ。各セレクタへの信号入力のうち
の１つは、バッファ５０からのデータバス５１の回線の
うちの１本である。他の２本の信号入力は、アレイ３０
からの出力である。ある場合には、入力はセレクタと同
じ行又は列にあるアレイからの出力である。他の場合に
は、入力はセレクタのすぐ隣の行又は列のアレイからの
出力である。最下部のセレクタの場合には、セレクタへ
の入力のうち２本は接地している。４本の入力セレクタ
回線の各々は、４本の信号入力のうちの１本を選び、各
セレクタからの出力になる。４本の入力セレクタ回線上
の信号は、マイクロコントローラ２０によって生成され
る。

【００４０】この配置の結果として、各バッファは、４
組の信号、即ち、バッファ５０からのデータ入力、アレ
イ３０からの再循環データ、アレイ３０内の隣接する行
又は列からの再循環データ、そして、全てのゼロの４組
の信号のうちの１組をアレイに送ることもある。隣接す
る行又は列からの再循環データの場合には、バッファ
は、実際に、アレイの全ての個別プロセッサ／メモリ
を、アレイの１０２４行又は列を螺旋状に通る１本の回
線に相互結合させてしまっている。

【００４１】上記の相互結合の２次元格子は、例えば計
算の初期段階のように、アレイ３０に大量のデータを書
き込むため、また、例えば、処理を中断し、アレイの状
態を記憶させる必要のある場合に、アレイの内容を読み
出すためには、役立つ。しかし、この相互結合アレイ
は、２次元アレイ中のプロセッサ／メモリ３６間の任意
の方向への敏速なデータ中継は行なえない。その上、ア
レイの端と特定のプロセッサ／メモリとの間にデータを
移動させるには、その端と問題のプロセッサ／メモリと
の間にある全てのプロセッサ／メモリにデータをシフト
移動する必要があり、５００個以上ものプロセッサ／メ
モリにシフト移動を行なう必要も出てくる。非常に高速
でこのようなシフト移動を行なえる場合でも、５００回
以上もこうしたシフトを行なう必要があると、全操作を
非常に遅いものにしてしまう。こうしたシフトを、同時
に無作為でばらばらな方向で大量のプロセッサ／メモリ
について行なうことも煩雑さも加わって、妥当な費用で
そのように大きなプロセッサ／メモリの２次元格子を運
転することは不可能になる。

【００４２】本発明においては、第２形態（ｇｅｏｍｅ
ｔｒｙ）に従ってプロセッサ／メモリ３６を作り、相互
結合することによって、この問題点を緩和している。特
にＩＣ３５は、１５次元のブールｎ−立方体の形に作ら
れ、相互結合されている。各ＩＣは論理経路系を持ち、
その相互結合網を通るメッセージの径路指定を制御して
おり、また各ＩＣ内では、３２プロセッサ／メモリにバ
ス接続が用意され、１００万個以上のプロセッサ／メモ
リのどれもが、他のどれに対してもメッセージを送るこ
とが出来る。その上、大量のメッセージがいつでも送ら
れ、無作為の方向へ径路指定出来る。

【００４３】ＩＣ３５のこの接続パターンを理解するた
めに、０から３２，７６７番までＩＣに番号を付け、表
Ｉのように１５個の２進数字を用いる２進法で、これら
の数字又はアドレスを表わすのが良い。

【００４４】

【表Ｉ】

【００４５】２次元格子の相互結合に関して上に述べた
概念は、１５次元格子の相互結合に関しても充分通用す
るものである。各プロセッサ／メモリ３６を、２つの数
字を用いて、その１つが２次元格子の第１次元での位置
を示し、他の１つが第２次元での位置を示したように、
ブール１５−立方体の１５次元のそれぞれにおけるＩＣ
の位置を識別するために、番号を使うことが出来る。し
かしｎ−立方体ではＩＣは、各次元において２つのみの
異なる位置、０および１のうちのどちらかをとることが
出来る。このように、表Ｉに書かれたような２進法での
１５個の数字によるＩＣアドレスは、ｎ−立方体の１５
次元でのＩＣの位置も示すのである。便宜状、１５個の
２進数字の最左端の数字を、第１次元のＩＣの位置を示
すものとして用い、その順番で、最右端の数字が、第１
５次元でのＩＣの位置を示すものとする。

【００４６】その上、２進数字が０又は１の２つの値し
か持つことが出来ず、各ＩＣは１５個の２進数字によっ
て独自に識別されるので、各ＩＣには、自分のアドレス
と１個の数字が違うだけの２進アドレスを持つ他のＩＣ
が１５個あることになる。我々はこれらの数字が一字し
か違わない１５個のＩＣを、最初のＩＣの最も近い隣接
者と呼ぶ。ハミング距離の数学的定義を知っている人々
は、最初のＩＣがその１５個の最も近い隣接者の各々か
ら、ハミング距離１だけ離れていることに気づくだろ
う。１個のＩＣとそれに最も近い１５個の隣接者のアド
レスの２例を表IIに示す。

【００４７】

【表ＩＩ】

【００４８】ブール１５−立方体の形にＩＣ３５を接続
するには、各ＩＣをそれに最も近い１５個の隣接ＩＣに
接続する。図１および図２では、この接続が１５本の入
力回線３８及び１５本の出力回線３９で図式的に示され
ているが、実際の接続径路は、図がますます複雑になる
ので描かれてはいない。各ＩＣ３５へのこれら１５本の
入力回線３８のそれぞれは、ブール１５−立方体の１５
次元のうちの異なる１つと関連しており、同様に、各Ｉ
Ｃ３５からの１５本の出力回線３９のそれぞれは、違う
次元と関連している。

【００４９】ブールｎ−立方体の相互結合パターンを正
しく認識するには、３次元及び４次元のブールｎ−立方
体内のＩＣ３５′のアレイに用いられる相互結合を考え
ると良い。図３は、３次元のブールｎ−立方体の図式的
描写である。８個の頂点又はノードと１２のへりを持つ
従来からある立方体とみなされるであろう。この立方体
の３次元はローマ数字Ｉ，II，III で識別される。頂点
のそれぞれに、ＩＣ３５′があり、各ＩＣからは３本の
出力回路３９′が出て、立方体の３次元に沿って、その
ＩＣの３個の最も近い隣接ＩＣまで伸びている。後に明
らかになるように、各ＩＣ３５′にはそれに最も近い３
個の隣接ＩＣからの出力回線である３本の入力回線３
８′もある。下部左端の頂点は、このシステムの原点と
仮定され、従って、この頂点のＩＣが図３の３次元立方
体の第１，第２及び第３次元中の０ポジション又はアド
レスを持つことになる。このアドレス０００と書かれ
る。各ＩＣは、各次元の２つだけのポジションのうちの
１つにあるので、他のＩＣは、図３に示されるように０
及び１の３桁の数字の他の組み合わせから成るアドレス
を持つ。

【００５０】図４は、４次元のブールｎ−立方体を示
す。このような立方体には、１６個の頂点と３２個の稜
がある。ここでも、１個のＩＣ３５′は各頂点又はノー
ドに置かれ、入力回線３８′及び出力回線３９′によっ
て最も近い隣接ＩＣに接続される。しかしこの場合には
各ＩＣには４個の最も近い隣接ＩＣがあり、従って、４
−立方体の４次元に沿って伸びる４本の入力回線と４本
の出力回線を持つことになる。ブール４−立方体内の各
ＩＣの位置は、図４に示したように４桁の２進数字で識
別され、この４立方体の４次元は、図４に示されるよう
に、ローマ数字のＩ，II，III,IVで識別される。

【００５１】より高次元の立方体へのこのパターンの外
挿法も明らかにされる。どの場合にも、次に高い次元で
は、頂点の数が２倍になり、各ＩＣは１個余分な最も近
い隣接ＩＣを持つことになる。従って、ブール１５−立
方体は、３２，７６８の頂点を持ち、各頂点にＩＣを１
個持つことになり、１５個の最も近い隣接ＩＣを持つよ
うになる。

【００５２】ブール１５−立方体の相互結合パターンに
通信を行なわせるには、コンピュータシステムが、処理
サイクルと径路指定サイクルの両方を持つように操作す
る。計算は処理サイクルの間に行なわれる。径路指定サ
イクルの間に、計算の結果がメッセージパケットの形に
編成され、これらのメッセイージパケットは、パケット
の一部となっているアドレス情報に従って、各ＩＣ中の
回路系を径路指定することによって、１つのＩＣから次
のＩＣへ径路指定されて行く。メッセージパケットの様
式は図５に描かれているが、それは、ＩＣアドレス１５
ビット、書式ビットが１ビット、ＩＣアドレスを複写す
る他の１５ビット、ＩＣ中のプロセッサ／メモリへのア
ドレスが５ビット、メッセージの３２ビットと誤り検出
の１ビットの合計７３ビットから成り立つことがわか
る。誤り訂正のために追加のビットを加えても良い。実
例として、各ビットの持続時間は、１から１０メガヘル
ツ（ＭＨｚ）の周波数に応じて、０．１から１マイクロ
秒である。図５には、システムに用いられる基本的クロ
ック信号ＰＨＩ１及びＰＨＩ２も示されている。これら
の信号は、各々がメッセージパケットの１ビットと同じ
周期と周波数を持つ、非重複２相クロックである。

【００５３】メッセージパケット内では、ＩＣアドレス
情報は、行き先ＩＣのアドレスに対して相対である。最
初は、メッセージ源であるＩＣのアドレスとその行き先
のアドレスとの相違又は変位である。例えば、原始ＩＣ
のアドレス０１０ １０１０１０ １０１ ０１０であ
り、行き先ＩＣのアドレスが１１１ １１１ １１１
１１１ １１１であると、原始ＩＣで生成された相対ア
ドレスは、１０１０１０ １０１ ０１０ １０１とな
る。この相対アドレスが、原始及び行き先のアドレスの
排他的論理和（ＸＯＲ）になることが明らかになる。相
対アドレス中の１−ビットが、メッセージパケットが正
しい位置にない次元を識別し、従って、行き先ＩＣに到
達するためにメッセージパケットが通過しなければなら
ない次元を識別することも明らかになる。このように、
偶数番号の次元において、原始及び行き先ＩＣのアドレ
スが同じであるような上記の例においては、メッセージ
はそれらの次元ではすでに正しい位置に置かれている。
しかし、原始及び行き先ＩＣのアドレスが違う奇数番号
の次元では、それらの次元のための相対アドレス内に１
−ビットが存在することは、その次元において、メッセ
ージパケットを１つのＩＣから他のＩＣへ移動させる必
要があることを意味する。

【００５４】メッセージが１つのＩＣから他のＩＣへ径
路指定される時に、相対アドレスは各移動を考慮に入れ
るため更新される。このことは、メッセージパケットが
移動される次元と関連する２重ＩＣアドレス中のビット
を補数化すると都合良く行なわれる。その結果、メッセ
ージパケットが行き先ＩＣへ到着すると２重ＩＣアドレ
ス中のビットは全てゼロになる。

【００５５】全てのＩＣ中の径路指定回路系は、同一に
なっていて、同じ径路指定サイクルを用いて同期的に操
作される。ＩＣアドレスは１５ビット持つ７３ビットの
メッセージパケットの図５の例として、径路指定サイク
ルの長さは基礎的クロック信号ＰＨＩ１の８８サイクル
である。各径路指定サイクルの１回目の間に、各ＩＣに
おける径路指定回路系が径路指定回路系内の各メッセー
ジパケットのＩＣアドレスの最初のコピーの先頭ビット
をテストして、そのレベルを決める。この位置に１−ビ
ットがあり、第１次元に関連しているＩＣからの出力回
線がふさがっていない場合、メッセージパケットは、第
１次元出力回線から、第１次元内でそのＩＣに最も近い
隣接ＩＣまで径路指定される。メッセージパケットアド
レスの先行ビットが０−ビットであると、メッセージパ
ケットは、第１次元内の正しい位置にあるので、同じＩ
Ｃ内にとどまる。その結果、１回目の間に、ＩＣの径路
指定回路間のメッセージの流れは第１次元に沿ったもの
になる。

【００５６】メッセージパケット内のＩＣアドレスの最
初のコピーの先行ビットは、その後で破棄される。メッ
セージパケットが他のＩＣに径路指定されたとすると、
２重ＩＣアドレス内の対応するアドレスビットが、そう
した動きを償うために補数化される。

【００５７】２回目のアドレス時間には、各ＩＣの径路
指定回路系は、再び、ＩＣに存在するメッセージパケッ
トの先頭ビットをテストする。しかし、このビットは、
メッセージパケットが、第２次元の正しい位置にあるか
どうかを表示するビットである。もし、このビットが１
−ビットで、第２次元出力回路がふさがっていなけれ
ば、メッセージパケットは、第２次元出力回線上を、第
２次元中のそのＩＣに最も近い隣接ＩＣに向かって径路
指定される。もし、最初のビットが０−ビットである
と、メッセージパケットはＩＣ内にとどまる。

【００５８】この過程は、１５回のアドレス時間の間続
き、その最後に、メッセージパケットの最初の１５のア
ドレスビットが使い切られる。しかし、必要とされる出
力回線が利用出来れば、ブール１５−立方体を通る径路
が確立され、メッセージパケットの残りを転送すること
が出来る。

【００５９】この径路指定機構の実例は、図４のブール
４−立方体を参考にして示される。メッセージが、アド
レス１１１１を持つ原始ＩＣ３５′から、アドレス００
１０を持つ行き先ＩＣ３５′へ送られる。装置アドレス
又は行き先ＩＣの変位は、原始および行き先ＩＣのアド
レスの排他的論理和を取ることによって得られる。従っ
て、相対アドレスは、メッセージパケットを第１，第
２，第４次元で移動させ、第３次元では移動してはなら
ないことを表わす１１０１になる。それから、原始ＩＣ
にある径路指定回路は、相対アドレスの最初のコピーの
最初のビットを調べて１−ビットを識別し、もしこの出
力回路が利用出来れば、メッセージを第１次元に沿って
ＩＣ０１１１に径路指定し、ＩＣアドレスの最初のコピ
ーの最初のビットを破棄し、複製ＩＣアドレス内の最初
の１−ビットを補数化する。２回目のアドレス時間内
に、アドレスが０１１１のＩＣにある径路指定回路が、
残りの３個のアドレスビットの最初のものを調べて、再
び１−ビットを見つけ出す。従って、出力回線が利用出
来れば、径路指定回路はメッセージパケットをアドレス
が００１１であるＩＣに送り、第２次元での動きを表示
するＩＣアドレスの最初のコピー内の１−ビットを破棄
し、その動きが起きたことを示すために複製ＩＣアドレ
ス内に１−ビットを補数化する。

【００６０】３回目のアドレス時間中に、アドレス００
１１にある径路指定回路が、残りの２個のアドレスビッ
トの最初のものを調べて０−ビットを識別する。このＩ
Ｃにメッセージパケットを保持し０−ビットを破棄す
る。４回目のアドレス時間には、アドレス００１１にあ
る径路指定回路が残りのアドレスビットを調べて１−ビ
ットを識別する。従って、それはメッセージパケットを
出力回線に沿ってＩＣ００１０まで径路指定し、ＩＣア
ドレスの最初のコピーの最後のビットを破棄し、複製Ｉ
Ｃアドレスの最後のビットを補数化する。

【００６１】ＩＣ００１０に到達すると、径路指定回路
は、テストする複製ＩＣアドレス内のどの１−ビットで
も無ければそれを察知し、従って、メッセージパケット
がその行き先に到達したことがわかる。それからメッセ
ージパケットは、アドレスがメッセージパケット内に明
記されているプロセッサ／メモリに運ばれる。径路指定
過程についての詳細は、図１４〜図１９を参照して下記
で述べられる。

【００６２】Ｂ．並行処理ＩＣの全体的説明 各ＩＣは非常に大きい規格の集積回路（超ＬＳＩ）とし
て単一のシリコンチップ上に組み立てられる。図６に示
すように、これら６４（＝２⁶ ）個のチップの各々が各
チップパッケージ１００に入れられ、各印刷配線回路
（ＰＣ）板１３０上に取り付けられ、相互結合される。
このような３２，７６８個のＩＣにそなえて、５１２
（＝２⁹ ）枚の印刷配線回路板が、適当な枠体内に取り
付けられる。従来からある配線取り付け具１３２が、２
次元格子及びブール１５−立方体構造の双方において、
これらの配線板を相互結合する。図６に示した構成で
は、ＩＣの最も近い隣接ＩＣのうち６個が、それと共に
同じＰＣ板に取り付けられ、他の９個は違うＰＣ板に取
り付けられる。

【００６３】９７本のピン１０２がそれぞれのパッケー
ジ上に付けられ、そのチップをＰＣ板上の他のチップと
システムの他の部分に接続している。これらの９７本の
ピンが運ぶ信号を表III に示す。ＩＯ−Ｉ２７，リセッ
ト，ＰＨＩ１，ＰＨＩ２及びＫシンクと名付けられたピ
ンはバス２２に接続され、命令信号，リセット信号及び
タイミング信号，ＰＨＩ１，ＰＨＩ２及びＫシンクをマ
イクロコントローラ２０から受ける。ＣＳ０及びＣＳ１
ピンは、両方のピンでの信号が低い時にチップをアドレ
ス付けするチップ選択ピンである。これらのピンを選択
する信号はバス２４によってアレイ３０に与えられる。
Ｎ０−７、ＳＷ０−７及びＥ０−７ピンは、北，南，西
及び東の隣接するチップ上の最も近いプロセッサ／メモ
リへの接続を行なう。Ｃube Ｉn ０−１４及びＣube Ｏ
ut０−１４ピンは、ブール１５立方体内の最も近い隣接
プロセッサ／メモリへの接続を行なう。グローバルピン
は、回線２６を越えてマイクロコントローラ２０に接続
される。ＬＥＤピンは、活性化されている時に発光ダイ
オードを駆動してチップに視覚信号を生成させる出力を
提供する。この信号を用いてテストや監視を行い、また
計算の結果を表示したりすることも出来る。６本の接地
及び電源ピンは、チップに接地及び電源接続をする。

【００６４】

【表ＩＩＩ】

【００６５】図７及び図８は、アレイ３０の３２，７６
８個の同一のＩＣ３５のうちの１個をブロック図で描い
ている。図７に示すように、１個のＩＣの３２のプロセ
ッサ／メモリ３６は、８列で４行のアレイ内で接続され
ている。そして、便宜上、このアレイの稜は、北，東，
南及び西と識別されている。図７には個別のプロセッサ
／メモリの空間関係が描かれていないが、図２０のチッ
プ配置図に見られるように、それらの空間関係は異なっ
ている。図７にもどると、各プロセッサは、Ｎ，Ｅ，Ｓ
及びＷとラベルを付けた入出端子を通じて、北，東，南
及び西の最も近い隣接者と接続されている。また、各プ
ロセッサはデイジーとラベルを付けた入力端子を通じて
１つの回線内にデイジーチェーンにつながれている。各
プロセッサからこれら５個の入力端子への出力は、最も
近い隣接者のＮ，Ｅ，Ｓ及びＷ入力端子と、チェーン内
に次のプロセッサ／メモリのデイジー入力端子とに接続
されている出力端子キャリー上にある。後に明らかにな
るように、デイジーチェーンは下部左端角に始まり、第
１列目を上へ行き、２列目は下行し、３列目は上へ行き
というように進んで、アレイの下部右端角に達する。

【００６６】８本の双方向回線１０４が、このプロセッ
サ／メモリアレイから北のＮ０−７チップピンに伸び、
さらに８本の双方向回線１０６がプロセッサアレイから
南のＳＷ０−７に伸びる。これらの８本の回線１０６の
うち４本は、西からの４本の双方向回線１０８と多重化
される。さらに４本の双方向回線１１０が、アレイから
東のＥ０−３チプピンへ伸びる。これらの回線の読み取
り／書き込み機能は、書き取り回線１１３，１１４，１
１５によって制御され、それらは回線励振器１１７，１
１８，１１９をそれぞれ制御し、データを北，東又は南
／西に書き込む。南と西の導線の多重化は、２次元格子
アレイ内のデータの流れが一時的に一方向（例えば、東
から西）にしか流れないので、可能である。

【００６７】格子及びデイジーチェーン接続に加えて、
各プロセッサ／メモリは共通してアドレス及び出力信号
バス１２１、メッセージパケット入力信号回線１２２、
メッセージパケット出力信号回線１２３、及びグローバ
ス出力信号回線１２４に接続されている。これらの回線
とバスへの接続は、最東端の４個のプロセッサ／メモリ
についてのみ図７に示されているが、３２個全てのプロ
セッサ／メモリにも同じ接続がなされることが理解出来
るだろう。

【００６８】図８に示すように、各ＩＣ３５はタイミン
グ発生器１４０、プログラム可能な論理アレイ（ＰＬ
Ａ）１５０、通信インタフェース装置（ＣＩＵ）１８
０、径路指定回路２００及び３２個のプロセッサ／メモ
リ３６から成る。タイミング発生器１４０はシフトレジ
スタ１４５で、システムクロック信号ＰＨＩ１及びＰＨ
Ｉ２によってパルスがきざまれる。この発生器はマイク
ロコントローラ２０からのタイミング信号、Ｋシンクに
よってリセットされる。よく知られる技術によって、こ
のレジスタは図１２，図１３，図１７及び図１９に示さ
れる型のタイミング波形を作り出し、通信インタフェー
ス装置１８０及び径路指定回路２００の動作を制御す
る。

【００６９】プログラム可能な論理アレイ（ＰＬＡ）１
５０は、マイクロコントローラ２０から回線２２上の命
令を受け、これらの命令をアドレス及び出力信号バス１
２１の信号に復号化する復号化マトリックスである。命
令は、表III に識別されている２８本のピンの上にある
チップパッケージ１００で受け取られる。Ｉ５−８及び
２７ピンの信号は例外であるが、これらの信号はＰＬＡ
入力ラッチ１５１に直接送られＰＬＡ１５０によって復
号され、プロセッサ／メモリ３６によって使われる間、
そこに記憶されている。Ｉ５−８ピン上の信号は、４個
のＡＮＤゲート１６５に送られ、そこで、ピンＩ２７上
の信号が高くなった時にメッセージパケット入力信号回
線１２２に受けた信号の最後の４ビットに従って変更さ
れる。ピンＩ２７は、否定回路１６６によって、これら
最後の４個のビットを記憶する直列−入力、並列−出力
ラッチ１６７、及び、ピンＩ２７上の否定信号とラッチ
１６７の並列出力との論理和を形成する４個のＯＲゲー
ト１６８に接続される。

【００７０】図８に示されるように、バス１２１は２個
の１６回線バス１５２，１５４、各プロセッサ／メモリ
３６内のＲＡＭレジスタ２５０に接続されている２個の
３２回線バス１５６，１５８、ＡＬＵ２７０に接続され
ている２個の８回線バス１６２，６４、８回線バス１７
２，２個の１６回線バス１７４，１７６、および各プロ
セッサ／メモリ内のフラグコントローラ２９０に接続さ
れている１本の回線１７８を含む。バス１５２，１５
４，１５６，１５８，１７２，１７４及び１７６上の信
号は、ＲＡＭレジスタ２５０及びフラグコントローラ２
９０内の特定の場所から又はそこへの情報を読み出すか
書き込むために使われる復号アドレス信号である。この
アドレス指定を完成するには、バスの１回線が１個の２
進信号、例えば、高信号又は１−ビットを送り、他の回
線全てが他の２進信号、例えば低信号又は０−ビットを
送る。ＡＬＵ２７０へのバス１６２，１６４上の信号
は、ＡＬＵ２７０の違う可能性のある出力である。これ
らの信号についての詳細は、図９と図１０を用いて下記
に述べる。

【００７１】通信インタフェース装置（ＣＩＵ）１８０
はＩＣのプロセッサ／メモリとそのＩＣに関連する径路
指定回路との間で出入りするメッセージパケットの流れ
を制御する。ＣＩＵ１８０は否定回路１８１，ラッチ１
８２，タップされたシフトレジスタ１８４，第１，第２
セレクタ１８６，１８８及び第１，第２パリティ論理回
路１９０，１９２とを含む。図８に示すように、ＩＣの
プロセッサ／メモリ３６からのメッセージパケット出力
信号回線１２３は、否定回路１８１によって、ラッチ１
８２への入力、シフトレジスタ１８４、セレクタ１８
６、及びパリティ論理回路１９０に接続される。ラッチ
１８２の出力は、回線１９４上を径路指定回路２００へ
送られ、プロセッサ／メモリ３６のうちの１個からのメ
ッセージパケットが利用出来る時にそれを指示する。メ
ッセージパケット自体は、セレクタ１８６から回線１９
６上の径路指定回路に送られる。ＣＩＵ１８０で受け取
られた時の状態では、出て行くメッセージパケットは、
行き先ＩＣの相対ＩＣアドレスのコピーを１つだけ持っ
ている。タイミング発生器１４０からのタイミング信号
の制御のもとで、セレクタ１８６及びシフトレジスタ１
８４が相対ＩＣアドレスのコピーを生成し、メッセージ
パケットの前端部に挿入する。パリティ論理回路１９０
がメッセージパケットの正しいパリティビットを計算
し、それをメッセージパケットの一部として径路指定回
路に供給する。

【００７２】径路指定回路からの信号は、回線１９７，
１９８及び１９９を介してセレクタ１８８に送られる。
これらの信号回線は、それぞれ、入ってくるメッセージ
パケットが径路指定回路から来るかどうかの指示、入っ
てくるメッセージパケット自体、そして、回線１９６上
の出て行くメッセージパケットが首尾よく径路指定回路
に受け取られたかどうかの指示を出す。セレクタ１８８
の出力は、メッセージパケット入力回線１２２上のプロ
セッサ／メモリ３６に送られるメッセージパケットであ
る。パリティ計算はパリティ論理１９２によって行なわ
れる。これらの回線の動作についての詳細は、下記の図
１１の説明中で述べる。

【００７３】径路指定回路２００は、ブールｎ−立方体
中の最も近い隣接ＩＣから又はそれらへのメッセージパ
ケットの径路指定を制御する。回路２００は、回線割り
当て器２０５、メッセージ検知器２１０、バッファ及び
アドレス復元器２１５、及びメッセージインジェクタ２
２０とから成る。回線割り当て器２０５は、その特殊な
ＩＣの１５個の最も近い隣接ＩＣからの１５本の入力回
線３８及び同じ１５個の最も近い隣接ＩＣへの１５本の
出力回線３９とを持つ。回線割り当て器２０５には、メ
ッセージ検知器２１０への１５本のメッセージ出力回線
２０６及びメッセージインジェクタ２２０からの１５本
のメッセージ入力回線２０７も持つ。加えて、各メッセ
ージ入力回線２０７には、関連するメッセージ入力回線
２０７上にメッセージがあることを表示するもう１本の
回線が２０８がある。回線割り当て器２０５は、入って
来る回線３８上に受けるメッセージパケットのアドレス
を分析し、それらがこのＩＣに向けられたものか、ある
いは他のＩＣ向けのものかを決め、可能であれば、メッ
セージパケットをその行き先まで径路指定し、このＩＣ
あてのメッセージパケット、そして、回路割り付けの障
害のために径路指定出来なくなったメッセージパケット
を記憶しておく。

【００７４】メッセージ検知器２１０はメッセージパケ
ットの受け取りをチェックし、回線割り当て器２０５か
ら回線２０６上に受けたメッセージパケットのアドレス
を調べ、このＩＣあてのメッセージパケットを回線１９
８上のＣＩＵ８０へ供給する。図８に示された回路内
で、回線１９８は、メッセージパケットを一度に１個し
か転送出来ない。このＩＣに１個以上のメッセージパケ
ットがアドレス指定されている場合には、１個のパケッ
トがＣＩＵ１８０に提供され、他のパケットは、違うＩ
Ｃにアドレス指定されている他のメッセージパケットと
ともにバッファ２１５に提供される。

【００７５】バッファ及びアドレス復元器２１５は、タ
ップされたシフトレジスタ１８４と構造と機能において
似ているタップされたシフトレジスタから成る。バッフ
ァ２１５はメッセージパケットの初めにおいてメッセー
ジパケット内にある複製アドレス情報からメッセージパ
ケットのアドレスのコピーを再生する。バッファ及びア
ドレス復元器の出力はメッセージパケットインジェクタ
２２０に加えられる。

【００７６】メッセージパケットインジェクタ２２０
は、ＣＩＵから径路指定回路を循環しているメッセージ
パケットのグループの中に、一度に１つずつメッセージ
パケットを注入する。径路指定回路の詳細は図１４〜図
１９を参照して説明する。

【００７７】ＩＣ３５のチップ配置図は、図２０に描か
れてる。この配置図中でＰＬＡ１５０は右側のチップの
上部と下部のふちに位置する２つのアレイ内に入られて
いる。個別のプロセッサ／メモリ３５は、ＰＬＡ１５０
の間のスペースにバスドライバを間に挟んで４つのグル
ープに分けて形成される。個別プロセッサ／メモリにつ
いての下記の記述から明らかになるように、各プロセッ
サ／メモリは、動的読み−書き記憶装置、このような記
憶装置へのアドレス指定回路系、ＡＬＵ、フラグレジス
タ、フラグレジスタへのアドレス指定回路系及び他の励
振器回路の３８ビットを持つ。ＣＩＵ１８０はチップの
上部中央に置かれ、タイミング発生路１４０及び径路指
定回路２００は、チップの左側部分を占める。この配置
では、ＰＬＡ１５０から個別のプロセッサ／メモリ３６
へのアドレス及び出力信号バス１２１は、個別プロセッ
サ／メモリとバス励振器を通る垂直な回線のアレイであ
る。プロセッサ／メモリからＣＩＵ１８０への出力回線
も、同様に、本質的には垂直な回線である。１個のプロ
セッサ／メモリの展開図に示されるように、プロセッサ
／メモリ内の信号の流れは、本質的には、バス１２１に
対して直角になる。

【００７８】その結果、回線の交差は最小限になり、回
路配置が簡素化される。

【００７９】１個のプロセッサ／メモリ３６を超ＬＳＩ
設計内におさめるのに要するトランジスタの概数は、１
８００個であり、ＰＬＡ１５０，３２プロセッサ／メモ
リ及びバス励振器のトランジスタの数は約６０，０００
個である。タイミング発生器，径路指定回路系及びＣＩ
Ｕには約２４，０００個のトランジスタが必要である。
１個のシリコンチップ上に１００，０００以下のトラン
ジスタの集積回路を構成することは、現在の技術で充分
行なえることであり、約７mm×８mmの１個のシリコンチ
ップ上に集積回路３５の大量生産も、今日の技術で可能
と思われる。

【００８０】Ｃ．プロセッサ／メモリの説明 プロセッサ／メモリが、図９と図１０により詳細に開示
されている。図９に示されるように、プロセッサ／メモ
リは、ランダムアクセスメモリ（ＲＡＭ）２５０、演算
論理装置（ＡＬＵ）２８０及びフラグコントローラ２９
０から成る。ＡＬＵは、３送信源、即ちＲＡＭ内の２つ
のレジスタ及び１個のフラグ入力からのデータで動き、
２出力、即ちＲＡＭレジスタの１個に書き込まれる合計
出力及び、フラグコントローラ内のいくつかのレジスタ
と他のいくつかのプロセッサ／メモリにも利用出来るキ
ャリ出力とを発生する。ＡＬＵの動作は、読み出しサイ
クル及び条件つき書き込みサイクルで行なわれる。書き
込みサイクルの間に、特定の条件が満たされていればこ
れらの結果がＲＡＭ及びフラグレジスタに書き込まれ
る。ＡＬＵのタイミングは、合計及びキャリ出力の新し
く計算された値が書込サイクルの前に利用出来るように
する。このことによって、合計出力信号を書き込みサイ
クルの間にＲＡＭレジスタの１つに書きもどすことがで
き、キャリ出力が、１回の命令サイクルの間に同じチッ
プ上の多数のプロセッサ／メモリを通って伝播すること
が出来る。

【００８１】ＲＡＭ２５０ ＲＡＭ２５０は、各々が３２ビットの１２個のレジスタ
２５４の形に配置された動的読み／書きメモリＩＣ２５
２のアレイから成る。３２ビットの各々は列０から３２
において個別にアドレス指定することができる。レジス
タには０から１５まで番号が付けられ、アドレス回線が
１６のレジスタを呼び出させるように準備される。しか
し、レジスタ１２及び１３は使用されず、レジスタ１４
及び１５は、ＲＡＭ２５０内に記憶されない信号を出
す。０から１１までのレジスタは汎用レジスタである。
レジスタ１４及び１５は、特別の機能を持つ。レジスタ
１４の全てのビット位置はその時回線１２２上にあるビ
ットと同じ値を持ち、レジスタ１５のすべてのビット位
置はゼロになる。このように、レジスタ１５はデータシ
ンクとして働く。

【００８２】ＲＡＭ２５０への入力は、バス１５２，１
５４，１５６，１５８，ＡＬＵ２８０からの合計出力回
線２８５，ＣＩＵ１８０からのメッセージパケット入力
回線１２２、及び、フラグコントローラ２９０からの書
き込み許可回線２９８である。ＲＡＭ２５０からの出力
は、回線２５６，２５７である。回線２５６，２５７上
の信号は、ＲＡＭ２５０内の２つの異なるレジスタの同
じ列から得られ、そのレジスタの１つはレジスタＡと呼
ばれ、他はレジスタＢと呼ばれる。バス１５２，１５
４，１５６，１５８はこれらのレジスタとその中の列
を、マイクロコントローラ２０からの命令語に従ってア
ドレス指定する。

【００８３】実例をあげると、表III を参考にして、回
線Ｉ５−８はＰＬＡ１５０で復号され、レジスタＡを選
択又はアドレス指令するバス１２１の１６本の回線１５
２のうちの１本に高い信号を送り、回線Ｉ９−１２は復
号されてレジスタＢを選択する１６本の回線１５４のう
ちの１本に高い信号を送り、回線Ｉ１３−１７は復号さ
れて、ＲＡＭ２５０内の３２列のうちの１個を選択する
３２本の書き込み回線１５６のうちの１本又は３２本の
読み取り回線１５８のうちの１本のどちらかに高い信号
を送る。このようにして回線１５２−１５８が、１２×
３２ビットＲＡＭ内の２個のセルを特定し動作が読み出
しか書き込みかを特定する。

【００８４】ＲＡＭ２５０の詳細は、ＲＡＭ２５０の上
部左隅の４個のセルと関連する回路系とを描いている図
１０に示される。各セル２５２は、図示されるように接
続されている３個のパストランジスタ２６１，２６２，
２６３を含み、トランジスタ２６３内に情報の１ビット
を記憶する。データ１ビットは、読み出し選択回線の１
つ及びパストランジスタ２６２の１つの上の信号の制御
のもとに、トランジスタ２６３から読み出される。

【００８５】３２個のセル２５２の各レジスタ２５４
も、ビット回線２５５，リフレッシュ回路２６４及びプ
レチャージトランジスタ２７１を含む。加えて、回線１
２２は１組のパストランジスタ２７３，２７４に接続さ
れ、他の１組のパストランジスタ２７３，２７４には接
地接続がなされ、０−ビットの送信側となり、レジスタ
１５としてデータシンクとなる。１６個のパストランジ
スタ２７３はレジスタＡ選択２７５を構成し、各パスト
ランジスタは、ＡＮＤゲートとして機能し、それは１６
本の回線のうちの異なる１本によって使用可能になり、
ＲＡＭ２５０内の１６ものレジスタのうちの１個からレ
ジスタＡを選択する。同様に、１６個のパストランジス
タ２７４はレジスタＢセレクタ２７６を構成し、各トラ
ンジスタは、これら１６個のレジスタからレジスタＢを
選択する１６本の回線１５４の異なる１本に接続され
る。どのような時も、パストランジスタ２７３のうちの
１個のみ、そしてパストランジスタ２７４のうちの１個
のみが、レジスタＡ及びレジスタＢの出力を選択するた
めに導通している。

【００８６】各トランジスタ２７３の出力は一緒に接続
され、回線２５６上にレジスタＡ信号を出し、各トラン
ジスタ２７２の出力は一緒に接続され、回線２５７上に
レジスタＢ信号を送る。回線２５６上の信号が、双方向
ドライバ２５８によってＡＬＵ２８０への入力に送られ
る回線２５７上の信号は、ドライバ２５９によってＡＬ
Ｕ２８０への他の入力へ送られる。

【００８７】ＡＬＵの書き込みサイクルの間、合計出力
信号はレジスタＡに書きもどされる。好都合なことに、
この信号は、双方向ドライバ２５８，回線２５６及び信
号を導通しているパストランジスタ２７３を経てレジス
タＡのトランジスタ２６６へ送られる。

【００８８】ＲＡＭ２５０は４相クロック信号で動く
が、その信号のうちの２個は基本的クロック信号ＰＨＩ
１及びＰＨＩ２であり、他のＰＨＩ１_P 及びＰＨＩ２_P
はＰＨＩ１及びＰＨＩ２のプレカーソル（ｐｒｅ−ｃｕ
ｒｓｏｒｓ）である。クロック信号ＰＨＩ１_P 及びＰＨ
Ｉ２_P はプレチャージ回線２７２に与えらえれ、クロッ
クサイクルＰＨＩ１の間の各読み出し動作及びクロック
サイクルＰＨＩ２の間の各書き込み動作の前にビット回
線２５５をプレチャージする。クロックサイクルＰＨＩ
１_P 及びＰＨＩ２_P の間、プレチャージ回線２７２の信
号は高く、プレチャージトランジスタ２７１を導通さ
せ、正電圧源Ｖ_DD及び各ビット回線との間の接続を行な
う。クロックサイクルＰＨＩ１_P の間に、この接続によ
って各ビット回線２５５を、高い信号又は１−ビットに
充電する。

【００８９】クロックサイクルＰＨＩ１の間、前回の書
き込みサイクルの間にパストランジスタ２６３に記憶さ
れた信号が反転された形でＲＡＭ２５０の各レジスタの
ビット回線２５５で読み出される。記憶された信号が高
い信号又は１−ビットであると、パストランジスタ２６
３は導通され、接地径路を形成する。その結果、読み出
し選択回線１５８上にパストランジスタ２６２への高い
信号が与えられると、接地点への径路が出来て、それが
ビット回線２５５を低いものにする。従って、前回の書
き込みサイクルの間にトランジスタ２６３に書き込まれ
た１−ビットは０−ビットに変換される。逆に０−ビッ
トがトランジスタ２６３に書き込まれていると、接地径
路が出来ないため、ビット回線２５５は高いままにな
る。その結果、トランジスタ２６３上に書き込まれたビ
ットは、再び反転され、この場合は１−ビットになる。
反転されたビットは、次のクロックサイクルであるリフ
レッシュサイクルの間に、再反転される。

【００９０】クロックサイクルＰＨＩ１の間、読み出し
回線２８６上の信号も高く、各トランジスタ２６５を導
通させる。その結果、各ビット回線２５５上の信号は、
リフレッシュ回路２６４内のトランジスタ２６６に書き
込まれる。同時に、レジスタＡセレクタのトランジスタ
２７３によって選択されたビット回線上の信号、及び、
レジスタＢセレクタのトランジスタ２７４によって選択
されたビット回線上の信号とは、ドライバ２５８，２５
９に送られる。これらのドライバが、回線２９８上の書
き込み使用可能信号によって使用可能になると、レジス
タＡ及びレジスタＢ信号はそれぞれ、出力回線２５６及
び２５７上のＡＬＵ２８０に送られる。

【００９１】クロックサイクルＰＨＩ２_P の間、プレチ
ャージ回線２７２及びリフレッシュ／書き込み回線２６
９は高く、各トランジスタ２６７及び２７１を導通させ
る。クロックサイクルＰＨＩ１の間にトランジスタ２６
６上に１−ビットが書き込まれると、そのトランジスタ
も導通され、ビット回線２５５を低くする接地径路が形
成される。その結果、クロックサイクルＰＨＩ１の間に
トランジスタ２６６上に書き込まれた１−ビットは、０
−ビットに変換される。逆に、０−ビットがトランジス
タ２６６に書き込まれていたとすると、リフレッシュ回
路２６４には接地径路がなく、ビット回線２５５は、正
電圧Ｖ_DDとビット回線２５５間に導電径路を作るプレチ
ャージトランジスタ２７１によって高くされる。その結
果、トランジスタ２６６に書き込まれた０−ビットは１
−ビットに反転される。

【００９２】クロックサイクルＰＨＩ２の間、各ビット
回線上の信号は、書き込み選択回線１５６の１本によっ
て選択された列内のセルの各トランジスタ２６３に書き
込まれる。特に、書き込み選択回線１５６の１本に高い
信号が加えられると、それが加えられたトランジスタ２
６１は導通され、ビット回線２５５とトランジスタ２６
３との間に径路が出来て、各ビット回線上の信号がトラ
ンジスタ２６３上に書き込まれる。この信号はクロック
サイクルＰＨＩ１の間にトランジスタ２６３から読み出
された時に一度、又、クロックサイクルＰＨＩ２_P の間
にトランジスタ２６６から読み出された時に一度、反転
されているので、トランジスタ２６３へ書きもどされた
信号は、最初に読み出された信号と同じであり、トラン
ジスタはリフレッシュされる。

【００９３】しかし、レジスタＡ出力を作るビット回線
２５５の場合は、クロックサイクルＰＨＩ２の間にトラ
ンジスタ２６３に書き込まれた信号は、ＡＬＵ２８０の
合計出力であり、トランジスタ２６３から最初に読み出
された信号ではない。合計出力信号は、クロックサイク
ルＰＨＩ２_P の間に、回線２８５上の双方向ドライバ２
５８に使えるようになる。この信号が低いと、ドライバ
２５８は、クロックサイクルＰＨＩ１の間にトランジス
タ２６６上に記憶された信号の状態に関係なく、レジス
タＡ内のトランジスタ２６６上に０−ビットを書き込
む。同様に、合計出力信号が高いと、ドライバ２５８
が、クロックサイクルＰＨＩ２_P の間にトランジスタ２
６６上に記憶された信号に関係なく、トランジスタ２６
６上に１−ビットを書き込む正電圧源Ｖ_DDに径路を作
る。ここでも、トランジスタ２６６上の１−ビットがビ
ット回線２５５を低くし、０−ビットが回線２５５を高
くする。その結果、クロックサイクルＰＨＩ２の間、レ
ジスタＡのビット回線２５５の状態は合計出力信号の逆
であり、あのレジスタのセルのトランジスタ２６３上に
書き込まれた信号になる。

【００９４】フラグコントローラ２９０ 図９に示すように、フラグコントローラ２９０は、８個
の１−ビットＤ−タイプフリップ−フロップ２９２，１
６から２を取り出すセレクタ２９４及びいくつかの論理
ゲートのアレイである。フリップ−フロップ２９２への
入力は、ＡＬＵ２８０からキャリ出力信号、セレクタ２
９４からの回線２９８上の書き込み使用可能信号、及び
ＰＬＡ１５０からのバス１７２の８本の回線である。回
線１７２はアドレス回線であり、その各々はフリップ−
フロップ２９２の他の１つに接続され、フラグビットが
書き込まれるフリップ−フロップを選択する。実例をあ
げると、フリップ−フロップはそのフリップ−フロップ
に接続されている回線上の高い信号によって選択され、
低い信号は、他の７個のフリップ−フロップに接続され
た他の７本の回線上におかれる。フリップ−フロップ２
９２の出力は、セレクタ２９４に加えられる。これらの
フリップ−フロップのうちの１つ、グローバルフリップ
−フロップの出力は、パストランジスタ１２４′によっ
てグローバル出力信号回線１２４に加えられ、他のフリ
ップ−フロップ、ＣomＥフリップ−フロップの出力は、
ＮＡＮＤゲート２９３に加えられ、ＮＡＮＤゲートの出
力は、パストランジスタ１２３′によってメッセージパ
ケット出力信号回線１２３に送られる。

【００９５】セレクタ２９４への入力は１６のフラグ信
号回線２９５にもなり、そのうち８本はフリップ−フロ
ップ２９２からのもので、バス１７４，１７６の各々か
ら１６本の回線が来る。回線１７４，１７６はアドレス
回線であり、出力又はそれより先の処理のためのフラグ
シグナル回線の１つを選択する。セレクタ２９４は回線
２９６及び２９７の出力を与え、それらの回線は、それ
ぞれアドレス回線１７４及び１７６によって選択された
フラグのどちらかになる。回線２９６上のフラグはフラ
グアウト信号である。回線２９７上のフラグは、排他的
ＯＲゲート２９９によってＰＬＡ１５０からの回線１７
８上の信号と比較され、書き込み使用可能信号を回線２
９８上に作り出す。

【００９６】セレクタ２９４は、ＲＡＭ２５０内のアレ
イ２７５，２７６に似た、各々１６のパストランジスタ
の２本のアレイによって助けられる。１６本の回線１７
４の各々が最初のアレイの１個のパストランジスタを制
御し、１６本の回線１７６の各々は、２番目のアレイの
１個のパストランジスタを制御する。パストランジスタ
の各々は、回線１７４，１７６上の適切な信号によって
使用可能にされるＡＮＤゲートを構成する。個別のフラ
グ入力は、各アレイに１個ずつ、２個の異なるパストラ
ンジスタに送られる。回線２９６上のＦＬＡＧ ＯＵＴ
信号は、最初のアレイの１６個のパストランジスタの出
力の単なる論理ＯＲである。回線２９８上の書き込み使
用可能信号は、２番目のアレイの１６個のパストランジ
スタの出力の論理ＯＲを回線１７８上の信号と比較する
ことによってえられる。

【００９７】フラグの名称、アドレス及び機能を表IVに
示す。

【００９８】

【表ＩＶ】

【００９９】８個のフラグレジスタ２９２（アドレス０
−７）には、ＡＬＵ２８０のキャリ出力回線からのデー
タを書き込んでもよい。これらの値は、プロセッサ／メ
モリの内部動作に用いてもよい。フラググローバス及び
ＣomＥは、特別な機能を持っている。チップ上の全ての
プロセッサ／メモリ３６からのグローバルフラグの出力
は、一緒に反転及びＯＲされ、バス１２４に加えられ、
チップ上のグローバルピン（表III 参照）に供給され
る。３２，７６８個のチップアレイ内の全てのグローバ
ルピンの出力は、ともにＯＲされ、回線２６に加えら
れ、マイクロコントローラ２０に供給される。ＣomＥフ
ラグはＡＬＵ２８０のキャリ出力を、ＣＩＵ１８０への
メッセージパケット出力信号回線１２３へ送る。チップ
上の数個のプロセッサ／メモリが同時に回線１２３に出
力を与えると、径路指定回路２００への回線１９６上の
ＣＩＵ１８０の出力が、その時に回線１２３に出力を与
えている全てのプロセッサ／メモリのキャリ出力の論理
和になる。

【０１００】北，東，南及び西フラグは、北，東，南及
び西の最も近い隣接プロセッサ／メモリのキャリ出力回
線からのプロセッサ／メモリへの入力となる。同様に、
デイジーフラグは、デイジーチェーンで隣にあるプロセ
ッサ／メモリのキャリ出力回線からの入力である。通信
インタフェース装置（ＣＩＵ）１８０からのメッセージ
は、メッセージパケット入力信号回線１２２により、フ
ラグコントローラ２９０とＲＡＭ２５０への入力に送ら
れる。プロセッサ／メモリからのメッセージは、メッセ
ージパケット出力信号回線１２３上のＣＩＵ１８０に与
えられる。ゼロフラグは常にゼロ出力を提供する。

【０１０１】前述のように、プロセッサの動作には読み
出しサイクル及び書き込みサイクルが含まれる。読み出
しサイクルの間に、チップのピンＩ１８−２１上の信号
が読み出されるフラグのアドレスを特定する。これらの
信号はＰＬＡ１６０によって復号化され、１６本回線バ
ス１７４上のセレクタ２９４に送られる。書き込みサイ
クルの間に、チップのピンＩ１８−２１上の信号が、キ
ャリ出力が読み出されようとしているフラグレジスタ２
９２のアドレスを特定する。ピンＩ１８−２１上の信号
は、読み出し及び書き込みサイクルの間を変化すること
もあり、送信側と行き先フラグが違うことがある。

【０１０２】チップ上の全てのプロセッサ／メモリがア
ドレス及び出力信号バス１２１に並列に接続されている
ので、全てのプロセッサ／メモリはピンＩ０−２７から
同じ命令を受ける。しかし、各命令の実行は、コントロ
ーラ２９０のフラグの１個の状態によって条件付けされ
る。チップのピンＩ２２−２５上の信号は、実行が条件
付けされているフラグのアドレスを特定し、ピンＩ２６
上の信号が、テストがゼロのためであるか、それとも１
のためであるかどうかを特定する。これらのアドレス信
号はＰＬＡ１５０で復号化され、１６本回線バス１７６
上の１６から２とるセレクタ２９４へ送られる。ピンＩ
２６上の信号は、回線１７８上のＸＯＲゲート２９９に
送られる。ＸＯＲゲート２９９は、回線１７８上の信号
をバス１７６１６本回線の１本上の信号によって特定さ
れたアドレスのフラグと比較される。２つの信号が同じ
ものであると、書き込み使用可能信号が、書き込みサイ
クルの間に回線２９８上に発生され、これにより、読み
出しサイクルの間に決定された合計とキャリ出力とが、
ＲＡＭレジスタＡ及びバス１７２上の信号によって特定
されたフラグレジスタ２９２内に書き込まれる。

【０１０３】ＡＬＵ２８０ ＡＬＵ２８０は、８から１をとる復号器２８２，合計出
力セレクタ２８４及びキャリ出力セレクタ２８６を含
む。

【０１０４】ＡＬＵ２８０は、一時に３個のビット上で
動作する。そのうちの２個はＲＡＭ２５０内のレジスタ
ＡとＢからの回線２５６，２５７上に、１個はフラグコ
ントローラ２９０からの回線２９６上にある。ＡＬＵ
は、２個の出力を持ち、それらはＲＡＭ２５０のレジス
タ内に書き込まれる回線２８５上の合計、及び、フラグ
レジスタ２９２に書き込まれ、このプロセッサ／メモリ
が接続されている他のプロセッサ／メモリ３６の北，
東，南，西及びデイジーチェーンに加えられる回線２８
７上のキャリとである。レジスタＡをアドレスするピン
Ｉ５−８上の信号は、読み出しと書き込みの間で変化す
ることもあり、読み出しサイクルの間に特定されたレジ
スタＡは、書き込みサイクルの間に特定されたものとは
異なることもある。

【０１０５】ＡＬＵは、５種の基本動作ＡＤＤ，ＯＲ，
ＡＮＤ，ＭＯＶＥ及びＳＷＡＰの変形の全てである３２
個の機能の合計及びキャリ出力を発生することが出来
る。特定の機能が、ピンＩ０，Ｉ１及びＩ２（表III ）
上の信号によって選択される。基本動作は、命令語中の
適当なビットを決めることによってＡＬＵへの３つの入
力のいずれかを選択的に補数化することによって修正さ
れる。これらのビットは、ピンＩ２−１４上のチップに
用いる。基本動作、チップ入力及び合計とキャリ出力の
要約を表Ｖに示す。

【０１０６】

【表Ｖ】

【０１０７】ここで、Ａ，ＢとＦはそれぞれ、レジスタ
Ａ，レジスタＢ及びフラグコントローラからの出力であ
り、Ｖは包含的（ｉｎｃｌｕｓｉｖｅ）ＯＲ動作、＋は
排他的ＯＲ動作、出力の組の間に記号がないものはＡＮ
Ｄ動作を表わす。上記の表に示されるように、Ｉ２ビッ
トは、ＭＯＶＥとＳＷＡＰ動作の区別をするために用い
られる。ＭＯＶＥ機能の合計出力とＳＷＡＰ機能の両出
力は、Ａ入力からは独立しており、結果として、レジス
タＡからの入力の反転は、これらの動作にとって意味が
ない。ＭＯＶＥ機能のキャリ出力に対してレジスタＡの
内容は反転されない。

【０１０８】単一のチップ上の３２個のプロセッサ／メ
モリ内にこの能力を持たせるために、ＰＬＡ１５０は、
ＡＬＵへの入力の全ての可能な組合わせに対してピンＩ
０からＩ４までの異なる命令の各々のための合計及びキ
ャリ出力テーブルを発生するようプログラムされてい
る。ＡＬＵは、ＡＬＵに加えられた入力の実際の組合わ
せに対して、適切な合計出力及びキャリ出力を選択する
だけである。ＡＬＵ２８０には、３本しか入力がないの
で、これらの入力上の信号の可能な組合わせは８組しか
ない。即ち、０００，００１，０１０，０１１，１０
０，１０１，１１０，１１１である。これら８組の組合
わせに対して、ＰＬＡ１５０は、表Ｖ中の式で特定され
ているように合計出力及びキャリ出力を発生する。従っ
て、ピンＩ０−Ｉ４上の命令によって特定された３２個
の命令の各々に対して、ＰＬＡ１５０は、バス１６２の
８本の回線上に可能な合計出力とバス１６４の８本の回
線上に可能なキャリ出力信号と発生する。これら２組の
信号は、それぞれ、チップ上の各ＡＬＵの合計出力セレ
クタ２８４及びキャリ出力セレクタ２８６にあたえられ
る。

【０１０９】図９に示すように、これらのセレクタの各
々はパストランジスタのアレイであり、パストランジス
タの各々は、復号器２８２の出力上の適切な信号によっ
て使用可能（ｅｎａｂｌｅ）になるＡＮＤゲートを構成
する。これらの出力のそれぞれは、出力回線に隣接する
桁の数字によって表示されるようにその入力で受けた信
号の８組の可能な組合わせの一つに相当する。それ故、
回線２８５上の合計出力及び回線２８７上のキャリ出力
とは、２個の信号となり、１個は回線１６２の１本上に
あり、他の１個は回線１６４上にあり、復号器２７２へ
の入力の特定の組合わせのために表Ｖの式で定義された
出力である。

【０１１０】例えば、ＡＮＤ機能を考えてみると、表Ｖ
に特定されているように、この機能のための合計出力と
キャリ出力は、復号器２８２への少なくとも１個の出力
が０−ビットの時は０−ビットであり、出力は、復号器
２８２への入力全てが１−ビットの時のみ１−ビットに
なる。復号器２８２への入力の８組の可能な組合わせの
うちの１組のみが全て１−ビットなので、８本の回線１
６２のうちの１本のみ、そしてＰＬＡ１５０からＡＬＵ
２８０への８本の回線のうちの１本のみが、ＡＮＤ機能
がピンＩ０上の１−ビット及びＩ１上の０−ビットによ
って特定された時に１−ビットを出す。従って、セレク
タ２８４及び２８６内のゲートによって送られる信号
は、復号器２８２への全ての入力が１−ビットの時以外
は０−ビットである。

【０１１１】ピンＩ０−１４上に特定された３２個の機
能のための回線１６２及び１６４上の出力回線の完全な
表が表VIに示される。

【０１１２】

【表ＶＩ】

【０１１３】これらの３２機能、及びＲＡＭレジスタ１
５とフラグコントローラ双方のゼロのソースは、下記の
動作の全てを実行することが出来る。

【０１１４】整列したフィールドの加算または減算、定
数の加算又は減算、フラグレジスタ及び／またはレジス
タＡへの出力を持つ２つのレジスタのブール（または論
理）機能の計算、フラグレジスタ及び／またはレジスタ
Ａへの出力を持つレジスタＡ及びフラグのブール機能の
計算、１つのＲＡＭレジスタから他へ、レジスタからフ
ラグレジスタへ、または、フラグレジスタからＲＡＭレ
ジスタへの移動、レジスタの桁移動または置換、整列し
たフィールドを比較して１つが他と等しいか、他より大
きいか、あるいはまた、小さいかということの決定、フ
ィールを定数と比較して一方が他と等しいか、他より大
きいか、または小さいかということの決定、均等性を求
めるため、一時に２ビットの定数を持つ欄の比較。

【０１１５】例えば、レジスタＡ及びＢの内容を加算す
るためには、レジスタＡ及びＢを識別するピンＩ５−Ｉ
８，Ｉ９−Ｉ１２上の信号、及び、ＡＤＤ命令が実行さ
れるレジスタ内の列を識別するピンＩ１３−Ｉ１７上の
信号とともに、ＡＤＤ命令０００００を、チップパッケ
ージ１００のピンＩ０−Ｉ４へ３２回与える。その上、
ピンＩ１８−Ｉ２１上の信号は、各ＡＤＤ動作への第３
の入力とキャリ出力が書き込まれるフラグレジスタを構
成するフラグを識別する。ピンＩ２２−Ｉ２５上の信号
は書き込み段階が条件付けられようとするフラグを特定
し、ピンＩ２６上の信号が、テストの条件を特定する。
３２個の命令の実行過程を通じて、ＡＤＤ命令及びレジ
スタＡ及びＢの識別が一定なので、ピンＩ０からＩ１２
上の信号は同じままである。ピンＩ１３−Ｉ１７上の信
号によって示される列数は、ＡＤＤ命令が実行される度
に１つずつ増加し、レジスタＡ及びＢ内の異なる組のビ
ットを呼び出す。ＡＤＤ命令を最初に実行するには、読
み出しサイクルの間にピンＩ１８−Ｉ２１上の信号は１
１１１となり、ゼロフラグをアドレス指定し、それによ
ってキャリ入力をゼロで初期値を設定する。ＡＤＤ動作
の残りの３２回の実行の最初の書き込みサイクル及び読
み出し書き込みサイクルのために、ピンＩ１８−Ｉ２１
上の信号が、フラグレジスタ２９２のうちの１つをアド
レス指定し、キャリ出力がそこに記憶され、そこから読
み出されるようにする。回線２８５上の合計出力は、レ
ジスタＡ内に書きもどされる。

【０１１６】減算は、減数であるレジスタ入力の補数化
を伴うＡＤＤ命令によって実行される。乗算及び除算
は、種々な加算及び減算算法を用いて実行することがで
きる。

【０１１７】ブール機能は、同じような方式で、一度に
１列ずつ実行される。ＡＮＤ及びＯＲ機能の場合は、結
果は合計出力を経てレジスタＡに与えられる。結果は、
キャリ出力を経てフラグレジスタにも与えてもよい。排
他的ＯＲ（ＸＯＲ）機能は、フラグがＡおよびＢ入力の
いずれかの組が同じではないかどうかを記録するために
用いられるＭＯＶＥ機能のキャリ出力によって与えられ
る。ＮＡＮＤ及びＮＯＲ機能は、全ての入力が補数化さ
れた時、それぞれ、ＯＲ機能及びＡＮＤ機能から、周知
の論理式に従って与えられる。レジスタ転送動作も、一
度に１例ずつ、レジスタＢと指示されたレジスタの内容
を、レジスタＡと指示されたレジスタへ転送するＭＯＶ
Ｅ機能を用いて、同様に行なわれる。

【０１１８】データ桁移動動作は、ＳＷＡＰ機能及びフ
ラグレジスタを用いて行なわれる。桁移動されるデータ
の各ビットは、先ず、レジスタＢと指示されたＲＡＭレ
ジスタ内のその列から読み出され、指示されたフラグレ
ジスタに記憶される。次のＳＷＡＰ命令の実行に際し
て、フラグレジスタ内のデータビットは、ＲＡＭレジス
タ内の隣接する列内に書き込まれ、ＲＡＭレジスタＢ内
のその列中のデータビットは、フラグレジスタに書き込
まれる。桁移動の方向は、ＲＡＭレジスタＢ内のデータ
が最も有意性の少ないビットから最も有意性のあるビッ
トへ、あるいはその逆にアドレス指定されたかどうかに
よって決まる。

【０１１９】ＳＷＡＰ機能は、レジスタＢからキャリ出
力回線へデータを与え、北，東，南，西またはデイジー
チェーンのいずれかからレジスタＢへデータを書き込む
ことによって、データが１つのプロセッサから他へ送ら
れるようにもする。

【０１２０】比較演算の実現のための算法は、この技術
に通じた人々にとっては前述の説明で明らかであろう。
例えば、２ビット間の違いは、それらを合計しキャリを
無視することによって識別出来る。その場合の合計が０
−ビットならば、違いはない。１−ビットであれば、違
いがある。プロセッサ／メモリによる異なる命令の各々
を実行することからくるキャリ出力は、チップ上の最も
近い隣接プロセッサ／メモリの北，東，南及び西入力へ
の回線２８７上で使用可能である。これはデイジーチェ
ーン内の次のプロセッサ／メモリのデイジー入力にも使
用出来る。これら隣接するプロセッサ／メモリへの入力
を経て、キャリ出力は、チップ上の他の離れているプロ
セッサ／メモリにも使用可能にさせることも出来る。

【０１２１】ＮＡＮＤゲート２９３が動作可能になる
と、キャリ出力は、通信インタフェース装置１８０及び
径路指定回路２００へのメッセージパケット出力信号回
線１２３へも使用出来るようになる。この手段によりキ
ャリ出力はメッセージパケット内で、アレイ３０中の他
のどのプロセッサ／メモリにも送達される。

【０１２２】ＰＬＡ１６０，ＲＡＭ２５０，ＡＬＵ２８
０及びフラグコントローラ２９０についての前述の説明
から、ここに説明されたコンピュータシステムの並行処
理能力を利用したあらゆる種類のコンピュータプログラ
ムを案出することが可能であろう。これらの処理動作
は、通常は、処理されているデータに適するよう選んだ
基本的クロックサイクルＰＨＩ１の持続時間を持つ処理
サイクルで実行される。アレイ３０の異なるプロセッサ
／メモリ３６内の相互作用を改善するには、個々のプロ
セッサ／メモリが径路指定回路２００を通じて互いに通
信することも出来る。このような径路指定について討議
する前回路に、ＣＩＵ１８０及び径路指定回路２００の
動作の理解が望ましい。

【０１２３】Ｄ．通信インタフェース装置の説明 図８及び図１１に示すように、ＣＩＵ１８０は否定回路
１８１，ラッチ１８２，タップされたシフトレジスタ１
８４，第１及び第２セレクタ１８６，１８８，及び第１
と第２パリティ論理回路１９０，１９２を含み、これら
の要素の各々は、各図中に同じ番号で識別されている。
図１１に示すように、ラッチ１８２は第１と第２のＤ−
型フリップ−フロップ３１２，３１４を備え、シフトレ
ジスタ１８４は７３ビットのシフトレジスタで、入力端
子、出力端子、及び入力端子に続く１６番と１７番のシ
フト位置の間に備えられた出力タップを持つ。第１のセ
レクタ１８６は、５個のゲート３２０，３２２，３２
４，３２６，３２８及びＮＯＲゲート３３０を含む。そ
して第１のパリティ論理１９０は、第１と第２のＤ−型
フリップ−フロップ３３２，３３４、及びＮＯＲゲート
３３６，３３８から成る。これらの要素は、チップ上の
プロセッサ／メモリからの回線１２３上のメッセージパ
ケットを受け取り、それらを、下記のいくつかのタイミ
ング及びデータ処理動作の後に径路指定回路２００に送
信する。第２のセレクタ１８８は、否定回路３４０、４
個のＡＮＤゲート３４２，３４４，３４６，３４８及び
ＮＯＲゲート３５２を含む。そして、第２のパリティ論
理は、Ｄ−型フリップ−フロップ３５６及びＮＯＲゲー
ト３５８を含む。これらの要素は、径路指定回路２００
からメッセージパケットのビットを受け取り、同様に下
記に述べるいくつかのタイミング及びデータ処理動作の
後で、チップ上のプロセッサ／メモリのうちの１つに伝
送する。

【０１２４】メッセージパケットが径路指定回路２００
に伝送される時は、ＣＩＵ１８０では、径路指定サイク
ル中の指示された時点でプロセッサ／メモリから下記の
情報を、否定回路１８１への入力で受け取る用意があ
る。

【０１２５】クロックサイクル 情 報 ５３ メッセージパケットが送られてくるＩＣの絶対アド レスのためのパリティビット ５４ メッセージパケットが次のサイクルへ送信される場 合、１−ビット ５５−８６ つぎのサイクルへ送信されるメッセージパケットの データ ８７ メッセージパケットのためのパリティビット ０−１４ メッセージパケットが送信されるＩＣアドレス １５−１９ メッセージパケットが伝送されるＩＣ中のプロセッ サ／メモリのアドレス ２０−２３ メッセージパケットが伝送されるＩＣのプロセッサ ／メモリ内のレジスタのアドレス これらの信号の全ては、シフトレジスタ１８４に与えら
れ、レジスタからセレクタ１８６へシフトされる。しか
し、これらの信号のあるものは、ラッチ１８２，セレク
タ１８６及びパリティ論理１９０にも与えられる。

【０１２６】径路指定回路２００は、メッセージパケッ
トが送られる径路指定サイクルの最初のクロックサイク
ルで始まる回線１９４上の低い信号を受け取ることにな
っている。径路指定回路２００は、指定された基本クロ
ックサイクルで回線１９６上に下記の情報も受け取るこ
とになっている。

【０１２７】クロックサイクル 情 報 ０−１４ メッセージパケットがあるとき、メッセージパケッ トの転送先のＩＣアドレス １５ 送信すべきメッセージパケットがあるとき、１−ビ ット １６−３０ メッセージパケットが送信されるべきＩＣアドレス の複製 ３１−３５ メッセージパケットが送信されるべきＩＣ中のプロ セッサ／メモリのアドレス ３６−３９ メッセージパケットが送信されるべきＩＣプロセッ サ／メモリ内のレジスタのアドレス ４０−７１ メッセージパケットのデータ ７２ パリティビット このメッセージパケットの様式は図５に描かれている。
回線割り当て装置２０５によって導入される１５クロッ
クサイクルにもなる時間の遅れのために、メッセージパ
ケットが完全に処理され、１個又はそれ以上の径路指定
回路によって伝達されるには、少なくとも合計８８クロ
ックサイクルを要する。従って、径路指定サイクルの長
さは、図１２に示すように８８本の基本クロックサイク
ルになる。

【０１２８】ＣＩＵ１８０から径路指定回路２００への
信号の流れを制御するには、タイミング発生器１４０
が、図１２に示すタイミング信号を発生する。回線１２
３上にＣＩＵ１８０が受け取ったメッセージパケットは
図１２の上部近くの２本の線内に描かれている。メッセ
ージパケットに関連するＣＩＵ１８０で受け取られた最
初のビットは、クロックサイクル５３で受け取られたパ
リティビットである。このパリティビットは、信号Ｔ
_{OCIU-PARITY-in}が、クロックサイクル５３の間に、フリ
ップ−フロップ３３２のセット端子に与えられた時に、
このフリップ−フロップ内にセットされる。このビット
は、絶対値で表された送信側ＩＣのアドレスのパリティ
である。フリップ−フロップ３３４及びＸＯＲゲート３
３６は、クロックサイクル１５での様式ビットで始ま
り、クロックサイクル７２のメッセージの終りまで続く
メッセージパケットのパリティを計算する。このパリテ
ィビット及びフリップ−フロップ３３２内に記憶された
ビットは、それからＸＯＲゲート３３８によって比較さ
れ、その結果のビットはセレクタ１８６へ送られ、そこ
で反転され径路指定回路２００に送り出される。

【０１２９】パリティビットは、メッセージパケットが
その行き先に径路指定されるにつれて相対アドレス中に
出来る変化を償うためにこの方式で計算される。メッセ
ージパケットの相対アドレスは、メッセージパケット
が、信号回線１２３へプロセッサ／メモリから読み出さ
れる時に計算される。そして、この相対アドレスのコピ
ー１個を含めてメッセージパケット用のパリティビット
は、フリップ−フロップ３３４及びＸＯＲゲート３３６
によって計算される。相対アドレスが、１−ビットを奇
数個持っていると、このメッセージパケット用のパリテ
ィビットは、メッセージパケットがその行き先で受け取
られた時に間違っている。これを補正するために、もし
送信側のＩＣアドレスのためのパリティビットが１−ビ
ットならば、ＣＩＵ１８０がＸＯＲゲート内の計算され
たパリティビットを変える。行き先では、ＣＩＵ１８０
が、受け取ったメッセージパケットのパリティビットを
再度計算し、メッセージパケットで受け取ったパリティ
ビットが１−ビットならば、それを変える。最後に、結
果として出たパリティは、行き先ＩＣのアドレスとパリ
ティビットと比較される。これら２個のビットが同じな
らば、パリティエラーはなかったことが分かるはずであ
る。

【０１３０】クロックサイクル５４の間に、メッセージ
パケットを次の径路指定サイクルに送信しなければなら
ない時は、ＣＩＵ１８０に１−ビット与えられる。この
ビットは、否定回路１８１によって反転させられ、信号
Ｔ_OCIU-MP-inが、クロックサイクル５４の間にこのフリ
ップ−フロップのセット端子に伝えられた時に、フリッ
プ−フロップ３１２内にセットされる。その結果、メッ
セージパケットが送信されなければならないと、フリッ
プ−フロップ３１２のＱ出力端子は、クロックサイクル
５４につれて低くなる。クロックサイクル５５から８６
の間に、メッセージデータは、シフトレジスタ１８４の
入力端子に入れられ、それを通ってシフトされる。レジ
スタは７３ビットの長さなので、メッセージデータは、
次の径路指定サイクルのクロックサイクル４０の間にシ
フトレジスタの出力に現われはじめる。クロックサイク
ル８７の間、フリップ−フロップ３１２のＱ端子の出力
信号は、信号Ｔ_LASTがフリップ−フロップ３１４のセッ
ト端子に入った時に、フリップ−フロップ３１４内にセ
ットされる。その結果、メッセージが送られる時は、径
路指定サイクルの始まる前から、Ｑ端子には低い信号
が、そして、フリップ−フロップ３１４のＱ端子には高
い信号が存在する。図１１に示すように、フリップ−フ
ロップ３１４のＱ端子は、ＡＮＤゲート３２８への１つ
の入力に接続され、Ｑ端子は回線１９４に接続される。
従って、もしメッセージが送られるとすると、回線１９
４上の信号は図１２に示すようになる。

【０１３１】クロックサイクル０−１４の間、メッセー
ジパケットの行き先のＩＣアドレスが、シフトレジスタ
１８４及びＡＮＤゲート３２６への回線１２３に送られ
る。これらのクロックサイクルの間、ＡＮＤゲート３２
６は信号Ｔ_OCIU-Addによって動作可能になり、そのため
ＩＣアドレスは、ＮＯＲゲート３３０を通って径路指定
回路２００への回線１９６へ送られる。クロックサイク
ル１５の間に、ＡＮＤゲート３２８は信号Ｔ
_OCIU-MP-out'によって使用可能になり、フリップ−フロ
ップ３１４のＱ端子からＮＯＲゲート３３０及び回線１
９６へ信号を送る。メッセージを送ろうとすると、Ｑ端
子の信号は低い信号であるがそれがＮＯＲゲート３３０
によって反転され、メッセージパケットの様式ビットの
ための高い信号を発生する。

【０１３２】クロックサイクル１５−１９の間では、行
き先ＩＣ内の特定のプロセッサ／メモリのアドレスがＣ
ＩＵ１８０に送られ、シフトレジスタ１８４にシフトさ
れ、クロックサイクル２０−２３の間に、行き先プロセ
ッサ／メモリ内のレジスタのアドレスが、シフトレジス
タにシフトされる。

【０１３３】クロックサイクル１６−３９の間に、ＡＮ
Ｄゲート３２２が、信号Ｔ_OCIU-TAPによって動作可能に
なる。これらのクロックサイクルの間、行き先ＩＣアド
レスの１５ビット、プロセッサ／メモリアドレスの５ビ
ット及びレジスタアドレスの４ビットが、１６番目と１
７番目のシフト位置の間に連続して現われ、ＡＮＤゲー
ト３２２及びＮＯＲゲート３３０によって回線１９６へ
送られる。

【０１３４】クロックサイクル４０−７１の間では、前
回の径路指定サイクルの間にシフトレジスタ１８４内に
挿入されたメッセージデータが、シフトレジスタの出力
端子から現われはじめる。これらのクロックサイクルの
間、ＡＮＤゲート３２４は信号Ｔ_OCIU-DATA によって動
作可能になり、メッセージデータはＮＯＲゲート３３０
を通って径路指定回路２００への回線１９６へ送られ
る。ゲート３２４は、他のどのクロックサイクルの間に
も動作可能（ｅｎａｂｌｅ）にされないので、前回のサ
イクルのクロックサイクルの５５−８６の他の時にシフ
トレジスタ１８４に送られたデータは、いずれも否定さ
れる。

【０１３５】最後に、クロックサイクル７２の間は、Ａ
ＮＤゲート３２０が信号Ｔ_OCIU-PARITY によって動作可
能になり、パリティビットはＮＯＲゲート３３０を通っ
て径路指定回路２００への回線１９６へ送られる。結果
として、径路指定サイクルの間の回線１９６上の信号は
図１２に示すようになる。

【０１３６】メッセージパケットが径路指定回路２００
から受け取られると、回線１９７上の信号はクロックサ
イクル４５間に低くなり、次の径路指定サイクルが始ま
るまで低いままでいる。加えて、ＣＩＵ１８０は、表示
された基本クロックサイクルで回線１９８上の径路指定
回路２００から下記の情報を受け取ることになる。

【０１３７】クロックサイクル 情 報 ４６−５０ 入ってくるメッセージパケットが送られて行くプロ セッサ／メモリのアドレス ５１−５４ 入ってくるメッセージパケットが送られて行くプロ セッサ／メモリ内のレジスタのアドレス ５５−８６ 入ってくるメッセージパケットのデータ ８７ メッセージパケット用のパリティビット 回線１９９上の信号は径路指定サイクルの終りに低くな
り、回線１９４上の信号が代わるまで低いままでいる。

【０１３８】入ってくるメッセージパケットがＣＩＵ１
８０で受け取られている時に、ＣＩＵは表示されている
基本クロックサイクルでメッセージデータ入力信号回線
１２２へ下記の信号を送る。

【０１３９】クロックサイクル 情 報 ０−４４ ＣＩＵ１８０からのメッセージパケットが径路指定 回路２００によって受け取られ送り出される場合の １−ビット ４５ 入ってくるメッセージパケットが送られて行くプロ セッサ／メモリへ送達される場合の１−ビット ４６−５０ 入ってくるメッセージパケットが送られて行くプロ セッサ／メモリのアドレス ５１−５４ 入ってくるメッセージパケットが送られて行くプロ セッサ／メモリ内のレジスタのアドレス ５５−８６ 入ってくるメッセージパケットのデータ ８７ メッセージパケット用のパリティビット この信号の流れを制御するには、タイミング発生器１４
０も図１３に示されている信号を発生する。ＣＩＵ１８
０からのメッセージパケットが径路指定回路２００によ
って受け取られ送り出されている場合は、回線１９９上
の信号は、径路指定サイクルの初めから低い。クロック
サイクル０−４４の間にＡＮＤゲート３４６は信号Ｔ
_ICIU-MWIN によって動作可能になり、この信号をＮＯＲ
ゲート３５２へ通し、そこで半減されて信号回路１２２
へ１−ビットとして送られる。

【０１４０】入ってくるメッセージパケットがあるとい
う事実は、回線１９７上の信号が、クロックサイクル４
５の間に低くなる時に、確実なものになる。この信号
は、クロックサイクル４５の間に信号Ｔ_ICIU-MP-inによ
って動作可能にされているＡＮＤゲート３４２に送られ
る。その結果、低い信号がＮＯＲゲート３５２を通って
送られ、クロックサイクル４５の間に、メッセージゲー
ト入力回線１２２上に高い信号を加える。

【０１４１】クロックサイクル４６−５０の間に、セレ
クタ１８８は入ってくるメッセージパケットが送られて
行くプロセッサ／メモリのアドレスを回線１９８上に受
け取る。この信号は、否定回路３４０によって反転さ
れ、クロックサイクル４６から８６の間に信号Ｔ
_ICIU-M-in によって動作可能となっているＡＮＤゲート
に送られる。その結果、プロセッサ／メモリのアドレス
はＮＯＲゲート３５２を経て信号回線１２２に通され
る。

【０１４２】同じような方式で、クロックサイクル５１
−５４及び５５−８６の間に、セレクタ１８８は回線１
９８上に入ってくるメッセージパケットが送られている
レジスタアドレスとメッセージパケットのデータを受け
取る。これらの信号も否定回路３４０によって反転さ
れ、ＡＮＤゲート３４８及びＮＯＲゲート３５２を通っ
てプロセッサ／メモリ３６への信号回線１２２へ通され
る。回線１９８上に受け取られる信号も、受け取られた
メッセージパケットのパリティビットの計算のためにＸ
ＯＲゲート３５８及びフリップ−フロップ３５６へ送ら
れる。

【０１４３】クロックサイクル８７の間に、メッセージ
パケットのパリティビットは、回線１９８上に受け取ら
れる。それは計算されたパリティビットとＸＯＲゲート
３５８で比較され、結果として出たパリティビットがＡ
ＮＤゲート３４４に与えられる。クロックサイクル８７
の間に、ＡＮＤゲート３４４が動作可能になり、パリテ
ィビットがＮＯＲゲート３５２を経てメッセージデータ
入力信号回線１２２に与えられる。

【０１４４】その結果、径路指定サイクルの間にプロセ
ッサ／メモリに送られる信号は図１３に示す通りであ
る。

【０１４５】Ｅ．径路指定回路の説明 序論 図８に示すように、径路指定回路２００は回路割り当て
装置２０５，メッセージ検出器２１０，バッファ及びア
ドレス復元器２１５，及びメッセージ注入器２２０を含
む。回線割り当て装置２０５は、実質的には同一の径路
指定論理セルの１５×１５のアレイを含む。このアレイ
の各列が、ブール１５−立方体の１次元中のメッセージ
パケットの出力を制御する。このアレイの各行は、径路
指定回路２００中の１メッセージパケットの記憶を制御
する。９個のそのような径路指定セル４００が図１４に
描かれているが、左側の列中の３個は、第１次元に関連
し、中間の列の３個は第２次元と関連し、右側の列中の
３個は、第１５次元と関連している。セルの各列は、そ
の次元に関連する出力回線３９に接続する出力バス４１
０を持つ。行については、下の３個のセルがアレイ内で
最も低いセルで、入力回線３８から入力を受ける。上部
３個のセルがアレイ内の最上部のセルである。中間の３
個のセルは、最低部と最上部の間の任意のセルの代理を
するものであるが、図示されているように、最下行に接
続されている。

【０１４６】同じく図１４に示されているのは、３個の
処理及び記憶手段４２０で、回線割り当て器２０５中の
対応する３行のセルからのメッセージを処理し記憶する
径路指定回路２００のメッセージ検出器２１０バッファ
及びアドレス復元器２１５及びメッセージ注入器２２０
の部分を表わしている。１２個の似たような処理及び記
憶手段（図示されず）が、他の行からのメッセージを処
理し記憶するために使用される。手段４２０は、図１８
においてより詳細に説明される。

【０１４７】径路指定において何の矛盾もおきなけれ
ば、メッセージパケットは、第１次元の径路指定セルへ
の入力から、プロセッサ／メモリ内のレジスタへ径路指
定され、プロセッサ／メモリへは、８８個の基本クロッ
ク信号の１回のメッセージサイクルの間にアドレス指定
される。径路指定に矛盾があると、メッセージパケット
は、１ケ所又はそれ以上の中間地点で径路指定回路の処
理及び記憶手段内に一時的に記憶され、このメッセージ
パケットをその行き先へ径路指定するには、１つ以上の
径路指定サイクルが必要となる。

【０１４８】図１４は、各径路指定セル４００の入力及
び出力端子の便利な概略図になっている。下の行に沿っ
ている３個のセル４００が示すように、ブール１５−立
方体の違う次元からのメッセージパケットは、ＮＡＮＤ
ゲート４０５に送られる。これらのゲートは、リセット
状態の間でなければいつでも動作可能である。各ＮＡＮ
Ｄゲート４０５の出力は、反転されたメッセージパケッ
トであるが、最下行のセル４００の１個の入力端子Ｌ_in
に送られる。端子Ｌ_inにメッセージパケットが存在する
ことを表示する信号も、同じセルの入力端子ＬＰ_inに送
られる。最下段の各セルでは、このメッセージ存在信号
は接地される。このことは、最下行の隣の列のセルで受
け取ったメッセージパケットをさらに処理するために、
このセルを条件付けする効果を持つ。後に明らかになる
が、セルへの入力にメッセージパケットの存在を示すこ
のようなメッセージの存在する信号が、径路指定回路２
００全体に用いられ、メッセージパケットのための回路
２００を通るデータ径路を確立する。

【０１４９】回線３８の１本から受け取られたメッセー
ジパケットは、１つの列内の最下部のセル４００から径
路指定され、その端子Ｍ−ＯＵＴからそのすぐ右の列内
のセル４００の端子Ｍ−ＩＮに印加される。同時に、メ
ッセージの存在する信号は、端子ＭＰ−ＯＵＴからすぐ
右のセルの端子ＭＰ−ＩＮへ径路指定される。

【０１５０】いずれかのセル４００のＭ−ＩＮ端子で受
け取られる信号は、他にどんな信号がそのネットワーク
中にあるかによって、このセルのＢＵＳ端子、Ｕ_out 端
子又はＭ−ＯＵＴ端子のいずれか１つへ径路指定しても
よい。１つの列中の全てのセル４００のＢＵＳ端子は、
共通の出力バス４１０に接続され、共通出力バス４１０
はＸＯＲゲート４１５を経て、ブールｎ−立方体のその
次元中の最も近い隣接セルへの出力回線３９に接続され
る。ＸＯＲゲート４１５への他の入力は、タイミング信
号ｔ−ＩＮＶ−ＯＵＴ_n であり、ここのｎは次元の数で
ある。このタイミング信号は、メッセージパケット内の
複製アドレス内の適切なアドレスビットを補数化し、メ
ッセージパケットがブール１５−立方体を通って移動す
るにつれ、このアドレスを更新する。

【０１５１】Ｕ_out 端子からセルを出るメッセージは、
列内でそのすぐ上方にあるセルのＬ_in端子に送られ、Ｌ
_in端子に受け取られる信号と同じ方式でそのセルによっ
て処理される。メッセージのある信号は、同じ方式で、
ＵＰ_out 端子から、すぐその上方のＬＰ_in端子へ転送さ
れる。

【０１５２】各列のセル４００内の回路は、その次元に
宛てられ、かつ最上部に最も近い行内を循環しているメ
ッセージを各列（または次元）の出力バス上に置き、全
ての行を最上部の行に向かって詰める（ｃｏｍｐａｃ
ｔ）ように設計されている。この目的のために、制御信
号グラント（Ｇ）及びオールフル（ＡＦ）が各列に用意
され、列の個々のセルに、同じ列内でそれらの上方にあ
るセルの状態を知らせる。特に、グラント（Ｇ）信号
は、各列すなわち次元の出力バス４１０へのアクセス
を、Ｇ_in及びＧ_out 端子を通って各列のセルを下る信号
によって制御する。この信号を伝播する回路系は、その
次元へアドレス指定されている各列の最上部のメッセー
ジパケットへバスアクセスを与え、その列の下方のセル
のいずれかにあるメッセージが、出力バスの上に径路指
定されるのを防ぐ。オールフル（ＡＦ）信号は、あるセ
ル４００から同じ列内のすぐ上のセルへのメッセージの
転送を、ＡＦ_out 及びＡＦ_in端子を通じて各セルへ、列
内の上方にある各セル内にメッセージがあるかどうかを
知らせることによって制御する。上部のいずれかのセル
が空であると、下方の各セル内のメッセージが、列内の
１セル上へ移動する。

【０１５３】セル内にあるフリップ−フロップの動作
は、タイミング信号ｔ＝ＣＯＬ_n によって制御される。
このｎは次元の数である。一方、他のフリップ−フロッ
プは、基本クロック信号ＰＨＩ１によってクロックされ
る。下記の説明から明らかになるように、各列内の径路
指定セルは、アレイ３０内の全ての径路指定回路の同じ
列内の他の回路指定セルと同期して動作する。

【０１５４】頂上の行のセルでは、ＡＦ_in端子への入力
が常にハイである。これらのセルにとって、Ｇ_in端子へ
の入力信号は、リセット信号の補数であり、それ故に、
リセットの間以外は高くなる。その結果、列内の上部セ
ル中のメッセージパケットは、その次元向けにアドレス
指定されていれば、通常は出力バス４１０への呼び出し
を持っている。しかし、もし出力回線３９を断つ場合
は、その回線に関連する次元の上部セルのＧ_in端子に低
い信号を送ることにより、相互接続されている１５−立
方体のネットワークからこの回線を切り離すことが出来
る。セル４００の下行では、Ｇ_out 端子からのグラント
信号が、出力バスに接地を与えることの出来るパストラ
ンジスタ４２５を制御するために用いられる。特に、そ
の出力回線上に送り出されるメッセージがない場合は、
０−ビットが、その次元の出力回線に書き込まれる。

【０１５５】回線割り当て装置２０５ 回線割り当て装置２０５の論理回路系の詳細が図１５に
示されている。この図は、例示的に最下部の２行及び第
１と第２の次元に関連する列内にあげた４個のセルを示
す。回路は、下記に説明されるように、ＯＲゲート４８
０を除いて、ほぼ同じである。各回路は、図１４に関し
て説明したように、入力回線又は端子Ｌ_in、ＬＰ_in、Ｍ
−ＩＮ及びＭＰ−ＩＮを持つ。各回路は出力回線又は端
子Ｕ_out、ＵＰ_out 、バス、Ｍ−ＯＵＴ及びＭＰ−ＯＵ
Ｔを持つ。制御信号は、端子Ｇ_in及びＡＦ_inで各セルに
与えられ、最下部のセルを除いて、これらの制御信号
は、端子Ｇ_out 、及びＡＦ_out を経て列内の、次に下方
のセルへ送られる。

【０１５６】論理回路系は、２個のＮＡＮＤゲート４５
０及び４５２、端子Ｍ−ＯＵＴ及びＭＰ−ＯＵＴへの出
力信号の選択を制御する４個のＡＮＤゲート４６０，４
６２，４６４及び４６６、ＮＡＮＤゲート４７０及び、
ＡＮＤゲート４６０及び４６４の組、またはＡＮＤゲー
ト４６２及び４６６の組のどちらかを動作可能にする否
定回路４７２、ＡＮＤゲート４６０と４６２の出力を結
合させるＮＯＲゲート４７６、そして、ＡＮＤゲート４
６４と４６６の出力を結合させるＮＯＲゲート４７８と
を含む。否定回路４７２の出力は、端子ＡＦ_out によっ
て、列内の、次に下方のセルに与えられ、Ｍ−ＩＮとＭ
Ｐ−ＩＮ回線からＵ_out とＵＰ_out 回線への信号の桁移
動を制御するオールフル（ＡＦ）信号でもある。さら
に、最下行のセルは、その入力がＡＦ_inとＭ−ＩＮ端子
に接続されているＯＲゲート４８０を含む。各セルは、
３個のＤ−型フリップ−フロップ４９０，４９２及び４
９４、バス駆動５００そして、バス駆動とグラント信号
を制御するための論理回路５０２も持つ。

【０１５７】フリップ−フロップ４９０は、列クロック
信号ｔ−ＣＯＬ_n を受け取るとメッセージパケットの先
頭ビットを記録し、８８個の基本クロックサイクルあと
で次の列クロック信号を受け取るまで、この信号を保持
する。先頭ビットが１−ビットの場合、および、出力バ
ス４１０が、列内でより高いセルにグラントされていな
い場合には、論理回路５０２はバス駆動に低い信号を送
る。バス駆動５００への回線上の低い出力は、バス駆動
を動作可能にし、ＮＡＮＤゲート４５０，４５２及び４
７０を動作不可能にする。その結果、入力端子Ｍ−ＩＮ
上のメッセージはバス４１０上を、その列又は次元に関
連する出力回線３９へ径路指定される。ＮＡＮＤゲート
４７０が動作不可能な時は、その出力は高く、ＡＮＤゲ
ート４６２，４６６を動作可能にし、否定回路４７２か
らの出力を低くさせ、それによってＡＮＤゲート４６
０，４６４を動作不可能にする。その結果、次に下方の
セルに送られたオールフル（ＡＦ）信号は低く、列内の
上に空のセルがあるということをそのセルに知らせ、Ａ
ＮＤゲート４６２，４６６は動作可能になって入力端子
Ｌ_inとＬＰ_inで受け取った信号を通すようになる。

【０１５８】メッセージパケットの先頭ビットが０−ビ
ットである場合、または、径路指定セルのＭ−ＩＮ端子
にメッセージパケットがない場合には、バス駆動５００
への論理回路５０２の出力は高くなる。バス駆動への高
い信号は、ＮＡＮＤゲート４５０，４５２及び４７０に
も送られ、ゲート４５０及び４５２を動作可能にする。
端子ＡＦ_inにおけるオールフル信号も高い場合は、その
列内の上方のセルの各々にメッセージがあることを知ら
せており、ＮＡＮＤゲート４７０も動作可能になる。

【０１５９】ゲート４７０が動作可能の時に、ＭＰ−Ｉ
Ｎ端子の信号が高いと、その高い信号は否定回路４７２
を経て、ＡＮＤゲート４６０と４６４に送られ、それら
のゲートを動作可能にし、低い信号がＡＮＤゲート４６
２と４６６に送られ、これらのゲートを動作不可能にす
る。その結果、Ｍ−ＩＮ及びＭＰ−ＩＮ端子における信
号は、ＮＡＮＤゲート４５０，４５２，ＡＮＤゲート４
６０，４６４、そして、ＮＯＲゲート４７６，４７８を
通って、フリップ−フロップ４９２，４９４への入力へ
送られる。フリップ−フロップ４９２は、全ての基本ク
ロックサイクルＰＨＩ１でセットされる。その結果、フ
リップ−フロップ４９２を通って送信されるメッセージ
パケットの最初の出力ビットは、フリップ−フロップ４
９０に送られる先頭ビットのすぐ後に続くビットであ
り、メッセージパケットのもとの先頭ビットは破棄され
る。さらに、新しい先頭ビットは、径路指定セルの出力
端子Ｍ−ＯＵＴで利用出来るようになる前に、１回の基
本クロックサイクル分、遅くなる。そこで、メッセージ
パケットの各後続ビットは、このフリップ−フロップを
通じてクロックされ、端子Ｍ−ＯＵＴで、次のセルのＭ
−ＩＮ端子に利用出来るようにされる。フリップ−フロ
ップ４９４も、同様にすべてのクロック信号ＰＨＩ１で
セットされるが、このフリップ−フロップの出力は、メ
ッセージパケットの持続時間中は一定になっている。そ
の結果、フリップ−フロップ４９４への入力に送られる
高い信号ＭＰ−ＩＮは、メッセージパケットの新しい先
頭ビットが出力端子ＭＯＵＴで利用出来るようになると
同時に、回路指定セルの出力端子ＭＰ−ＯＵＴで利用出
来るようになる。ＭＰ−ＯＵＴ端子での信号は、それか
ら、次のセルのＭＰ−ＩＮ端子へ送られ、Ｍ−ＩＮ端子
で受け取られたメッセージパケットのために、そのセル
を通るデータ通路を確立するために用いられる。

【０１６０】フリップ−フロップ４９２，４９４が、回
線割り当て装置２０５の１５列の各々のセル４００に存
在することから、メッセージパケットが、１個又はそれ
以上の回線割り当て装置の１５列又は次元を通って行く
うちに、１５個の基本クロックサイクル分遅くなる。

【０１６１】ＮＡＮＤゲート４７０が動作可能になった
時にＭＰ−ＩＮ端子の信号が低いと、ゲート４７０の出
力は高くなり、ＡＮＤゲート４６２，４６６を動作可能
にし、否定回路４７２からの出力を低くする。その結
果、次に低いセルに送られたオールフル（ＡＦ）信号は
低くなり、そのセルに、列内の上に空のセルがあること
を知らせ、ＡＮＤゲート４６２，４６６は動作可能にな
り、入力端子Ｌ_in及びＬＰ_inで受け取られた信号を通す
ようになる。

【０１６２】セルで受け取られたオールフルが低い時、
ＮＡＮＤゲート４７０は動作不可能になり、ＡＮＤゲー
ト４６０及び４６４も動作不可能になる。このようにし
て、Ｍ−ＩＮ端子のいずれのメッセージパケットもＭ−
ＯＵＴ端子に径路指定されなくなる。しかし、もしメッ
セージパケットの先頭ビットが０−ビットであれば、Ａ
ＮＤゲート４５０，４５２は、セット信号ｔ−ＣＯＬ_n
がフリップ−フロップ４９０に送られた後に、動作可能
になる。さらに、ＡＮＤゲート４６２，４６６は、その
列内のそのセルの上方の次のセル内で動作可能になる。
その結果、Ｍ−ＩＮ及びＭＰＩＮ端子は、Ｕ_out 及びＵ
Ｐ_out 端子を経て、その列内の次に高いセルのＬ_in及び
ＬＰ_in端子へ送られ、ＡＮＤゲート４６２，４６６及び
ＮＯＲゲート４７６，４７８を通って、その次の高いセ
ル内のフリップ−フロップ４９２，４９６へ送られる。
これらのフリップ−フロップは、径路指定セルのその列
内の他のフリップ−フロップ全てと同じように、そし
て、同期して動作し、メッセージパケット及びメッセー
ジのある信号を、そのセルの出力端子Ｍ−ＯＵＴ及びＭ
Ｐ−ＯＵＴ端子に与える。

【０１６３】セルの最下行内の各セルのＯＲゲート４８
０は、Ｍ−ＩＮ端子を通ってセルの最下行のセルに入っ
たメッセージパケットを出力バス４１０上に強制的に乗
せるのに用いられる。あるいは、列内のそれより上にあ
るセルが全て満たされている場合は、そのセルをＭ−Ｏ
ＵＴ端子にスルー状態にしておく。このことは、メッセ
ージパケットのアドレスに関係なく、セルの列に関連の
ある次元上に入ってくるメッセージパケットのために、
径路指定回路内に確実に場所を与えるために行なわれ
る。ＯＲゲート４８０への入力はオートフル信号（Ａ
Ｆ）とメッセージパケットのアドレスの第１ビットとで
ある。オールフル信号は、列内の上方セルの全てが満た
されている時に高くなり、そのような状況のもとで、出
力バスが利用出来るようになる。従って、メッセージパ
ケットの最初のアドレスビットの状態に関係なく、ＯＲ
ゲート４８０の出力は高くなり、フリップ−フロップ４
９０への入力は、メッセージパケットの先頭ビットが１
−ビットの時と同じになる。このビットが、フリップ−
フロップ４９０にセットされた時、論理回路５０２の出
力はバス５００への低い信号となり、それがバス駆動を
使用可能にし、Ｍ−ＩＮからのメッセージパケットを、
そのメッセージパケットのアドレスに関りなくバス４１
０に送る。

【０１６４】各列又は次元のＸＯＲゲート４１５は、ビ
ット位置１６から３０においてメッセージパケットの相
対アドレスを更新する。このゲートへの１個の入力は、
出力バス４１０上を回線３９向けに送り出されるメッセ
ージパケットである。他の入力は、信号ｔ−ＩＮＶ−
_outnであり、ここでｎは次元の数であり、メッセージパ
ケットの第２のアドレス内のその次元のためのアドレス
ビットと同時に、各次元のＸＯＲゲートに送られる。そ
の結果、相対アドレスビットは、メッセージパケットが
補数化され、その次元上に径路指定されたことを示す。
メッセージパケットが、出力バス４１０上に押し出され
ない時は、メッセージパケット内の第２のアドレス内の
関連ビットは１−ビットとなり、このビットが０−ビッ
トに補数化されて、その次元の所望のアドレスに経路指
定されたことを示す。一方、メッセージパケットが出力
バス４１０上に押し出された時には、メッセージパケッ
ト内の第２のアドレス内の関連のあるビットは０−ビッ
トになり、このビットが１−ビットに補数化され、メッ
セージパケットが、その次元の希望するアドレスに径路
指定されなかったことを知らせる。後に、この次元内の
希望するアドレスにメッセージパケットを径路指定しな
おすことが必要になる。

【０１６５】論理回路５０２の詳細は図１６に示され
る。ある列内のセルの論理回路５０２を通しての伝播遅
延を最小限にするために、グラント信号が、列内の全て
のセル内で反転される。その結果、奇数行内の論理回路
５０２の内部回路は、列内の偶数行のものとは異なる。
図１６において、上部行は、ゼロ行と考えられ偶数であ
る。偶数行内の論理回路は５０２″で、奇数行は５０
２′で識別される。各偶数論理回路５０２″は第１及び
第２のＮＡＮＤゲート５２０，５２５を含む。各奇数論
理回路５０２′は、ＮＡＮＤゲート５３０，ＮＯＲゲー
ト５３５及び否定回路５４０を含む。ＮＡＮＤゲート５
２０及び５３０はバスアクセスのグラントを制御する。
これらのゲートへの両方の入力が高いと、ゲートは、出
力バス４１０へのアクセスをグラントする低い出力信号
を出す。もしバスアクセスが、偶数番のセル５０２″に
よってグラントされると、ＮＡＮＤゲート５２５の出力
は高くなる。バスアクセス奇数番のセル５０２′によっ
てグラントされると、ＮＯＲゲート５３５の出力は低く
なる。さらに、もし高い信号が、列内で上方にある偶数
番のセルから奇数番のセルに受け取られると、ＮＡＮＤ
ゲート５３０の出力は高くなり、ＮＯＲゲート５３５の
出力は低くなる。また、低い信号が、列内で上方にある
奇数番のセルから偶数番のセルに受け取られると、ＮＡ
ＮＤゲート５２０及び５２５の出力は高くなる。その結
果、１個のセルが出力バス４１０にアクセスをグラント
する時はいつでも列内でその下方にあるセルはいずれも
出力バスにアクセスすることが出来なくなる。逆にバス
アクセスがグラントされないと、各セルは、そのすぐ下
方のセルに、もしアクセスが要求されているならば、そ
のセルがバスアクセスをグラント出来るようにする信号
を送る。

【０１６６】違う列内のセル４００が、メッセージパケ
ットのアドレスビットを処理するようにタイミング信号
ｔ−ＣＯＬ_n によって調時される。径路指定サイクルの
初めに、径路指定されるべき全てのメッセージパケット
は、異なるＩＣ３５内の回線割り当て装置２０５のセル
４００への入力Ｍ−ＩＮに出される。１５個のアドレス
ビットの各々は、それから一度に１個ずつ、２回の基本
クロックサイクルの１５アドレス時間に分析される。図
１７に示すように、タイミング信号ｔ−ＣＯＬ₁ は、基
本クロックサイクル０の間に、全ての回線割り当て装置
の最初の列のフリップ−フロップ４９０に送られる。そ
の結果、各メッセージパケットの第１ビットは、フリッ
プ−フロップ４９０によって記録され、１−ビットのた
めの論理回路５０２によってテストされる。各回線割り
当て装置の最初の列内の論理回路５０２は、各回線割り
当て装置における頂部に最も近い行内に位置する先頭１
−ビットを持つメッセージパケットへ、第１次元のバス
４１０へのアクセスをグラントする。その結果、先頭１
−ビットを持つメッセージパケットの少なくともいくつ
かは、第１次元の出力バス上へ径路指定され、出力回線
３９上を、最も近い隣接ＩＣ内の回線割り当て装置の最
初の列内の最下部の径路指定セル４００へ送り出され
る。全ての回線割り当て装置の第１次元のセルのＭ−Ｉ
Ｎ端子にある他のメッセージパケットは、最初の列のセ
ル内で上方へ詰められフリップ−フロップ４９２を通っ
てセルの最初の列のＭ−ＯＵＴ端子にクロックされる。
同時に、最も近い隣接ＩＣへ径路指定されたメッセージ
パケットは、それらのＩＣの回線割り当て装置の最初の
列内の最下部のセルによって受け取られ、それらのセル
のフリップ−フロップ４９２を取ってＭ−ＯＵＴ端子に
クロックされる。上記のように、フリップ−フロップ４
９２は、１回のクロックサイクル分、メッセージパケッ
トを送らせ、フリップ−フロップ４９０へ出された先頭
ビットは破棄される。

【０１６７】タイミング信号ｔ−ＣＯＬ₂ が、クロック
サイクル２の間に、回線割り当て装置内のセルの２番目
の列のフリップ−フロップに送られると、これらのフリ
ップ−フロップが、各メッセージパケットの新しい先頭
ビットを記録する。再び、各回線割り当て装置の２番目
の列内の論理回路５０２が、各回線割り当て装置の２番
目の列の最上行内に先頭１−ビットを持つメッセージパ
ケットへ、第２次元のバス４１０へのアクセスをグラン
トする。そして、他のメッセージパケットは、セルの２
番目の列内で上へ向って詰められ、１回のクロックサイ
クル分の遅れの後で各セルのＭ−ＯＵＴ端子へ送られ
る。再び、最も近い隣接ＩＣへ第２次元のバス４１０を
径路指定されているメッセージパケットは、そのＩＣの
回線割り当て装置の２番目の列の最下部のセルで受け取
られ、それらセルのフリップ−フロップ４９２を通って
Ｍ−ＯＵＴ端子にクロックされる。メッセージパケット
の先頭ビットも破棄される。

【０１６８】同じような方式で、各メッセージパケット
は、回線割り当て装置の残りの１３次元を通って進み、
各列内で先頭ビットはテストされ破棄され、また、メッ
セージパケットは１回のクロックサイクル分、遅延され
る。この処理が進行している間にメッセージパケット
は、１個のＩＣの回線割り当て装置から他のＩＣの装置
へ、そのアドレスビットによって特定されているが希望
する出力回線３９が利用出来ることが条件の径路指定に
従って、進んで行く。その結果、クロックサイクル２９
の後、各メッセージパケットの最初の１５ビットは破棄
されているが、各メッセージパケットの書式ビットは、
回線割り当て装置の１５番目の列内のセルの１個中のフ
リップ−フロップ４９２の出力に達している。もし、何
の径路指定障害も起きなければ、この回線割り当て装置
は、行き先に置かれ、メッセージパケットはその行き先
プロセッサ／メモリに与えられる。もし径路指定障害
（ｒｏｕｔｉｎｇ ｃｏｎｆｌｉｃｔｓ）が起きるよう
ならば、メッセージパケットは中間地点にいて、その度
を終えるまでにさらに少なくとも１回径路指定サイクル
を持たねければならない。クロックサイクル２９の完了
時には、メッセージパケットの残りは、書式ビットの後
に連なり、メッセージパケットの最初の２９ビットは、
１個又はそれ以上のＩＣの回線割り当て装置内に、最後
の２７ビットは、メッセージパケットが始まったＩＣの
ＣＩＵ１８０のシフトレジスタ１８４内にまだ置かれて
いる。

【０１６９】例えば、メッセージパケットがＩＣ０００
０００ ０００ ０００ １１１から始まり、ＩＣ１
１０ ０００ ０００ ０００ ０１０へアドレスされ
るとすると、メッセージパケットによって特定された相
対アドレスは、１１０ ０００ ０００ ０００ １０
１になる。もし、径路指定障害がなければ、このメッセ
ージパケットは、ＩＣ０００ ０００ ０００ ０００
１１１内のプロセッサ／メモリの１個によって作成さ
れ、処理及び記憶手段４２０へ送られる。径路指定サイ
クルのクロックサイクル０から始まり、このメッセージ
パケットのビットは、このＩＣの回線割り当て装置の最
初の列内のセル４００の１つのＭ−ＩＮ端子に一度に１
個ずつ出される。アドレスタイム１中のクロックサイク
ル０の間に、タイミング信号ＣＯＬ₁ が、各回線割り当
て装置の最初の列のフリップ−フロップ４９０に送られ
る。これによって、ＩＣ０００ ０００ ０００ ００
０１１１では、フリップ−フロップ４９０内にアドレス
の先頭ビットが記録される。このビットは１−ビットで
あり、径路指定障害もないと仮定しているので、論理回
路５０２がメッセージパケットを、第１次元のバス４１
０へ径路指定する。従って、メッセージパケットは第１
次元のアドレス回線３９から径路指定され、ＩＣ１００
０００ ０００ ０００ １１１へ行き、そこで、セ
ルの最初の列内の最下部のセルのフリップ−フロップに
送られる。そこで、メッセージパケットは、１回のクロ
ックサイクル分遅延される。２回目のアドレス時間のク
ロックサイクル２の間に、メッセージパケットの新しい
先頭ビットがテストされ、再び１−ビットであることが
わかる。従って、メッセージパケットは、今回は、アド
レス１１０ ０００ ０００ ０００ １１１を持つＩ
Ｃへ、第２次元の出力回線３９から径路指定される。次
の１０回のアドレス時間のクロックサイクル４，６…２
２の間に、ＩＣアドレスのその時の先頭ビットが、ＩＣ
１１０ ００００００ ０００ １１１の回線割り当て
装置の３−１２の各列内の論理回路５０２によってテス
トされる。いずれの場合も、論理回路が０−ビットを識
別し、メッセージパケットを回線割り当て装置の中を上
へ向って詰め、先頭ビットを破棄し、１回のクロックサ
イクル分の遅れの後に次の列上へメッセージパケットを
径路指定する。

【０１７０】１３番目のアドレス時間内のクロックサイ
クル２４の間に、論理回路５０２がその時のＩＣアドレ
スの先頭ビットをテストし、１−ビットを識別する。径
路指定に何の障害もないと仮定して、メッセージパケッ
トをＩＣ１１０ ０００ ０００ ０００ ０１１へ径
路指定し、そこで、回線割り当て装置の１３番目の列内
の最下部のセルによって受け取られ、１回のクロックサ
イクル分遅延される。

【０１７１】１４番目のアドレス時間のクロックサイク
ル２６の間に、タイミング信号ｔ＝ＣＯＬ₁₄が、各回線
割り当て装置の１４番目の列のフリップ−フロップ４９
０に送られる。ＩＣ１１０ ０００ ０００ ０００
０１１において０−ビットは、１４番目の列内で最下部
のセルのフリップ−フロップ４９０内に記録される。そ
の結果、メッセージパケットはそのＩＣ内に留められ、
１回分のクロックサイクルの遅延の後にセルの１５番目
の列に送られる。

【０１７２】１５番目のアドレス時間のクロックサイク
ル２８の間に、タイミング信号ｔ＝ＣＯＬ₁₅が、各回線
割り当て装置の１５番目の列のフリップ−フロップ４９
０に送られる。セルアドレス１１０ ０００ ０００
０００ ０１１でこれらのフリップ−フロップの一つ
が、メッセージパケットのアドレス内の残りの１−ビッ
トを記録する。径路指定に何の障害もないと仮定する
と、論理回路５０２はメッセージパケットへのバスアク
セスをグラントし、メッセージパケットをアドレス１１
０ ０００ ０００ ０００ ０１０の回線割り当て装
置内の最下部のセルのフリップ−フロップへ径路指定す
る。クロックサイクル３０の初めに、メッセージパケッ
トの書式ビットが、アドレス１１０ ０００ ０００
０００ ０１０の径路指定回路の記憶及び処理手段に出
される。

【０１７３】メッセージパケットの径路指定の間に、信
号ｔ−ＩＮＶ_n が、回線割り当て装置の異なる列または
次元のＸＯＲゲート４１５へ、メッセージパケットの複
製アドレス内のその次元のためのアドレスと同時に送ら
れる。これらの信号は、その時にメッセージパケットが
径路指定されている複製ＩＣアドレスのその次元のため
のアドレスビットを補数化する。これらの信号の数個を
図１７に示す。上記のメッセージパケット径路指定の例
として、クロックサイクル１６，１８，４０及び４４で
の信号が、メッセージパケットの複製相対アドレスの４
個の１−ビットを反転する。その結果、メッセージパケ
ットが、記憶及び処理手段に出される時、複製アドレス
の全てのビットが０−ビットである。

【０１７４】記憶及び処理手段４２０ 記憶及び処理手段４２０は、メッセージパケットをチッ
プ上のプロセッサ／メモリへ径路指定し、プロセッサ／
メモリからメッセージパケットを送り出し、特殊な出力
回線３９が先に配置されているために、受け取ってすぐ
にセルから送り出させないメッセージパケットを記憶す
る。図１４に示すように、径路指定回路の回線割り当て
装置２０５内のセル４００の各行に、ブロック４２０で
識別される個別の処理及び記憶装置がある。各ブロック
への入力端子は、回線割り当て装置の１５番目の列内の
対応するセルの出力端子Ｍ−ＯＵＴに接続されているＤ
−ＩＮ、用意されたメッセージパケットを、ＣＩＵ１８
０からの回線１９６上の径路指定回路へ供給するＤ−Ｅ
ＸＴ_in、それに、ＣＩＵ１８０からの回線１９４上の径
路指定回路へ、送られてきた信号を供給するＤＰ−ＥＸ
Ｔ_inとである。ＤＰ−ＥＸＴ_inへ送られてきた信号は、
最上部で利用可能な処理及び記憶手段４２０を位置づ
け、メッセージパケットをＣＩＵ１８０からその手段４
２０へ供給するために用いられる。各処理及び記憶手段
へのもう１つの入力は最上部の処理及び記憶装置４２０
内に位置する特殊なセルにアドレス指定されたメッセー
ジパケットを抽出するために用いられるグラント信号で
ある。各処理及び記憶手段４２０からの出力端子は、Ｄ
−ＯＵＴ及びＤＰ−ＯＵＴであり、それらは、回線割り
当て装置及び、ＣＩＵ１８０へ、回線回線１９８上をメ
ッセージパケットを供給する局域内バス端子内の同じ行
のセル４００のＭ−ＩＮ及びＭＰ−ＩＮ端子に接続され
ている。さらに、各処理及び記憶手段４２０は、すぐに
下の行の処理及び記憶手段の対応する端子ＤＰ−ＥＸＴ
_in及びＧ_inに接続されている出力端子ＤＰ−ＥＸＴ_out
及びＧ_out を持つ。最下部の処理及び記憶手段４２０の
端子ＤＰ−ＥＸＴ_out 及びＧ_out における信号は、それ
ぞれ、回線１９９及び１９７上を、ＣＩＵ１８０へ信号
を提供する。特に、メッセージパケットが回線１９８越
しにＣＩＵ１８０へ提供されると、回線１９８にアクセ
スを提供するグラント信号が、回線１９７上に、そうし
たアクセスを提供する時に低くなるような信号を出す。
そして、もしＣＩＵ１８０からのメッセージパケットが
処理及び記憶手段４２０に受け入れられると、端子ＤＰ
−ＥＸＴ_out 及び回線１９９上の信号は低くなる。

【０１７５】各処理及び記憶手段４２０は、メッセージ
検出器２１０、バッファおよびアドレス復元器２１５及
びメッセージ注入器２２０から成り、それらの詳細は図
１８に示す。図５のメッセージパケットを処理するこの
回路と共に使用される信号のタイミング図表が図１９に
示される。各メッセージ検出器は、３個のラッチ６１
０，６１２，６１６及び否定回路６１８，３個のＮＡＮ
Ｄゲート６２０，６２２，６２４、１個のＡＮＤゲート
６３０、論理回路６４０、そして、バス駆動６５０を含
む。ラッチ６１０は、メッセージパケットのアドレスの
２枚のコピーの間を送信される書式ビットをチェックす
る。このビットは、どのメッセージからも区別のつかな
いメッセージの存在を知らせる。ラッチは、基本クロッ
クサイクル３０の間に、信号ｔ−ＭＳＧＰがセット端子
で受け取られた時だけセットされる。もし、書式ビット
がこのクロックサイクルで識別されると、高い信号が出
力端子Ｑに、低い信号がラッチ６１０の端子Ｑバーにセ
ットされる。ＮＡＮＤゲート６２０及びラッチ６１２
は、もし全てのビットが０−ビットであるかを決めるメ
ッセージパケットの複製アドレスをチェックする。ラッ
チ６１２は、クロックサイクル０の間にセットされ、Ｑ
バー端子での出力は、低い信号がＮＡＮＤゲート６２０
に受け取られなければ、また、受け取られるまでは、低
いままでいる。ゲート６２０は、基本クロックサイクル
３１−４５の間にメッセージパケットの第２のアドレス
の受け取りの間だけ、信号ｔ−ＡＤＤＲ２によって動作
可能になる。もし、全てのアドレスビットが０−ビット
であると、メッセージパケットはアレイ内の正しいセル
に達し、ＣＩＵ１８０に径路指定されるであろう。そし
て、ＮＡＮＤゲート６２０の出力は高いままである。ラ
ッチ６１２は、従って、ラッチ６１２の出力端子Ｑバー
で低い信号を出す。都合の良いことに、過渡状態からの
干渉を最小限にするため信号ｔ−ＡＤＤＲ２は、クロッ
ク信号ＰＨＩ１でＡＮＤされ、ＮＡＮＤゲート６２０が
各クロックサイクルのＰＨＩ１相の間だけ動作可能にな
る。

【０１７６】ラッチ６１０及び６２０のＱバー端子から
の低い信号が、ＡＮＤゲート６３０を動作可能にする。
クロックサイクル４４の間と、メッセージパケットの非
アドレス部分がＤ−ＩＮ端子で利用出来るクロックサイ
クル４５−８７の全体を通じて、信号ｔ−ＤＡＴＡが低
くなり、それによってＡＮＤゲート６３０の出力で高い
信号を作る。この高い信号はＣＩＵ１８０への回線１９
８へのアクセスの要求となる。否定回路６１８によって
作り出される高い信号と低い信号が論理回路６４０及び
バス駆動６５０へ送られ、バスアクセスをシークする最
上行へバスアクセスをグラントし、他の全ての行のへの
アクセスを否定する。論理回路６４０及びバス駆動６５
０は、実例としては 図１５及び図１６の論理回路５０
２及びバス駆動５００のような装置と同じ型であり、同
じ方式で作動する。そして、ＡＮＤゲート６３０及び否
定回路６１８からの信号は、それぞれＱ及びＱバー端子
からの信号と同じ方式で機能する。その結果、径路指定
回路２００の最下行内の処理及び記憶手段からの回線１
９７上のＧ_out 信号は、バス１９８へアクセスがグラン
トされるとすぐ低くなる。

【０１７７】ラッチ６１０のＱ端子からの出力及び論理
回路６４０からバスアクセス出力とはＮＡＮＤゲート６
２４へ送られる。回路６４０のバスアクセス出力は、バ
スアクセスが、入力端子Ｄ−ＩＮでメッセージパケット
にグラントされた時だけ、低くなる。そのような時、Ｎ
ＡＮＤゲート６２４は高くなる。この出力はラッチ６１
６の入力へ送られ、信号ｔ−ＬＡＳＴが、メッセージサ
イクルの最後のクロックサイクル８７の間にラッチへ送
られる時に、この高い信号は、ラッチ内に記憶される。
ＮＡＮＤゲート６２４の出力も、径路指定回路のこの行
の中を循環しているメッセージがないと高くなる。この
ような状況のもとで、ラッチ６１０は、クロックサイク
ル３０の間にセットされ、ラッチ６１０のＱ端子での信
号は低くなり、ＮＡＮＤゲート６２４の出力を高くす
る。ラッチ６１６の出力は、バッファ及びアドレス復元
器２１５とメッセージ注入器２２０の双方に送られる。

【０１７８】ラッチ６１６のＱ出力もＤ−ＩＮ端子から
の信号とともに、ＮＡＮＤゲート６２２に送られる。そ
の結果、ＮＡＮＤゲートは、メッセージ書式ビットが検
出された時に反転され、そのゲートはＤ−ＩＮ端子で受
け取られたメッセージパケットを、それがバッファ−復
元器に送られている時に反転する。

【０１７９】メッセージ注入器２２０は、セレクタ６７
０、否定回路６８０、ＯＲゲート６８２、ＡＮＤゲート
６８４及びＮＡＮＤゲート６８６を含む。回線１９４上
の信号は、処理及び記憶手段４１０の上の行内の端子Ｄ
Ｐ−ＥＸＴ_inへ送られ、そこで、ＮＡＮＤゲート６８６
とＯＲゲート６８２及びＮＡＮＤゲート６８４に接続さ
れる。ＮＡＮＤゲート６８６の出力は、セレクタ６７０
の選択端子に送られる。この信号が高いと、セレクタの
端子Ａにおける信号が、Ｄ−ＯＵＴ端子へ供給される。
信号が、低いと、端子Ｂでの信号は、出力端子Ｄ−ＯＵ
Ｔへ供給される。

【０１８０】図１１と関連してＣＩＵ１８０の説明で述
べたように、フリップ−フロップ３１４が、基本クロッ
クサイクル８７の間に信号ｔ−ＬＡＳＴによってセット
される。その結果、端子ＤＰ−ＥＸＴ_inへの回線１９４
上の信号は、メッセージ注入器２２０へ送達されること
になっているメッセージパケットがＣＩＵ１８０にある
時はいつもメッセージサイクルが始まる前から高くな
る。ラッチ６１６も、基本クロックサイクル８７の間に
信号ｔ−ＬＡＳＴによってセットされる。その結果、Ｎ
ＡＮＤゲート６２４の出力が、メッセージパケットがＣ
ＩＵ１８０へのバス１９８へ送達されている時と同じ位
高いと、ラッチ６１６の出力も、メッセージサイクルの
開始以前から高くなる。ラッチ６１６及び端子ＤＰ−Ｅ
ＸＴ_inからの高い信号は、ＮＡＮＤゲート６８６の出力
を低くする。その結果、セレクタ６７０の端子Ｂは、メ
ッセージ注入器２２０の端子Ｄ−ＯＵＴへ接続され、Ｃ
ＩＵ１８０からの回線１９６上のメッセージパケットは
メッセージ注入器２２０で受け入れられ、Ｄ−ＯＵＴ端
子へ供給される。

【０１８１】同時に、ラッチ６１６からの高い信号が否
定回路６８０へおくられ、ＡＮＤゲート６８４を使用不
可能にしＤＰ−ＥＸＴ_out 端子に低い信号を提供する。
この信号は、他の全ての低い行中のＮＡＮＤゲート６８
４を動作不可能にし、これらの行の各々のＤＰ−ＥＸＴ
_out において低い信号を提供する。これらの低い信号
も、全ての低い行中のラッチ６７０の選択端子に高い信
号を提供する。その結果、回線１９６上のメッセージ
は、注入器２２０の一行に送達されるだけになる。さら
にまた、径路指定回路の最下行のためのメッセージ注入
器の出力端子ＤＰ−ＥＸＴ_out からの低い信号はＣＩＵ
１８０への回線１９９上に送られ、外へ出て行くメッセ
ージパケットが、回線割り当て装置２０５への応用のた
めにメッセージを注入器２２０によって受け入れられた
ことを知らせる。回線１９６上に信号を受けるメッセー
ジ注入器の行のＯＲゲート６８２へ端子ＤＰ−ＥＸＴ_in
端子から送られる高い信号も端子ＤＰ−ＯＵＴにおいて
高い信号を提供し、端子Ｄ−ＯＵＴにメッセージが存在
することを知らせる。

【０１８２】これとは別に、この行に循環するメッセー
ジはないこともあるし、または、メッセージはこのセル
にアドレス指定されていないこともある。もし、循環し
ているメッセージがないと、ラチ６１０のＱ端子からＮ
ＡＮＤゲート６２４への入力は低くなり、ラッチ６１６
の出力は、次のメッセージサイクルの間高くなる。これ
らの状況のもとで、回線１９６からのメッセージパケッ
トは、メッセージパケットをバス１９８に書き込むこと
によって行が空になった場合と同じようにメッセージ注
入器によって受け入れられる。

【０１８３】もし、メッセージが行に存在していてもそ
のセルにアドレス指定されていなければ、ＮＡＮＤゲー
トへの両方の入力は高くなり、その結果、ＮＡＮＤゲー
トの出力は低くなり、ラッチ６１６の出力は、メッセー
ジサイクルの開始より前から低くなる。結果として、Ｎ
ＡＮＤゲート６８６の出力及びセレクタ６７０の選択端
子が高くなりセレクタの端子Ａに送られた信号は、Ｄ−
ＯＵＴ端子へ送られる。さらに、低い信号は否定回路６
８０によって反転され、ＤＰ−ＯＵＴ端子で高い信号を
提供し、メッセージが行中にあることを知らせる。否定
回路６８０の出力も、ゲート６８４を使用可能にする。
その結果、回線１９４上のＣＩＵ１８０から、行の１つ
にメッセージを入れるよう要求があると、この信号は、
ＡＮＤゲート６８４及びＤＰ−ＥＸＴ_out 端子端子によ
って、次に低い行へ送られる。

【０１８４】セレクタ６７０の端子Ａに供給されたメッ
セージパケットは、第１及び第２相対セルアドレスを持
つメッセージパケットである。このメッセージパケット
は、Ｄ−ＩＮ端子で受け取ったメッセージパケットを記
憶し、第２の相対セルアドレスから第１の相対セルアド
レスを再構成するバッファ復元器２１０によって供給さ
れる。

【０１８５】バッファ復元器２１０は、シフトレジスタ
７００，ＡＮＤゲート７１０，７１２，と７１４，そし
て、ＮＯＲゲート７２０を含む。メッセージパケット
は、Ｄ−ＩＮ端子に到着すると、シフトレジスタ７００
中にシフトされる。このレジスタは、第２の相対セルア
ドレスの初めから最後の誤り訂正ビットまでの、全メッ
セージパケットを記憶するに充分な長さを持つ。図１８
に示すように、レジスタ７００は、その出力端子から１
６のシフト位置にあるタップ７０２を持つ。その結果、
メッセージパケットがシフトレジスタを通ってシフトさ
れると、メッセージパケットの最初の１６ビットが、こ
れらのビットがシフトレジスタの出力端に達する前に、
ＡＮＤゲート７１４の入力で利用可能になる。これらビ
ットの最初の１５個は、相対セルアドレスである。

【０１８６】第１の相対セルアドレスを再構築するため
に、ゲート７１４が、これらビットがタップ７０２にあ
る基本クロックサイクル０−１４の間に信号ＳＥＬ−Ｔ
ＡＰによって動作可能になり、ゲート７１４の出力は、
ＮＯＲゲート７２０を通って、セレクタ６７０の端子Ａ
に送られる。クロックサイクル１５の間に、ＡＮＤゲー
ト７１０が、信号ＳＥＬ−ＭＳＧＰによって動作可能に
なり、書式ビットを発生する。このビットは、ラッチ６
１６の出力から得られ、ＡＮＤゲート７１０の出力はＮ
ＯＲゲート７２０を通ってセレクタ６７０の端子Ａへ送
られる。クロックサイクル１５の間、ラッチ６１６の出
力は、メッセージパケットがバス１９８に転送されてい
るところか、または、そのメッセージサイクルの間にＤ
−ＩＮ端子で、メッセージパケットが受け取られていな
い場合は高くなる。これらの場合、ＡＮＤゲート７１０
によって送られる信号は高い信号で、ＮＯＲゲート７２
０によって反転され、バッファ及び復元器２１５の出力
に、有効なメッセージパケットがないことを知らせる。
他の全ての場合には、ラッチ６１６の出力が低くなり、
この信号はＮＯＲゲート７２０によって反転され、バッ
ファ及び復元器２１５からのメッセージパケットが有効
であることを知らせる。これら１６サイクルの後で、シ
フトレジスタ７００を通ってシフトされているメッセー
ジパケットが、出力端子へ達し、また、ＡＮＤゲート７
１２の入力に達する。その時と、基本クロックサイクル
１６−７２全体で、ゲート７１２は信号ＳＥＬ−ＥＮＤ
によって動作可能になり、第２の相対セルアドレス及び
メッセージパケットの残りをセレクタ６７０の端子Ａへ
提供する。

【０１８７】Ｆ．例 プロセッサ／メモリのレジスタでのメッセージパケット
の発生及び受け取りの例は次の通りである。表VII は、
この例で取り上げているプロセッサ／メモリの下記のレ
ジスタ及びフラグで利用出来る情報を明記している。

【０１８８】

【表ＶＩＩ】

【０１８９】局地アドレス情報は、レジスタアドレスの
４ビットを列０から３、局地プロセッサ／メモリを識別
するアドレスの５ビットを列４から８に、列９から２３
のＩＣアドレスの１５ビットは絶対値のＩＣのアドレス
を明記し、ＩＣアドレスにパリティを提供する列２４に
は１−ビットを持つレジスタ２内に記憶される。メッセ
ージが送られてもよくなると、メッセージデータがレジ
スタ４内に記憶され、ＩＣチップ、プロセッサ／メモリ
及びレジスタを含めたその行き先のアドレスは、レジス
タ２内の局地アドレス情報と同じ順序でレジスタ１内に
あり、ビットを送れという要求は、状態レジスタ３の列
０内の１−ビットとしてセットされ、フラグを送れとい
う要求は、グローバルフラグレジスタ６内の１−ビット
ととしてセットされる。この例として、メッセージパケ
ットは、偶数受け取りレジスタ６（レジスタアドレスが
１１１０ならば）か、奇数受け取りレジスタ７（レジス
タアドレスが１１１１ならば）のどちらかで受け取られ
る。

【０１９０】これらの地点で記憶された情報について、
表VIIIが、レジスタ１内のアドレスによって特定された
ＩＣへ、レジスタ４内のデータを送り出すメッセージパ
ケットを発生し、メッセージパケットのデータを受け取
るに必要な命令を示す。

【０１９１】

【表ＶＩＩＩ】

【０１９２】サイクル５１の間に、局地プロセッサ／メ
モリがメッセージを送ろうとしていて、デイジーチェー
ン内で、より高いプロセッサ／メモリが、送れと要求を
出していなければ、ＣomＥビットがセットされる。この
時に当該プロセッサ／メモリから送る要求は、グローバ
ルフラグレジスタ６内の１−ビットとして記憶され、よ
り高いプロセッサ／メモリからの送れの要求はいずれ
も、状態レジスタ３の０列内の１−ビットとして記憶さ
れている。このプロセッサ／メモリが、送れるかどうか
は、状態ビットを補数化し、この補数化されたビットと
グローバルフラグレジスタ６の内容のＡＮＤをとること
によって計算される。結果は、ＣomＥグラグレジスタに
書き込まれる。ＣomＥビットがセットされると、ＮＡＮ
Ｄゲート２９３は動作可能になり、それによって、キャ
リ出力回線２８７上の信号をＣＩＵ１８０への信号回線
１２３へ提供する。サイクル５２の間にグローバルレジ
スタ６内に１−ビットが、ＳＷＡＰ動作によって状態レ
ジスタの０列に書き込まれる。

【０１９３】サイクル５３の間に、プロセッサ／メモリ
は、ＣＩＵ１８０への回線１２３へ、ＩＣアドレスのた
めのパリティビットを提供する。上記のように、このパ
リティビットはレジスタ２の列２４内に記憶される。そ
れは、０フラグから得た０−ビットとともに、レジスタ
２のこの桁の内容のＯＲをとることによって読み出しサ
イクルの間に読み出される。この動作の結果は、キャリ
出力回線上を、フラグレジスタ２内のデータシンクとＮ
ＡＮＤゲート２９３へ提供され、そこから回線１２３へ
送られる。

【０１９４】サイクル５３の間に、もしメッセージパケ
ットを送り出すのならこの１−ビットが送りだされる。
この１−ビットは、ＣomＥフラグレジスタ７内にセット
される。ゼロを含むレジスタ及びグラグレジスタの内容
のＯＲをとることによって読み出される。この動作の結
果はＮＡＮＤゲート２９３を通って回線１２３へ送られ
る。

【０１９５】サイクル５５から８６の間に、データは、
一度に１列ずつ、レジスタ４から読み出され、“フラグ
を受け取るな”が低いと、データは、一度に１列ずつ、
受け取りレジスタ６，７の１つに書き込まれる。メッセ
ージパケットの同時送りと受け取りは、レジスタＢの出
力をキャリ出力回線２８７へ提供し、フラグからレジス
タＡへ入力を提供するＳＷＡＰ動作によって達成され
る。レジスタＢはレジスタ４として特定され、この例と
してレジスタＡがレジスタ７として特定される。ＣＩＵ
１８０からの回線１２２からの入力は、フラグ１３であ
るデータインフラグへ送られる。これらのサイクルの各
々の読み出し部分の間に、レジスタ４の１列の信号と、
データイン端子の信号が読み出される。これらの動作の
書き込み部分の間に、キャリ出力回線上の信号がＮＡＮ
Ｄゲート２９３を通って、出力回線１２３へ提供され
る。同時に、ＣＩＵ１８０からデータインフラグ１３へ
送られた信号はレジスタ７の列に書き込まれる。

【０１９６】上述のごとく、レジスタ６又は７へのデー
タの書き込みは、“受け取るな”フラグ１の状態で条件
付けされる。この状態は、回線１７６及びセレクタ２９
４を用いてフラグ１を読み出し、ＸＯＲゲート２９９内
で、“受け取るな”フラグと回線１７８上の信号とを比
較することによって決定される。読み出しフラグ１のた
めの信号はピンＩ２２−２５上の０００１である。

【０１９７】サイクル８７の間、受け取られたメッセー
ジパケットのパリティビットは、レジスタ２内の絶対Ｉ
Ｃアドレスのパリティビットと比較される。これはレジ
スタ２の桁２４のパリティビットで、データインフラグ
入力の信号の排他的ＯＲを実行するためにＭＯＶＥ動作
を用いてなされる。もしパリティ誤りがないと、この動
作の結果は、グローバルフラグレジスタ６に書き込まれ
る低い信号でなければならない。マイクロコントローラ
２０が、パリティ誤りを見張るために、この回線をチェ
ックする。

【０１９８】サイクル０から１４の間に、メッセージパ
ケットのための相対ＩＣアドレスが発生され、ＣＩＵ１
８０に提供される。このことは、ＭＯＶＥ動作を用い
て、送信側のＩＣアドレスの絶対値と、行き先のＩＣア
ドレスの絶対値の排他的ＯＲを作り、それをキャリ出力
回線へ提供することによって達成される。

【０１９９】サイクル１５から１９の間に、ＩＣ内の特
定のプロセッサ／メモリのアドレスが、レジスタ１から
読み取られ、ＭＯＶＥ動作によってキャリ出力回線へ提
供される。サイクル２０の間に、１つのビットが行き先
レジスタが奇数かまたは偶数であるべきかを特定して送
られ、サイクル２１から２３の間に、追加のビットが、
行き先レジスタのアドレスを特定しながら送られる。こ
の例の中で、サイクル２１から２３の間に送られたビッ
トの状態は、サイクル２０の間に発生されたビットの状
態によって、レジスタ６又はレジスタ７のみにデータが
書き込まれるため、不適切である。便宜上、サイクル２
１から２３の間に送り出されたビットは、ゼロレジスタ
１５の出力とゼロフラグ入力１５を反転し、それらの値
のＯＲをとることによって得られた１−ビットである。

【０２００】サイクル２４の間に、メッセージパケット
が、径路指定回路がメッセージパケットを受け入れたか
どうかを決めるための回線１２３に、送られているかど
うかのテストが行なわれる。受け取りは、ＮＯＲゲート
３５２によって反転され、サイクル０−４４の間にデー
タインフラグに送られた回線１９９上の低い信号によっ
て知らされる。サイクル２４の間に、この信号は再び反
転されて、ＳＷＡＰ動作によって状態レジスタ３の０列
に書き込まれる。

【０２０１】サイクル２５から３８は自由で、これらの
サイクルへの命令は、ＭＯＶＥ動作による０−ビット転
送の非動作（ＮＯＰ）を提供する。

【０２０２】サイクル３９の間に、プロセッサ／メモリ
は、メッセージパケットを次に径路指定サイクルで送る
許可を要求するかどうかを計算する。この情報は状態レ
ジスタから得られ、ＯＲ動作によって回線１２４上の出
力を提供しているグローバルフラグレジスタ６に提供さ
れる。サイクル４０−４３の間に、送れの要求は、状態
レジスタから読み出され、キャリ出力回線を経て、チッ
プ上のデイジーチェーン内の局地プロセッサ／メモリの
下にあるプロセッサ／メモリのデイジー入力へ送られ
る。同時に、デイジーチェーン内で高い所にあるプロセ
ッサ／メモリからの入力は、デイジー入力から読み出さ
れ、キャリ出力によって、デイジーチェーンの下の方の
プロセッサ／メモリに提供される。４つのサイクルが、
プロセッサ／メモリからの送れの要求がチェーンの下方
へ伝播されるのを確かめるためにある。サイクル４４の
間に、チェーン内の高い所のプロセッサ／メモリのいず
れからの送れの要求が、キャリ出力回線へ書き込まれ、
この情報は、状態レジスタにも書き込まれる。

【０２０３】サイクル４５の間に、もしメッセージがこ
のＩＣに送達されようとしているならば、１個の１−ビ
ットが、データインフラグへの回線１２２上に提供され
る。このビットは、“受け取るな”フラグレジスタ１
を、ＣomＥＩn での入力の状態の反対である０−ビット
でセットすることにより、このレジスタの状態を計算す
るのに用いられる。このことは、ＯＲ動作によって、デ
ータイン入力を補数化し、それをフラグレジスタ１へ書
き込むことによって行なわれる。

【０２０４】サイクル４６から５０の間に、プロセッサ
／アドレスが、ＣＩＵ１８０からの回線１２２上に送達
される。各プロセッサ／メモリは、このアドレスを自分
のアドレスと、これら２つのアドレスの排他的ＯＲをと
り、フラグレジスタ１内で見られた相違を積み重ねるた
めにＭＯＶＥ動作を用いて、比較する。もし、違いが見
られない場合は、フラグレジスタ１は、局地プロセッサ
／メモリがメッセージパケットの行き先であることを知
らせる０−ビットを保持する。

【０２０５】その後、径路指定サイクルは、全てのメッ
セージパケットが送達され終るまで続く。

【０２０６】Ｇ．代替案 この技術に熟練する人々には明らかであるように、本発
明の精神と範囲内で、上述のシステムには数多くの変更
が可能である。本体コンピュータ１０，マイクロコンピ
ュータ３０及びプロセッサ／メモリの直線のアレイの使
用、及び、データソース４０及びデータシンク９０及び
関連するバッファによるプロセッサ／メモリへ、そし
て、それらからのデータの提供はほんの一例である。例
えば、もし本体コンピュータが充分速ければ、命令シー
ケンス発生は、マイクロコントローラの代わりにコンピ
ュータで行なうことも出来る。もしくは、多くの応用に
おいて、マイクロコントローラ及びプロセッサ／メモリ
のアレイの動作に本体コンピュータを用いる必要がな
い。データソース４０，バッファ５０，６０，６５，７
０，７５，８０、とデータシンク９０の他の配置も可能
である。プロセッサ／メモリの直線状のアレイは、比較
的簡単な組織と厳密な並行動作の迅速な実行という長所
をもっているが、この組織は、本発明の実行には必要で
はない。個別のプロセッサ／メモリは厳密に線型アレイ
内に、図２の螺旋型接続に代表されるように接続出来る
が、２次元的８角形もしくは１０角形又は他の形態、３
次元的アレイで接続させることも出来る。ある応用で
は、チップの径路指定回路を通る接続を除いて、違うチ
ップ上のプロセッサ／メモリ間のどのような接続も使わ
ないことも出来る。

【０２０７】プロセッサ／メモリの数、位置、個別の機
能も変化させられる。本発明のコンピュータシステムは
プロセッサ／メモリの数が、これより多くても少なくて
も良い。本発明の利点は、約１０，０００個のプロセッ
サ／メモリを使用した時にはっきりしてくる。各チップ
上に３２のプロセッサ／メモリ、各ＰＣ板上に６４チッ
プという２²⁰プロセッサ／メモリの配置は、単なる一例
である。現在の技術では、この配置は、妥当な費用と思
えるもので実現出来る。将来は、各チップ上にもっと多
くのプロセッサ／メモリを置けるであろう。ｎ−立方体
の次元の数も、相互結合させるプロセッサ／メモリの数
にあわせて変化させられる。ある応用では、径路指定回
路を、プロセッサ／メモリが取り付けられているＩＣと
は違うＩＣに作る方が有利になるだろう。ある場合に
は、２つ以上のタイプのプロセッサ／メモリを使用する
のが良いこともある。例えば、特別な算術的機能を持つ
プロセッサ／メモリが、汎用プロセッサ／メモリと共に
有用であることもある。設計変化も、ＩＣの回路におい
て行なわれるだろう。例えば、ピン計数は、命令ピンの
時分割多重方式によって、変わってくるだろう。

【０２０８】立方体の各次元でＩＣチップに２つの可能
な配置のあるブールｎ−立方体の径路指定回路を説明し
てきたが、本発明を、各チップが、ｎ−立方体の１次元
以上の３つ以上の位置に配置されてもよい。このような
配置では、各チップを接続するには、いくつかの可能性
がある。径路指定回路２００の一般的形態を保つ配置で
は、各セルの各次元の出力回線３９を、同じ次元内の他
の１つだけのセルの入力回線３８へ接続する。図６の各
チップ１００の入力及び出力回線３８，３９の接続パタ
ーンを一般化するため、１次元内の１アドレスにチップ
が位置する場合に、その出力回線は０アドレスに位置す
る最も近い隣接チップに接続され、そのアドレスは１単
位だけ小さく、また、ある次元でチップが０アドレスに
位置する場合は、その出力回線は、その次元において最
高のアドレスである１アドレスに置かれたチップに接続
される。このパターンを、ある次元の３つ以上のアドレ
スにチップが置かれる場合に応用するには、最高アドレ
スにあるチップの出力回線を、次に高いアドレスその他
にあるチップの入力に接続するだけで良い。そして、０
アドレスにあるチップの出力回線を、最高アドレスにあ
るアドレスの入力回線に接続する。例えば、チップがあ
る次元の４アドレスに置くことが出来るとすると、アド
レス３のチップの出力回線を、アドレス２にあるチップ
の入力回線に接続し、アドレス２チップの出力回線を、
アドレス１のチップの入力回線に、アドレス１のチップ
の出力回線をアドレス０の入力回線に、そしてアドレス
０の出力回線をアドレス３の入力回線に接続する。ある
いは、接続を反対の方向に行なうことも出来る。

【０２０９】相対アドレス発生及び径路指定回路におい
ても修正が必要になるだろう。しかし、これらの修正は
これらの機能の汎用化から明らかになる。このように、
各次元に２つだけＩＣアドレスがある場合は、相対アド
レスは、２つのアドレスの排他的ＯＲをとることによっ
て決められる。しかし、これは、他のアドレスから１つ
のアドレスを減じ、負数を補数として表わすことの等価
である。同様に、先頭アドレスビットを調べて、メッセ
ージパケットが行き先へ着いたかどうかを決める径路決
定機能は、一般的には、先頭アドレスビットが０−数字
かどうでないかを決めることである。それが、０−数字
であれば、メッセージパケットは、その次元内の行き先
に到達している。さもなければ、その次元の他のアドレ
スへ径路指定されなければならない。ある次元に２アド
レス以上ある場合、相対アドレスの発生と、そのアドレ
スによって特定されたメッセージパケットの径路指定は
似たものになる。相対アドレスは、行き先ＩＣのアドレ
スを開始ＩＣのアドレスから減算し、メッセージパケッ
トが行き先に達するために、その次元内で横切らねばな
らないノードの数を得ることによって決められる。負数
は、その補数に変換することによって簡単に取り扱え
る。回路割り当て装置の各列のバスアクセス論理内の径
路指定回路は、メッセージパケットの先頭アドレスビッ
ト内に０−数字があるかどうかをテストするだけであ
る。もし、０−数字があると、メッセージパケットは、
その次元内でアドレス指定されているアドレスに達して
おり、その次元内の異なるアドレスへ径路指定する必要
がない。先頭ビットが０−数字でない場合は、メッセー
ジパケットは正しいアドレスになく、その次元内でのア
ドレスが１単位小さい最も近い隣接ノードに径路指定す
ることが出来る。複製アドレスが径路指定された場合、
その次元の相対アドレス数字は、１だけ減ずることによ
り更新出来る。

【０２１０】１次元内にＩＣチップに２アドレス以上あ
る回路のこの例を考えると、このようなスキーマは上記
のブールｎ−立方体のＩＣチップの同数を相互接続させ
るために用いられる入力及び出力回線３８，３９の数を
減少させ、従って、径路指定障害の可能性を増すことが
わかる。しかし、チップ間の相互通信が低い応用におい
ては、このような代替案は実用的であると分かるであろ
う。

【０２１１】上述の各構成要素についても、単なる一例
である。ＲＡＭ２５０及びフラグコントローラ２９０の
特定の大きさは、実例にすぎない。ある応用において
は、もっと大型のＲＡＭ及びコントローラの方が良いか
も知れない。もちろん、もっと小型のものを用いても良
い。ビット−直列ＡＬＵ２８０は、並列ＡＬＵと入れか
えることも出来るし、ＡＬＵへの入力の数及び／又はそ
れからの入力の数が違っていても良い。プロセッサ／メ
モリの開示された実施例は、全てのアドレスデコーディ
ングをＰＬＡ１５０内で行なうが、ある場合には、デコ
ーディングのいくらかを、各プロセッサ／メモリで行な
う方が有利であろう。各プロセッサ／メモリのＡＬＵ，
ＲＡＭ及びフラグコントローラは、上記の実施例では、
他のプロセッサ／メモリのそれらとは独立して作動して
いるが、そうではない組合わせも可能である。例えば、
各ＡＬＵは、ＩＣアドレスがＩＣチップ上の全てのプロ
セッサ／メモリに記憶される単一のレジスタのように１
つ又はそれ以上の同じレジスタへのアクセスを持つこと
も出来る。ＡＮＤ，ＯＲ，ＡＤＤ，ＳＷＡＰ及びＭＯＶ
Ｅの５個の基本動作の命令セットの使用が好ましいが、
追加の動作を用いてこの発明を実施しても良い。加え
て、表VIの３２の命令から異なる数の命令を用いて、発
明を実施しても良い。

【０２１２】径路指定回路２００においても、数多くの
変更が出来るだろう。回路割り当て装置２０５の列の数
はｎ−立方体内の次元の数によって決まる。行数は、径
路指定回路の記憶要求量によって異なる。このような要
求量は、どのくらいのメッセージパケット径路指定がシ
ステムで用いられているかによって、１つ１つのシステ
ムによって変る。ある応用では、メッセージ注入器２２
０へ複数の出力回線１９４，１９６を、また／もしく
は、メッセージ検出器２１０及び注入器２２０から複数
の出力回線１９７，１９８，１９９を備えた方が良いこ
ともある。メッセージパケットが径路指定されねばなら
ない次元の数によって、バッファ及びアドレス復元器２
１５内のメッセージパケットを分類することが望ましい
こともある。

【０２１３】命令の処理において数多くの変更も行なえ
る。前のメッセージパケットが完全に送達されないうち
に、続きのメッセージパケットが発生されるように、径
路指定サイクルを重複させると有利であることもある。
追加の誤り検知及び訂正は、追加のパリティビットを使
うことによって行なえる。条件的動作は１個以上のフラ
グに基づいていても良い。間接アドレス指定が望ましい
こともある。

【０２１４】性能を強化するために上記のシステムに、
数多くの機構を組み合わせることも出来る。例えば、各
チップに、チップ上の各プロセッサ／メモリの個別のダ
イナミックＲＡＭの内容の状態を保存するために、外部
メモリを追加しても良い。各プロセッサ／メモリのアド
レスは、各アドレスを動作の開始時に装填する必要をな
くすために、ハード配線で供給することも出来る。入力
は、データソース４０を通さず、イメージセンサを通し
て直接各プロセッサ／メモリに行なうことも出来る。も
しくは、コンピュータ１０に、各プロセッサ／メモリの
個別のレジスタへの直接アクセスを持たせても良い。最
後に、シリコンに作り込まれ従来からある電線で接続さ
れた超ＬＳＩ回路の現在の技術の点から、発明を説明し
てきたが、本発明の概念は、他の技術にも転用出来ると
いうことも認識されるべきである。シリコンＩＣ３５
を、例えばガリウム砒素のようなもので作られていてし
かも同じ機能を持つ他の回路で代替しても良く、従来か
らの電線を、例えば、光ファイバで代替しても良い。

【図面の簡単な説明】

【図１】本発明による並列処理集積回路（ＩＣ）のアレ
イを用いるコンピュータシステムの概略説明図である。

【図２】本発明による並列処理集積回路（ＩＣ）のアレ
イを用いるコンピュータシステムの概略説明図である。

【図３】並列処理ＩＣ間の相互接続パターンのいくらか
を理解する上に有用な概略説明図である。

【図４】並列処理ＩＣ間の相互接続パターンのいくらか
を理解する上に有用な概略説明図である。

【図５】図１および図２のアレイ内で１つのＩＣから他
のＩＣへ送られるメッセージの書式と、図１および図２
に描かれたコンピュータシステムの動作を理解するのに
有用なクロック信号波形のいくつかを示す波形図であ
る。

【図６】並列処理ＩＣを持ついくつかの超ＬＳＩパッケ
ージを取り付ける印刷配線板の概略説明図である。

【図７】図１および図２のアレイの１個の並列処理ＩＣ
の実施例のブロック図である。

【図８】図１および図２のアレイの１個の並列処理ＩＣ
の実施例のブロック図である。

【図９】図７のブロック図中に描かれたプロセッサ／メ
モリの１つのブロック図である。

【図１０】図７のブロック図中に描かれたプロセッサ／
メモリの１つのブロック図である。

【図１１】図８のブロック図中に描かれたインタフェー
ス装置の論理図である。

【図１２】図１１の回路の動作を理解するのに有用ない
くつかの波形図である。

【図１３】図１１の回路の動作を理解するのに有用ない
くつかの波形図である。

【図１４】図８のブロック図に描かれた径路指定回路の
ブロック図である。

【図１５】図１４の径路指定回路中の回線割り当て機構
の例示的実施例の論理図である。

【図１６】図１５の回線割り当て機構の一部分の論理図
である。

【図１７】図１４〜図１６の回路動作を理解する上に有
用ないくつかの波形図である。

【図１８】図１４に描かれた径路指定回路の追加部分の
例示的実施例の論理図である。

【図１９】図１７に描かれた回路の動作を理解する上に
有用ないくつかの波形図である。

【図２０】図７及び図８に描かれた回路の超ＬＳＩ回路
の配置図である。

【符号の説明】 １０ コンピュータ ２０ マイクロプロセッサ ３０ アレイ ４０ データソース ５０，６０，６５，７０，７５，８０ バッファ ９０ データシンク

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数の処理チップを含む処理アレイを有
   するデジタル・コンピュータ・システムで使用されるこ
   とを目的とした処理チップ(35)であって、該処理チップ
   は複数のプロセッサ／メモリ回路を含んでおり、各プロ
   セッサ／メモリ回路はプロセッサ回路（図９) とメモリ
   回路（図１０）を含んでいて、 該プロセッサ回路はそれに関連するメモリ回路から受け
   取ったデータを、該プロセッサ回路のすべてに並列に受
   信されたプロセッサ制御信号に従って処理して、処理デ
   ータを出力し、 該メモリ回路はデータを格納するための複数のレジスタ
   を備えており（各レジスタは１ビット線255 に接続され
   たセル252 の集合である）、該レジスタは、複数の個別
   的にアドレス指定可能な動的データ記憶セル(252) を含
   み、該メモリ回路の各レジスタは、メモリ回路のすべて
   に並列に受信されたレジスタ・アドレス信号（線152、 1
   54に現われる）を一意的にコード化することによって定
   義されたアドレスによって識別され、該メモリ回路はメ
   モリ制御信号を受けると、これに応えて、該レジスタ・
   アドレス信号によって識別されたレジスタから格納デー
   タを並列に、処理のためにその関連プロセッサに送ると
   共に、その関連プロセッサから受け取った処理データを
   該レジスタ・アドレス信号によって識別されたレジスタ
   に格納するようにしたことを特徴とする処理チップ。
2. 【請求項２】 特許請求の範囲第１項の記載において、
   各プロセッサ／メモリ回路ごとに、各レジスタは、レジ
   スタ・データ転送通路(255) と、該メモリ回路のすべて
   における該レジスタのすべてに並列に受信されたセル・
   アドレス信号を受けて、該データ記憶セルのうち選択し
   たものと該レジスタ・データ転送通路との間のデータ転
   送を制御するためのセル読み書き制御回路(261、 267)と
   を備えており、該メモリ回路は、該レジスタのすべての
   レジスタ・データ転送通路に接続されて、該レジスタ・
   アドレス信号を受けると、それに応えて、該レジスタ・
   データ転送通路と該プロセッサ回路との間のデータと処
   理データの転送を選択的に制御するためのレジスタ・セ
   レクタ回路(275、 276)を含んでいることを特徴とする処
   理チップ。
3. 【請求項３】 特許請求の範囲第２項の記載において、
   各レジスタは、該レジスタ・セレクタ回路に接続され
   て、読取りフェーズ期間に該レジスタ・データ転送通路
   からのデータをバッファに入れ、処理フェーズ期間に該
   レジスタ・セレクタ回路からのデータをバッファに入れ
   るためのデータ・バッファ回路(264) を含み、該データ
   ・バッファは書込みフェーズ期間にバッファに入れたデ
   ータを結合して該レジスタ・データ転送通路上に送出す
   るようになっており、 該セル読み書き制御回路は、各々がセルと関連づけられ
   た複数のセル転送回路(261、 267)から構成され、セル・
   アドレス信号を受けたとき、それに応えて、読取りフェ
   ーズ期間にその関連レジスタから該レジスタ・データ転
   送通路へのデータ転送を制御し、書込みフェーズ期間に
   該レジスタ・データ転送通路からその関連セルへのデー
   タ転送を制御してそこにデータを格納するようにしたこ
   とを特徴とする処理チップ。
4. 【請求項４】 特許請求の範囲第３項の記載において、
   各々の該データ・バッファ回路は、該レジスタ・セレク
   タ回路に接続されたデータ記憶手段(266) であって、該
   レジスタ・アドレス信号を受けて該レジスタ・セレクタ
   回路から転送されるデータを受け入れて記憶するための
   データ記憶手段と、該読取りフェーズを定義する読取り
   信号を受けて、レジスタ転送データ通路(265) からのデ
   ータを該データ記憶手段と該レジスタ・セレクタ回路に
   結合するための読取りゲート(267) と、該書込みフェー
   ズを定義する書込み信号を受けて、該データ記憶手段か
   らのデータを該レジスタ転送データ通路と結合してセル
   に記憶するための書込みゲート(267) とを含むことを特
   徴とする処理チップ。
5. 【請求項５】 特許請求の範囲第４項の記載において、
   各レジスタは、該レジスタのすべてのプリ・チャージ回
   路に並列に受信されたプリ・チャージ信号("PC")を受け
   て、該読取りフェーズの前に該レジスタ・データ転送通
   路をプリ・チャージ状態にするためのプリ・チャージ回
   路(271) をさらに含むことを特徴とする処理チップ。
6. 【請求項６】 特許請求の範囲第１項の記載において、 該処理チップは、該プロセッサ制御信号を受けて、デコ
   ード化したプロセッサ制御信号を発生するプロセッサ制
   御信号デコード回路(150) をさらに含み、 各々の該プロセッサ回路は該データ信号と該デコード化
   したプロセッサ制御信号を受けて該処理データを生成す
   ることを特徴とする処理チップ。
7. 【請求項７】 特許請求の範囲第６項の記載において、
   各々の該プロセッサ回路は、その関連メモリ回路から送
   られてきたデータを受けて、デコード化データ信号を発
   生するデータ信号デコーダと、該デコード化データ信号
   と該デコード化プロセッサ制御信号を受けて該処理デー
   タを生成する処理データ生成回路とを含むことを特徴と
   する処理チップ。
8. 【請求項８】 特許請求の範囲第７項の記載において、
   該処理データ信号生成回路は、データをコード化した形
   で表わしたデータ信号をメモリ回路から受け取り、デコ
   ード化プロセッサ制御信号を該プロセッサ制御信号デコ
   ード化回路から受け取ると、各々が選択的に励起される
   複数の一致ゲートから構成され、該データ信号デコーダ
   は、メモリ回路から受け取ったデータのさまざまなコー
   ド化に対応する該データ信号を生成することを特徴とす
   る処理チップ。
9. 【請求項９】 特許請求の範囲第８項の記載において、
   該処理データ信号生成回路は、和信号生成回路(284) と
   キャリ信号生成回路(286) とを含み、各々は複数の一致
   ゲート（284、 286に示すトランジスタ）から構成され、
   該デコード化プロセッサ制御信号は該和信号生成回路の
   一致ゲートの励起を制御するための和デコード化プロセ
   ッサ制御信号と、該キャリ信号生成回路の一致ゲートの
   励起を制御するためのキャリ・デコード化プロセッサ制
   御信号を含んでいることを特徴とする処理チップ。
10. 【請求項１０】 特許請求の範囲第１項の記載におい
    て、該制御回路から経路指定制御信号を受けると、それ
    に応えて、該プロセッサ回路で生成されたメッセージ・
    パケットを選択的に受信して相互接続手段を経由して転
    送し、宛先IDが該処理チップのプロセッサ／メモリ回路
    を示しているパケットをそのプロセッサ／メモリ回路に
    送るためのグローバル経路指定インタフェース回路(20
    0) をさらに含んでいることを特徴とする処理チップ。