JPH06224188A - 集積回路製造方法 - Google Patents
集積回路製造方法Info
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- JPH06224188A JPH06224188A JP5282863A JP28286393A JPH06224188A JP H06224188 A JPH06224188 A JP H06224188A JP 5282863 A JP5282863 A JP 5282863A JP 28286393 A JP28286393 A JP 28286393A JP H06224188 A JPH06224188 A JP H06224188A
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- dielectric
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
- Physical Vapour Deposition (AREA)
- ing And Chemical Polishing (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 本発明は、特に平面化された誘電体を有する
集積回路及びその製造方法を提供する。 【構成】 平坦化された誘電体（例えば４３）を備えた
集積回路の形成方法が開示される。ランナー（例えば２
５）及びゲート（例えば２３）は保護誘電体層（例えば
２１）で覆われる。次に、普通の誘電体（例えば４３）
が堆積され、回路表面全体にわたって平坦化される。窓
（例えば４９，４７）がランナーとソース（例えば２
７）／ドレイン（例えば２９）領域に開けられる時、保
護誘電体（例えば２１）は、ランナー（例えば２５）上
のエッチング処理を遅くさせるのに役立ち、それによ
り、ソース（例えば２７）またはドレイン（例えば２
９）を得るためのエッチング加工に要する追加時間の
間、ランナー（例えば２５）を損傷から保護する。
集積回路及びその製造方法を提供する。 【構成】 平坦化された誘電体（例えば４３）を備えた
集積回路の形成方法が開示される。ランナー（例えば２
５）及びゲート（例えば２３）は保護誘電体層（例えば
２１）で覆われる。次に、普通の誘電体（例えば４３）
が堆積され、回路表面全体にわたって平坦化される。窓
（例えば４９，４７）がランナーとソース（例えば２
７）／ドレイン（例えば２９）領域に開けられる時、保
護誘電体（例えば２１）は、ランナー（例えば２５）上
のエッチング処理を遅くさせるのに役立ち、それによ
り、ソース（例えば２７）またはドレイン（例えば２
９）を得るためのエッチング加工に要する追加時間の
間、ランナー（例えば２５）を損傷から保護する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に集積回路に関
し、特に、平面化された誘電体を有する集積回路及びそ
の製造方法に関する。
し、特に、平面化された誘電体を有する集積回路及びそ
の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】集積回
路の製造においては、電気接点を下にある領域または伝
導体に作ることができるように、１つ以上の誘電体層に
“窓”と呼ばれる（“コンタクト”または“バイア”と
も呼ばれる）開口部の形成を要することがある。窓を開
けられた後、伝導性物質が窓内に堆積される。また、伝
導性物質は誘電体上にも堆積される。次に、伝導体層は
リソグラフィック的にパターンが描かれ、“ランナー”
と呼ばれることがある電気的伝導体を形成する。集積回
路の寸法は１ミクロン以下にまで縮小したので、窓を形
成する前に誘電体層を平坦化することが益々一般的にな
った。平坦化処理は、誘電体層または後で形成される伝
導体層にパターンを描くために行なわれ得る後のリソグ
ラフィック作業のためのより平らな誘電体表面をもたら
す。換言すれば、より平坦な表面は、パターンを限定す
るレジスト層を露光するのに用いられる光学装置のため
の場の深さの要求を減じる。さらに、第１の誘電体層
（すなわちゲート及びソース／ドレイン領域に隣接する
誘電体層）の平坦化は、いわゆる多レベル金属処理にお
ける後の誘電体及び伝導体層のパターン描画を容易にす
る。
路の製造においては、電気接点を下にある領域または伝
導体に作ることができるように、１つ以上の誘電体層に
“窓”と呼ばれる（“コンタクト”または“バイア”と
も呼ばれる）開口部の形成を要することがある。窓を開
けられた後、伝導性物質が窓内に堆積される。また、伝
導性物質は誘電体上にも堆積される。次に、伝導体層は
リソグラフィック的にパターンが描かれ、“ランナー”
と呼ばれることがある電気的伝導体を形成する。集積回
路の寸法は１ミクロン以下にまで縮小したので、窓を形
成する前に誘電体層を平坦化することが益々一般的にな
った。平坦化処理は、誘電体層または後で形成される伝
導体層にパターンを描くために行なわれ得る後のリソグ
ラフィック作業のためのより平らな誘電体表面をもたら
す。換言すれば、より平坦な表面は、パターンを限定す
るレジスト層を露光するのに用いられる光学装置のため
の場の深さの要求を減じる。さらに、第１の誘電体層
（すなわちゲート及びソース／ドレイン領域に隣接する
誘電体層）の平坦化は、いわゆる多レベル金属処理にお
ける後の誘電体及び伝導体層のパターン描画を容易にす
る。
【０００３】誘電体層を平坦化するために、種々の技術
が開発されてきた。“レジスト エッチバック”として
呼ばれる技術は、平坦化されるべき表面上へのレジスト
物質の堆積を含む。レジストは流動体なので、その上部
表面は、下にあるでこぼこにかかわらず平らな輪郭をお
びる。レジストのエッチング速度は誘電体のエッチング
速度と同じに選ばれているので、硬化したレジスト及び
下にある誘電体のプラズマエッチングは、レジストの平
らな表面を下にある誘電体に転写させる。他の技術で
は、誘電体の表面を平坦化するために機械的なウェハ研
磨器が用いられる。
が開発されてきた。“レジスト エッチバック”として
呼ばれる技術は、平坦化されるべき表面上へのレジスト
物質の堆積を含む。レジストは流動体なので、その上部
表面は、下にあるでこぼこにかかわらず平らな輪郭をお
びる。レジストのエッチング速度は誘電体のエッチング
速度と同じに選ばれているので、硬化したレジスト及び
下にある誘電体のプラズマエッチングは、レジストの平
らな表面を下にある誘電体に転写させる。他の技術で
は、誘電体の表面を平坦化するために機械的なウェハ研
磨器が用いられる。
【０００４】不幸にして、平坦化は、上述の理由のため
に好ましいが、後処理においてある問題を生じる。誘電
体層が平坦化された後、上述のように、誘電体をエッチ
ングして窓を開ける必要がある。平坦化された誘電体の
厚さは下にある輪郭部分に関連して変わるので、窓エッ
チング処置は、オーバーエッチングになり、これらの下
にある輪郭部分を若干傷つけることがある。例えば、典
型的なＦＥＴの窓エッチング処理では、フィールド酸化
物上に広がるゲートランナーは、該ゲートランナーと同
様にソース及びドレイン領域にも窓を開けるためにもく
ろまれるエッチング処理によって傷つけられることがあ
る。
に好ましいが、後処理においてある問題を生じる。誘電
体層が平坦化された後、上述のように、誘電体をエッチ
ングして窓を開ける必要がある。平坦化された誘電体の
厚さは下にある輪郭部分に関連して変わるので、窓エッ
チング処置は、オーバーエッチングになり、これらの下
にある輪郭部分を若干傷つけることがある。例えば、典
型的なＦＥＴの窓エッチング処理では、フィールド酸化
物上に広がるゲートランナーは、該ゲートランナーと同
様にソース及びドレイン領域にも窓を開けるためにもく
ろまれるエッチング処理によって傷つけられることがあ
る。
【０００５】
【課題を解決するための手段】例として、エッチング問
題は本発明により取り組まれ、本発明は、基板上に盛り
上がった輪郭部分を形成する工程と、該輪郭部分上に第
１の層を形成する工程とを含み、前記第１の層は基板を
覆わず、予め決められた厚さを有する。次に、第１の層
上と基板上とに第２の層が形成される。次に、この第２
の層は平坦化される。第１及び第２の層は、第１及び第
２の開口部を作るために選択的にエッチングされる。第
１の開口部は輪郭部分上にあり、第２の開口部は基板上
にある。第１の層の厚さは、第２の開口部が基板を露光
するのと同時に第１の開口部が輪郭部分を露出するよう
に選ばれる。例として、輪郭部分はゲートまたはランナ
ーであり得る。
題は本発明により取り組まれ、本発明は、基板上に盛り
上がった輪郭部分を形成する工程と、該輪郭部分上に第
１の層を形成する工程とを含み、前記第１の層は基板を
覆わず、予め決められた厚さを有する。次に、第１の層
上と基板上とに第２の層が形成される。次に、この第２
の層は平坦化される。第１及び第２の層は、第１及び第
２の開口部を作るために選択的にエッチングされる。第
１の開口部は輪郭部分上にあり、第２の開口部は基板上
にある。第１の層の厚さは、第２の開口部が基板を露光
するのと同時に第１の開口部が輪郭部分を露出するよう
に選ばれる。例として、輪郭部分はゲートまたはランナ
ーであり得る。
【０００６】
【実施例】図１を参照すると、ＭＯＳ集積回路の部分的
に作られた一部が示されている。図中１１は、シリコ
ン、エピタキシャルシリコン、ドープシリコン等であり
得る基板を示す。参照番号１３及び１５は、例えばＬＯ
ＣＯＳ（local oxidation ofsiricon：シリコンの局部
酸化）で形成され得るフィールド酸化物を示す。図中１
７及び１９は、それぞれ、（シリコン酸窒化物が適する
と考えられ得るが、典型的にはシリコンニ酸化物であ
る）ゲート誘電体と、ポリシリコンのような伝導性物質
であるゲート伝導体を示す。
に作られた一部が示されている。図中１１は、シリコ
ン、エピタキシャルシリコン、ドープシリコン等であり
得る基板を示す。参照番号１３及び１５は、例えばＬＯ
ＣＯＳ（local oxidation ofsiricon：シリコンの局部
酸化）で形成され得るフィールド酸化物を示す。図中１
７及び１９は、それぞれ、（シリコン酸窒化物が適する
と考えられ得るが、典型的にはシリコンニ酸化物であ
る）ゲート誘電体と、ポリシリコンのような伝導性物質
であるゲート伝導体を示す。
【０００７】図中２１は、例示的にＴＥＯＳから形成さ
れるシリコン酸化物であり得る誘電体物質を示す。図１
の構造は、（フィールド酸化物の限定後に）全体を覆う
誘電体層を堆積し、次に、全体を覆う伝導体層を堆積
し、次に、全体を覆う誘電体層を堆積することにより形
成され得る。フォトレジストが前記３つの層の上部にか
けられ、続いてパターンを描かれる。次に、パターンが
描かれたフォトレジストは、下にある誘電体層をエッチ
ングするためのマスクとして用いられる。下にある誘電
体層がエッチングされた後、フォトレジスストは随意に
除去でき、エッチング済みの誘電体は下にある伝導体を
エッチングするためのマスクとして用いることができ
る。かけがえとして、フォトレジストは適所残すことが
許され得る。用語“ハードマスク”エッチングは、上に
ある誘電体が下にある層をエッチングするためのマスク
として役立つそれらの処理に適用される。
れるシリコン酸化物であり得る誘電体物質を示す。図１
の構造は、（フィールド酸化物の限定後に）全体を覆う
誘電体層を堆積し、次に、全体を覆う伝導体層を堆積
し、次に、全体を覆う誘電体層を堆積することにより形
成され得る。フォトレジストが前記３つの層の上部にか
けられ、続いてパターンを描かれる。次に、パターンが
描かれたフォトレジストは、下にある誘電体層をエッチ
ングするためのマスクとして用いられる。下にある誘電
体層がエッチングされた後、フォトレジスストは随意に
除去でき、エッチング済みの誘電体は下にある伝導体を
エッチングするためのマスクとして用いることができ
る。かけがえとして、フォトレジストは適所残すことが
許され得る。用語“ハードマスク”エッチングは、上に
ある誘電体が下にある層をエッチングするためのマスク
として役立つそれらの処理に適用される。
【０００８】エッチング処理の終了後、ゲート１９及び
ランナー２５が限定される。上にある誘電体層２１の厚
さは、下記に説明されるように特に注意して選ばれる。
ランナー２５が限定される。上にある誘電体層２１の厚
さは、下記に説明されるように特に注意して選ばれる。
【０００９】ゲート１９の限定後、ソース２７及びドレ
イン２９を、典型的にはイオン注入によって形成するこ
とができる。
イン２９を、典型的にはイオン注入によって形成するこ
とができる。
【００１０】図２及び３では、誘電体層３１を（随意
に）全体を覆って堆積し、続いてエッチングを施してス
ペーサ３３、３５、３７及び３９を形成することができ
る。単一層スペーサを用いるかまたは多層スペーサを用
いるかは随意である。
に）全体を覆って堆積し、続いてエッチングを施してス
ペーサ３３、３５、３７及び３９を形成することができ
る。単一層スペーサを用いるかまたは多層スペーサを用
いるかは随意である。
【００１１】図４では、例としてＴＥＯＳであり得る誘
電体層４１が形成される。次に、例としてホウ素及び／
または燐のようなドーパントでドープされたＴＥＯＳで
あり得る第２の誘電体層４３が、層４１の上に形成され
る。
電体層４１が形成される。次に、例としてホウ素及び／
または燐のようなドーパントでドープされたＴＥＯＳで
あり得る第２の誘電体層４３が、層４１の上に形成され
る。
【００１２】図５では、誘電体層４３は平滑化または平
坦化のどちらかがなされ、それにより滑らかなまたは平
坦化された上部表面４５を生じる。
坦化のどちらかがなされ、それにより滑らかなまたは平
坦化された上部表面４５を生じる。
【００１３】１回のエッチング工程で、接合部２７まで
窓４７を開けかつランナー２５まで窓４９を開けること
が望ましい。（後続の処理の間に、窓４７及び４９は伝
導性物質が充填されるだろう。）（典型的にはＢＰＴＥ
ＯＳである）誘電体物質４３は、（典型的にはドープさ
れていないＴＥＯＳである）誘電体４１のエッチング速
度より早いエッチング速度を持つように選ばれる。ま
た、ランナー２５を覆う誘電体層２１は、誘電体層４３
のエッチング速度より遅いエッチング速度を持つように
選ばれる。図５を吟味すると、まずランナー２５上のエ
ッチング処理は比較的早いエッチングの誘電体４３の厚
さｔ1 を横切り、次に、より遅いエッチングの誘電体４
１の厚さｔ3 とより遅いエッチングの誘電体２１の厚さ
ｔ4 を横切らなければならないことが明らかになる。同
時に、接合部２７上のエッチング処理は、比較的早いエ
ッチングの誘電体４３の厚さｔ2 とより遅いエッチング
の誘電体４１の厚さｔ3 を横切らなければならない。誘
電体４３のエッチング速度がｒ1 で示され、誘電体２１
のエッチング速度がｒ3 で示される場合、誘電体２１の
望ましい厚さｔ4 は次式で与えられる。
窓４７を開けかつランナー２５まで窓４９を開けること
が望ましい。（後続の処理の間に、窓４７及び４９は伝
導性物質が充填されるだろう。）（典型的にはＢＰＴＥ
ＯＳである）誘電体物質４３は、（典型的にはドープさ
れていないＴＥＯＳである）誘電体４１のエッチング速
度より早いエッチング速度を持つように選ばれる。ま
た、ランナー２５を覆う誘電体層２１は、誘電体層４３
のエッチング速度より遅いエッチング速度を持つように
選ばれる。図５を吟味すると、まずランナー２５上のエ
ッチング処理は比較的早いエッチングの誘電体４３の厚
さｔ1 を横切り、次に、より遅いエッチングの誘電体４
１の厚さｔ3 とより遅いエッチングの誘電体２１の厚さ
ｔ4 を横切らなければならないことが明らかになる。同
時に、接合部２７上のエッチング処理は、比較的早いエ
ッチングの誘電体４３の厚さｔ2 とより遅いエッチング
の誘電体４１の厚さｔ3 を横切らなければならない。誘
電体４３のエッチング速度がｒ1 で示され、誘電体２１
のエッチング速度がｒ3 で示される場合、誘電体２１の
望ましい厚さｔ4 は次式で与えられる。
【００１４】
【数２】
【００１５】したがって、誘電体２１の厚さと、誘電体
４３及び２１の相対的エッチング速度の賢明な選択によ
り、ランナーを傷付けるリスクを減らして、ランナーに
も接合部（すなわちソースまたはドレイン）にも同様に
開口部を作ることができる、平坦化可能な誘電体構造を
形成することが可能である。
４３及び２１の相対的エッチング速度の賢明な選択によ
り、ランナーを傷付けるリスクを減らして、ランナーに
も接合部（すなわちソースまたはドレイン）にも同様に
開口部を作ることができる、平坦化可能な誘電体構造を
形成することが可能である。
【００１６】図５において、開口部４９及び４７の上部
はテーパー状になっていることに気づくであろう。図に
示されるテーパー構造を作るために種々のエッチング処
理を用いることができる。テーパー状開口部は、後でア
ルミニウムを充填する場合に有効である。代わりにタン
グステンプラグ加工が望まれる場合は、開口部４９及び
４７は垂直面で作ることができる。
はテーパー状になっていることに気づくであろう。図に
示されるテーパー構造を作るために種々のエッチング処
理を用いることができる。テーパー状開口部は、後でア
ルミニウムを充填する場合に有効である。代わりにタン
グステンプラグ加工が望まれる場合は、開口部４９及び
４７は垂直面で作ることができる。
【００１７】望むなら、随意の珪化物層を伝導体１９上
に形成しても良い。さらに、処理設計者が誘電体４３か
ら基板１１中へのドーパントの移動を恐れない場合は、
誘電体４１を除去しても良い。
に形成しても良い。さらに、処理設計者が誘電体４３か
ら基板１１中へのドーパントの移動を恐れない場合は、
誘電体４１を除去しても良い。
【図１】本発明の一実施例を概略的に示す断面図であ
る。
る。
【図２】本発明の一実施例を概略的に示す断面図であ
る。
る。
【図３】本発明の一実施例を概略的に示す断面図であ
る。
る。
【図４】本発明の一実施例を概略的に示す断面図であ
る。
る。
【図５】本発明の一実施例を概略的に示す断面図であ
る。
る。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 Ｌ 7376−4Ｍ 21/90 Ｂ 7514−4Ｍ (72)発明者 ダヨー アラグビン アメリカ合衆国 18017 ペンシルヴァニ ア，ベスレヘム，グリーンフィールド ロ ード 4324 (72)発明者 フランクリン ダニエル カンサ アメリカ合衆国 18103 ペンシルヴァニ ア，アレンタウン，セダー ヒル ドライ ヴ 711 (72)発明者 コラウォール ラーマン オラスポ アメリカ合衆国 19530 ペンシルヴァニ ア，カッツタウン，イースト ウォルナッ ト ストリート 439
Claims (9)
- 【請求項１】 基板（例えば１１）上に盛り上がった輪
郭部分（例えば２５）を形成する工程と、 前記輪郭部分（例えば２５）上に第１の層（例えば２
１）を形成する工程であって、前記第１の層は前記基板
（例えば１１）を覆わずかつ予め決められた厚さを有す
る工程と、 前記第１の層（例えば２１）及び前記基板（例えば１
１）上に第２の層（例えば４３）を形成する工程と、 前記第２の層（例えば４３）を平坦化する工程と、 第１の開口部（例えば４９）及び第２の開口部（例えば
４７）を形成するために、前記第２の層（例えば４３）
及び前記第１の層（例えば２１）を選択的にエッチング
する工程であって、前記第１の開口部（例えば４９）は
前記輪郭部分（例えば２５）上にあり、前記第２の開口
部（例えば４７）は前記基板（例えば１１）上にある工
程とからなる集積回路製造方法であって、 前記第１の層（例えば２１）の厚さは、前記第２の開口
部（例えば４７）が前記基板（例えば１１）を露出する
のとほぼ同時に、前記第１の開口部（例えば４９）が前
記輪郭部分（例えば２５）を露出するように選択される
ことを特徴とする集積回路製造方法。 - 【請求項２】 請求項１記載の集積回路製造方法におい
て、前記第１の層（例えば２１）はＴＥＯＳから形成さ
れる集積回路製造方法。 - 【請求項３】 請求項１記載の集積回路製造方法におい
て、前記第２の層（例えば４３）はＢＰＴＥＯＳから形
成される集積回路製造方法。 - 【請求項４】 請求項１記載の集積回路製造方法におい
て、前記第２の層は、ＢＰＴＥＯＳから形成される層
（例えば４３）の下にＴＥＯＳから形成される層（例え
ば４１）からなる２層である集積回路製造方法。 - 【請求項５】 請求項１記載の集積回路製造方法におい
て、前記第１の層（例えば２１）の厚さは、次式に従っ
て選択される集積回路製造方法であって 【数１】 ここで、ｔ4 ＝第１の層の厚さ、ｔ2 ＝基板上の第２の
層の厚さ、ｔ1 ＝輪郭部分上の第２の層の厚さ、ｒ1 ＝
前記第２の層のエッチング速度、ｒ3 ＝前記第１の層の
エッチング速度である集積回路製造方法。 - 【請求項６】 請求項１記載の集積回路製造方法におい
て、前記第１の開口部（例えば４９）及び第２の開口部
（例えば４７）はテーパー面を有する集積回路製造方
法。 - 【請求項７】 請求項１記載の集積回路製造方法におい
て、前記第１の開口部（例えば４９）及び第２の開口部
（例えば４７）はアルミニウムが充填される集積回路製
造方法。 - 【請求項８】 請求項１記載の集積回路製造方法におい
て、前記輪郭部分はランナー（例えば２５）である集積
回路製造方法。 - 【請求項９】 半導体基板（例えば１１）上にフィール
ド酸化物（例えば１５）を形成する工程と、 前記基板（例えば１１）上にソース（例えば２７）、ゲ
ート（例えば２３）及びドレイン（例えば２９）を形成
する工程と、 前記フィールド酸化物（例えば１５）上にランナー（例
えば２５）を形成する工程であって、前記ランナーはそ
の上にＴＥＯＳからなる第１の層（例えば２１）を有す
る工程と、 ＴＥＯＳからなる前記第１の層（例えば２１）上と、前
記ソース（例えば２７）、ゲート（例えば２３）及びド
レイン（例えば２９）上とにＴＥＯＳからなる第２の層
（例えば４１）を形成する工程と、 ＴＥＯＳからなる前記第２の層（例えば４１）上にＢＰ
ＴＥＯＳからなる層（例えば４３）を形成する工程と、 ＢＰＴＥＯＳからなる前記層（例えば４３）を平滑化ま
たは平坦化する工程と、 前記ランナー（例えば２５）及び前記基板（例えば１
１）をほぼ同時に露出するように、前記ＢＰＴＥＯＳ層
（例えば４３）と、前記第１のＴＥＯＳ層（例えば２
１）及び第２のＴＥＯＳ層（例えば４１）を選択的にエ
ッチングする工程とからなることを特徴とする半導体集
積回路製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/975,235 US5268332A (en) | 1992-11-12 | 1992-11-12 | Method of integrated circuit fabrication having planarized dielectrics |
| US975235 | 1992-11-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224188A true JPH06224188A (ja) | 1994-08-12 |
Family
ID=25522812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5282863A Withdrawn JPH06224188A (ja) | 1992-11-12 | 1993-11-12 | 集積回路製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5268332A (ja) |
| EP (1) | EP0597634A3 (ja) |
| JP (1) | JPH06224188A (ja) |
| KR (1) | KR100276146B1 (ja) |
| TW (1) | TW247370B (ja) |
Families Citing this family (4)
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