JPH06224424A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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- JPH06224424A JPH06224424A JP5031374A JP3137493A JPH06224424A JP H06224424 A JPH06224424 A JP H06224424A JP 5031374 A JP5031374 A JP 5031374A JP 3137493 A JP3137493 A JP 3137493A JP H06224424 A JPH06224424 A JP H06224424A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
Landscapes
- Local Oxidation Of Silicon (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、実効チャネル長を延ばして短チャ
ネル効果の影響を排除するとともに、ソース・ドレイン
領域の接合リークの低減を図る。また高耐圧のＭＯＳト
ランジスタにおいてはパンチスルーの発生の低減を図
る。 【構成】 一例として、ＬＯＣＯＳ法によって、半導体
基板11にＬＯＣＯＳ酸化膜（図示せず）を形成した後、
それを除去して半導体基板11の上層に溝12を形成し、溝
12の内壁を含む半導体基板11上にゲート絶縁膜13を介し
てゲート電極14を形成し、その両側の半導体基板11の上
層にソース・ドレイン領域17，18を形成し、ソース・ド
レイン領域17，18間に半導体基板11の濃度よりも高いチ
ャネル形成領域19を設けたものである。また図示しない
が、半導体基板上にゲート絶縁膜を介して第１，第２の
ゲート電極を並列に形成し、その電極間の下方の半導体
基板中に半導体基板の濃度よりも高いの不純物拡散領域
を形成したものである。
ネル効果の影響を排除するとともに、ソース・ドレイン
領域の接合リークの低減を図る。また高耐圧のＭＯＳト
ランジスタにおいてはパンチスルーの発生の低減を図
る。 【構成】 一例として、ＬＯＣＯＳ法によって、半導体
基板11にＬＯＣＯＳ酸化膜（図示せず）を形成した後、
それを除去して半導体基板11の上層に溝12を形成し、溝
12の内壁を含む半導体基板11上にゲート絶縁膜13を介し
てゲート電極14を形成し、その両側の半導体基板11の上
層にソース・ドレイン領域17，18を形成し、ソース・ド
レイン領域17，18間に半導体基板11の濃度よりも高いチ
ャネル形成領域19を設けたものである。また図示しない
が、半導体基板上にゲート絶縁膜を介して第１，第２の
ゲート電極を並列に形成し、その電極間の下方の半導体
基板中に半導体基板の濃度よりも高いの不純物拡散領域
を形成したものである。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタお
よびその製造方法に関するものである。
よびその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の縮小化が進むにつれて、Ｍ
ＯＳトランジスタの短チャネル効果の影響が大きくなっ
ている。その対策としては、図５に示すような構造のＭ
ＯＳトランジスタ８０が提案されている。すなわち、基
板８１上にゲート絶縁膜８２を介してゲート電極８３が
形成されている。ゲート電極８３の両側における半導体
基板８１の上層には、ＬＤＤ拡散層８４，８５を介して
ソース・ドレイン領域８６，８７が形成されている。さ
らにドレインとして作用する上記ＬＤＤ拡散層８５とソ
ース・ドレイン領域８７とを半導体基板８１側より覆う
状態に、半導体基板８１よりも不純物濃度が高い拡散層
領域８８が形成されている。
ＯＳトランジスタの短チャネル効果の影響が大きくなっ
ている。その対策としては、図５に示すような構造のＭ
ＯＳトランジスタ８０が提案されている。すなわち、基
板８１上にゲート絶縁膜８２を介してゲート電極８３が
形成されている。ゲート電極８３の両側における半導体
基板８１の上層には、ＬＤＤ拡散層８４，８５を介して
ソース・ドレイン領域８６，８７が形成されている。さ
らにドレインとして作用する上記ＬＤＤ拡散層８５とソ
ース・ドレイン領域８７とを半導体基板８１側より覆う
状態に、半導体基板８１よりも不純物濃度が高い拡散層
領域８８が形成されている。
【０００３】また図示はしないが、不揮発性記憶装置に
用いられる高耐圧トランジスタでは、高耐圧に耐えられ
るようにするために、ゲート長を長くしたゲート電極が
用いられている。またはドレイン領域をいわゆるオフセ
ット構造に形成したものもある。
用いられる高耐圧トランジスタでは、高耐圧に耐えられ
るようにするために、ゲート長を長くしたゲート電極が
用いられている。またはドレイン領域をいわゆるオフセ
ット構造に形成したものもある。
【０００４】
【発明が解決しようとする課題】上記図５で説明したＭ
ＯＳトランジスタでは、ソース・ドレイン領域の接合リ
ークが増加して、ソース・ドレイン領域（特にドレイン
領域として作用するソース・ドレイン領域）の耐圧が低
下する。また不純物濃度が高い拡散層領域の形成が難し
い。
ＯＳトランジスタでは、ソース・ドレイン領域の接合リ
ークが増加して、ソース・ドレイン領域（特にドレイン
領域として作用するソース・ドレイン領域）の耐圧が低
下する。また不純物濃度が高い拡散層領域の形成が難し
い。
【０００５】また高耐圧トランジスタにおいて、ゲート
長を長くしたＭＯＳトランジスタ、またはオフセット構
造にしたＭＯＳトランジスタでは、その形成面積が大き
くなる。このため、高集積化が阻害される。また形成面
積を縮小するためにゲート長やオフセット長を短くする
と、パンチスルーが発生する。
長を長くしたＭＯＳトランジスタ、またはオフセット構
造にしたＭＯＳトランジスタでは、その形成面積が大き
くなる。このため、高集積化が阻害される。また形成面
積を縮小するためにゲート長やオフセット長を短くする
と、パンチスルーが発生する。
【０００６】本発明は、短チャネル効果の影響を受け難
く、高集積化に優れたＭＯＳトランジスタ、あるいはパ
ンチスルーが起き難い耐圧の高いＭＯＳトランジスタを
提供することを目的とする。
く、高集積化に優れたＭＯＳトランジスタ、あるいはパ
ンチスルーが起き難い耐圧の高いＭＯＳトランジスタを
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたＭＯＳトランジスタおよびその製
造方法である。すなわち、第１のＭＯＳトランジスタと
しては、半導体基板に形成した溝の内壁とその両側の半
導体基板の上面にゲート絶縁膜が形成されている。この
ゲート絶縁膜の上面にはゲート電極が形成されていて、
ゲート電極の両側の半導体基板の上層にはソース・ドレ
イン領域が形成されている。さらにゲート電極の下方に
おける半導体基板の上層には、半導体基板の不純物濃度
よりも高い濃度のチャネル形成領域が形成されているも
のである。
成するためになされたＭＯＳトランジスタおよびその製
造方法である。すなわち、第１のＭＯＳトランジスタと
しては、半導体基板に形成した溝の内壁とその両側の半
導体基板の上面にゲート絶縁膜が形成されている。この
ゲート絶縁膜の上面にはゲート電極が形成されていて、
ゲート電極の両側の半導体基板の上層にはソース・ドレ
イン領域が形成されている。さらにゲート電極の下方に
おける半導体基板の上層には、半導体基板の不純物濃度
よりも高い濃度のチャネル形成領域が形成されているも
のである。
【０００８】上記第１のＭＯＳトランジスタの製造方法
としては、第１の工程で、半導体基板の上層に溝を形成
し、溝の内壁とその両側の半導体基板の上面にゲート絶
縁膜を形成する。次いで第２の工程で、ゲート絶縁膜の
上面にゲート電極を形成する。続いて第３の工程で、ゲ
ート電極の両側の半導体基板にソース・ドレイン領域を
形成する。その後第４の工程で、ゲート電極の下方にお
ける半導体基板の上層に、当該半導体基板よりも高濃度
の不純物を拡散したチャネル形成領域を形成する。ある
いは、第１の工程で、ＬＯＣＯＳ法によって、半導体基
板の上層にＬＯＣＯＳ酸化膜を形成してから、ＬＯＣＯ
Ｓ酸化膜を除去することで半導体基板の上層に溝を形成
し、その後上記第２の工程以降の工程を行う。
としては、第１の工程で、半導体基板の上層に溝を形成
し、溝の内壁とその両側の半導体基板の上面にゲート絶
縁膜を形成する。次いで第２の工程で、ゲート絶縁膜の
上面にゲート電極を形成する。続いて第３の工程で、ゲ
ート電極の両側の半導体基板にソース・ドレイン領域を
形成する。その後第４の工程で、ゲート電極の下方にお
ける半導体基板の上層に、当該半導体基板よりも高濃度
の不純物を拡散したチャネル形成領域を形成する。ある
いは、第１の工程で、ＬＯＣＯＳ法によって、半導体基
板の上層にＬＯＣＯＳ酸化膜を形成してから、ＬＯＣＯ
Ｓ酸化膜を除去することで半導体基板の上層に溝を形成
し、その後上記第２の工程以降の工程を行う。
【０００９】第２のＭＯＳトランジスタの構造として
は、半導体基板の上面にゲート絶縁膜を介して第１のゲ
ート電極と第２のゲート電極とが並列に形成されてい
る。第１のゲート電極に対して第２のゲート電極側とは
反対側の半導体基板の上層には第１のソース・ドレイン
領域が設けられていて、第２のゲート電極に対して第１
のゲート電極側とは反対側の半導体基板の上層には第２
のソース・ドレイン領域が設けられている。さらに第
１，第２のゲート電極間の下方における当該半導体基板
中には半導体基板の不純物濃度よりも高い濃度の不純物
拡散領域が形成されているものである。
は、半導体基板の上面にゲート絶縁膜を介して第１のゲ
ート電極と第２のゲート電極とが並列に形成されてい
る。第１のゲート電極に対して第２のゲート電極側とは
反対側の半導体基板の上層には第１のソース・ドレイン
領域が設けられていて、第２のゲート電極に対して第１
のゲート電極側とは反対側の半導体基板の上層には第２
のソース・ドレイン領域が設けられている。さらに第
１，第２のゲート電極間の下方における当該半導体基板
中には半導体基板の不純物濃度よりも高い濃度の不純物
拡散領域が形成されているものである。
【００１０】上記第２のＭＯＳトランジスタの製造方法
としては、第１の工程で、半導体基板の上面にゲート絶
縁膜と電極形成膜とを成膜する。次いで第２の工程で、
電極形成膜上にエッチングマスクを形成し、電極形成膜
にイオン注入用の開口部を形成した後、電極形成膜をイ
オン注入マスクにしたイオン注入によって、半導体基板
の不純物濃度よりも高い濃度を有する不純物拡散領域を
当該半導体基板中に形成する。続いて第３の工程で、不
純物拡散領域上の両側の電極形成膜で、第１，第２のゲ
ート電極を形成する。その後第４の工程で、第１のゲー
ト電極に対して第２のゲート電極側とは反対側の半導体
基板の上層に第１のソース・ドレイン領域を形成すると
ともに、第２のゲート電極に対して第１のゲート電極側
とは反対側の半導体基板の上層に第２のソース・ドレイ
ン領域を形成する。
としては、第１の工程で、半導体基板の上面にゲート絶
縁膜と電極形成膜とを成膜する。次いで第２の工程で、
電極形成膜上にエッチングマスクを形成し、電極形成膜
にイオン注入用の開口部を形成した後、電極形成膜をイ
オン注入マスクにしたイオン注入によって、半導体基板
の不純物濃度よりも高い濃度を有する不純物拡散領域を
当該半導体基板中に形成する。続いて第３の工程で、不
純物拡散領域上の両側の電極形成膜で、第１，第２のゲ
ート電極を形成する。その後第４の工程で、第１のゲー
ト電極に対して第２のゲート電極側とは反対側の半導体
基板の上層に第１のソース・ドレイン領域を形成すると
ともに、第２のゲート電極に対して第１のゲート電極側
とは反対側の半導体基板の上層に第２のソース・ドレイ
ン領域を形成する。
【００１１】
【作用】上記第１のＭＯＳトランジスタの構造では、半
導体基板に形成した溝内にゲート絶縁膜を介してゲート
電極を形成したことにより、チャネル形成領域が長くな
る。すなわちゲート長が長くなるので、短チャネル効果
が緩和される。またソース・ドレイン領域の周囲の半導
体基板に、当該半導体基板よりも不純物濃度が高い領域
を形成する必要がないので、当該ソース・ドレイン領域
では接合リークが発生しない。さらにゲート電極の下方
の半導体基板の不純物濃度を高めたことにより、パンチ
スルーが起き難くなるので、耐圧を高められる。
導体基板に形成した溝内にゲート絶縁膜を介してゲート
電極を形成したことにより、チャネル形成領域が長くな
る。すなわちゲート長が長くなるので、短チャネル効果
が緩和される。またソース・ドレイン領域の周囲の半導
体基板に、当該半導体基板よりも不純物濃度が高い領域
を形成する必要がないので、当該ソース・ドレイン領域
では接合リークが発生しない。さらにゲート電極の下方
の半導体基板の不純物濃度を高めたことにより、パンチ
スルーが起き難くなるので、耐圧を高められる。
【００１２】上記第１のＭＯＳトランジスタの製造方法
では、素子分離領域を形成するためのＬＯＣＯＳ法によ
って、溝を形成するためのＬＯＣＯＳ酸化膜を生成する
ことが可能になるので、特に溝を形成するためだけのＬ
ＯＣＯＳ酸化を行う必要がない。また半導体基板とＬＯ
ＣＯＳ酸化膜との界面には半導体基板中の不純物が析出
するので、ソース・ドレイン領域を形成する際に、この
析出した不純物を半導体基板の上層に再拡散すること
で、半導体基板よりも高濃度のチャネル形成領域が形成
される。したがって、高濃度のチャネル形成領域を形成
するために、工程数を増加する必要がない。
では、素子分離領域を形成するためのＬＯＣＯＳ法によ
って、溝を形成するためのＬＯＣＯＳ酸化膜を生成する
ことが可能になるので、特に溝を形成するためだけのＬ
ＯＣＯＳ酸化を行う必要がない。また半導体基板とＬＯ
ＣＯＳ酸化膜との界面には半導体基板中の不純物が析出
するので、ソース・ドレイン領域を形成する際に、この
析出した不純物を半導体基板の上層に再拡散すること
で、半導体基板よりも高濃度のチャネル形成領域が形成
される。したがって、高濃度のチャネル形成領域を形成
するために、工程数を増加する必要がない。
【００１３】上記第２のＭＯＳトランジスタの構造で
は、第１，第２のゲート電極間の半導体基板中に、当該
半導体基板の不純物濃度よりも高い濃度の不純物拡散層
を形成したことにより、当該不純物拡散領域を挟んでそ
の両側に形成されるチャネル形成領域間のパンチスルー
が防げる。
は、第１，第２のゲート電極間の半導体基板中に、当該
半導体基板の不純物濃度よりも高い濃度の不純物拡散層
を形成したことにより、当該不純物拡散領域を挟んでそ
の両側に形成されるチャネル形成領域間のパンチスルー
が防げる。
【００１４】上記第２のＭＯＳトランジスタの製造方法
では、電極形成膜に設けた開口部より半導体基板に導電
性不純物を導入して、不純物拡散領域を形成し、その開
口部を利用して、第１，第２のゲート電極を区分する。
このため、不純物拡散領域は、イオン注入工程を付加す
るだけで、第１，第２のゲート電極に対して自己整合的
に形成される。
では、電極形成膜に設けた開口部より半導体基板に導電
性不純物を導入して、不純物拡散領域を形成し、その開
口部を利用して、第１，第２のゲート電極を区分する。
このため、不純物拡散領域は、イオン注入工程を付加す
るだけで、第１，第２のゲート電極に対して自己整合的
に形成される。
【００１５】
【実施例】第１の発明の実施例を、図１に示す第１の実
施例の概略構成断面図により説明する。図では、一例と
してＬＤＤ構造のＭＯＳトランジスタ１を示す。図に示
すように、半導体基板１１には溝１２が形成されてい
る。この溝１２は、例えばＬＯＣＯＳ法により形成した
ＬＯＣＯＳ酸化膜（図１せず）を除去することにより形
成されたものである。上記溝１２の内壁とその両側にお
ける半導体基板１１の上面にはゲート絶縁膜１３が形成
されている。このゲート絶縁膜１３の上面にはゲート電
極１４が形成されている。上記ゲート電極１４の両側に
おける半導体基板１１の上層にはＬＤＤ拡散層１５，１
６を介してソース・ドレイン領域１７，１８が形成され
ている。また上記ゲート電極１４の下方における半導体
基板１１の上層には、この半導体基板１１の不純物濃度
よりも高い濃度を有するチャネル形成領域１９が形成さ
れている。上記の如くにＭＯＳトランジスタ１は構成さ
れている。
施例の概略構成断面図により説明する。図では、一例と
してＬＤＤ構造のＭＯＳトランジスタ１を示す。図に示
すように、半導体基板１１には溝１２が形成されてい
る。この溝１２は、例えばＬＯＣＯＳ法により形成した
ＬＯＣＯＳ酸化膜（図１せず）を除去することにより形
成されたものである。上記溝１２の内壁とその両側にお
ける半導体基板１１の上面にはゲート絶縁膜１３が形成
されている。このゲート絶縁膜１３の上面にはゲート電
極１４が形成されている。上記ゲート電極１４の両側に
おける半導体基板１１の上層にはＬＤＤ拡散層１５，１
６を介してソース・ドレイン領域１７，１８が形成され
ている。また上記ゲート電極１４の下方における半導体
基板１１の上層には、この半導体基板１１の不純物濃度
よりも高い濃度を有するチャネル形成領域１９が形成さ
れている。上記の如くにＭＯＳトランジスタ１は構成さ
れている。
【００１６】上記第１のＭＯＳトランジスタ１では、半
導体基板１１に溝１２を設け、その溝１２内にゲート絶
縁膜１３を介して形成したゲート電極１４の下方におけ
る半導体基板１１の上層に、この半導体基板１１の不純
物濃度よりも高い濃度のチャネル形成領域１９を形成し
たことにより、チャネル形成領域１９が長くなる。すな
わちゲート長が長くなるので、短チャネル効果が緩和さ
れる。またソース・ドレイン領域１７，１８の周囲の半
導体基板１１に、当該半導体基板１１よりも不純物濃度
が高い領域が形成されていないので、当該ソース・ドレ
イン領域１７，１８では接合リークは発生しない。
導体基板１１に溝１２を設け、その溝１２内にゲート絶
縁膜１３を介して形成したゲート電極１４の下方におけ
る半導体基板１１の上層に、この半導体基板１１の不純
物濃度よりも高い濃度のチャネル形成領域１９を形成し
たことにより、チャネル形成領域１９が長くなる。すな
わちゲート長が長くなるので、短チャネル効果が緩和さ
れる。またソース・ドレイン領域１７，１８の周囲の半
導体基板１１に、当該半導体基板１１よりも不純物濃度
が高い領域が形成されていないので、当該ソース・ドレ
イン領域１７，１８では接合リークは発生しない。
【００１７】次に上記ＭＯＳトランジスタ１の製造方法
を、図２に示す第１の実施例の製造工程図により説明す
る。なお図では、一例としてＬＤＤ構造のものを示す。
図２の（１）に示すように、第１の工程では、例えばｐ
形の単結晶シリコン基板よりなる半導体基板１１の上層
に溝１２を形成する。その形成方法としては、例えば、
ＬＯＣＯＳ法によって、半導体基板１１の上層にＬＯＣ
ＯＳ酸化膜２１を形成する。このＬＯＣＯＳ酸化膜２１
（２点鎖線で示す部分）を形成する。それと同時に、Ｌ
ＯＣＯＳ酸化膜よりなる素子分離領域２２を形成する。
を、図２に示す第１の実施例の製造工程図により説明す
る。なお図では、一例としてＬＤＤ構造のものを示す。
図２の（１）に示すように、第１の工程では、例えばｐ
形の単結晶シリコン基板よりなる半導体基板１１の上層
に溝１２を形成する。その形成方法としては、例えば、
ＬＯＣＯＳ法によって、半導体基板１１の上層にＬＯＣ
ＯＳ酸化膜２１を形成する。このＬＯＣＯＳ酸化膜２１
（２点鎖線で示す部分）を形成する。それと同時に、Ｌ
ＯＣＯＳ酸化膜よりなる素子分離領域２２を形成する。
【００１８】次いでホトリソグラフィー技術によって、
素子分離領域２２を覆うエッチングマスク２３を、例え
ばレジストで形成する。次いでエッチングによって、２
点鎖線で示すＬＯＣＯＳ酸化膜２１を除去する。このよ
うにして、半導体基板１１の上層に溝１２を形成する。
素子分離領域２２を覆うエッチングマスク２３を、例え
ばレジストで形成する。次いでエッチングによって、２
点鎖線で示すＬＯＣＯＳ酸化膜２１を除去する。このよ
うにして、半導体基板１１の上層に溝１２を形成する。
【００１９】上記ＬＯＣＯＳ酸化の際に、ＬＯＣＯＳ酸
化膜２１と半導体基板１１との界面に、半導体基板１１
中に拡散している不純物（例えばホウ素）が析出する
（図示せず）。その後、上記ＬＯＣＯＳ法を行う際に酸
化防止膜として用いた窒化シリコン膜（図示せず）や、
ＬＯＣＯＳ酸化時に発生する応力を緩和するために形成
した酸化シリコン膜（図示せず）を除去する。
化膜２１と半導体基板１１との界面に、半導体基板１１
中に拡散している不純物（例えばホウ素）が析出する
（図示せず）。その後、上記ＬＯＣＯＳ法を行う際に酸
化防止膜として用いた窒化シリコン膜（図示せず）や、
ＬＯＣＯＳ酸化時に発生する応力を緩和するために形成
した酸化シリコン膜（図示せず）を除去する。
【００２０】次いで図２の（２）に示す第２の工程を行
う。この工程では、例えば化学的気相成長法によって、
溝１２の内壁とその両側の半導体基板１１の上面にゲー
ト絶縁膜１３を形成する。このゲート絶縁膜１３は、例
えば熱酸化法によって形成してもよい。
う。この工程では、例えば化学的気相成長法によって、
溝１２の内壁とその両側の半導体基板１１の上面にゲー
ト絶縁膜１３を形成する。このゲート絶縁膜１３は、例
えば熱酸化法によって形成してもよい。
【００２１】続いて図２の（３）に示す第３の工程を行
う。この工程では、例えば化学的気相成長法によって、
ゲート絶縁膜１３の上面に電極形成膜２４を成膜する。
次いでホトリソグラフィー技術とエッチングとによっ
て、電極形成膜２４の２点鎖線で示す部分を除去し、残
した電極形成膜（２４）でゲート電極１４を形成する。
う。この工程では、例えば化学的気相成長法によって、
ゲート絶縁膜１３の上面に電極形成膜２４を成膜する。
次いでホトリソグラフィー技術とエッチングとによっ
て、電極形成膜２４の２点鎖線で示す部分を除去し、残
した電極形成膜（２４）でゲート電極１４を形成する。
【００２２】さらに図２の（４）に示す第４の工程を行
う。この工程では、例えばイオン注入法によって、ゲー
ト電極１４の両側における半導体基板１１の上層に、Ｌ
ＤＤ拡散層を形成するための、例えばｎ形の不純物（図
示せず）を導入する。次いで化学的気相成長法によっ
て、上記ゲート電極１４を覆う状態にサイドウォール形
成膜２５を成膜する。続いてエッチバックによって、上
記サイドウォール形成膜２５の２点鎖線で示す部分を除
去し、残したサイドウォール形成膜（２５）でサイドウ
ォール２６，２７を形成する。そして、例えば、ゲート
電極１４とサイドウォール２６，２７とをイオン注入マ
スクにしたイオン注入法によって、半導体基板１１の上
層にソース・ドレイン領域形成するための、例えばｎ形
の不純物（図示せず）を導入する。
う。この工程では、例えばイオン注入法によって、ゲー
ト電極１４の両側における半導体基板１１の上層に、Ｌ
ＤＤ拡散層を形成するための、例えばｎ形の不純物（図
示せず）を導入する。次いで化学的気相成長法によっ
て、上記ゲート電極１４を覆う状態にサイドウォール形
成膜２５を成膜する。続いてエッチバックによって、上
記サイドウォール形成膜２５の２点鎖線で示す部分を除
去し、残したサイドウォール形成膜（２５）でサイドウ
ォール２６，２７を形成する。そして、例えば、ゲート
電極１４とサイドウォール２６，２７とをイオン注入マ
スクにしたイオン注入法によって、半導体基板１１の上
層にソース・ドレイン領域形成するための、例えばｎ形
の不純物（図示せず）を導入する。
【００２３】その後図２の（５）に示す第５の工程を行
う。この工程では、例えば熱拡散処理によって、ＬＯＣ
ＯＳ酸化膜（２１）と半導体基板１１との界面に析出し
たホウ素を、ゲート電極１４の下方における半導体基板
１１の上層に拡散して、当該半導体基板１１よりも高濃
度のチャネル形成領域１９を形成する。このとき、ＬＤ
Ｄ拡散層を形成するために導入した不純物とソース・ド
レイン領域を形成するために導入した不純物とを半導体
基板１１の所定の位置に拡散して、ゲート電極１４の両
側における半導体基板１１の上層に、ＬＤＤ拡散層１
５，１６を介してソース・ドレイン領域１７，１８を形
成する。上記の製造プロセスによって、ＭＯＳトランジ
スタ１が完成する。
う。この工程では、例えば熱拡散処理によって、ＬＯＣ
ＯＳ酸化膜（２１）と半導体基板１１との界面に析出し
たホウ素を、ゲート電極１４の下方における半導体基板
１１の上層に拡散して、当該半導体基板１１よりも高濃
度のチャネル形成領域１９を形成する。このとき、ＬＤ
Ｄ拡散層を形成するために導入した不純物とソース・ド
レイン領域を形成するために導入した不純物とを半導体
基板１１の所定の位置に拡散して、ゲート電極１４の両
側における半導体基板１１の上層に、ＬＤＤ拡散層１
５，１６を介してソース・ドレイン領域１７，１８を形
成する。上記の製造プロセスによって、ＭＯＳトランジ
スタ１が完成する。
【００２４】上記第１のＭＯＳトランジスタの製造方法
では、ＬＯＣＯＳ酸化膜２１を形成してそれを除去する
ことにより半導体基板１１に溝１２を形成するので、素
子分離領域２２を形成するのと同時にＬＯＣＯＳ酸化膜
２１を形成することが可能である。したがって、工程数
を増加することなく、ＬＯＣＯＳ酸化膜２１を形成する
ことができる。また半導体基板１１とＬＯＣＯＳ酸化膜
２１との界面には半導体基板１１中の不純物（ホウ素）
が析出するので、ソース・ドレイン領域１７，１８を形
成する際に、この析出した不純物を半導体基板１１の上
層に再拡散することで高濃度のチャネル形成領域１９が
形成される。したがって、高濃度のチャネル形成領域１
９を形成するために、工程数を増加する必要がない。
では、ＬＯＣＯＳ酸化膜２１を形成してそれを除去する
ことにより半導体基板１１に溝１２を形成するので、素
子分離領域２２を形成するのと同時にＬＯＣＯＳ酸化膜
２１を形成することが可能である。したがって、工程数
を増加することなく、ＬＯＣＯＳ酸化膜２１を形成する
ことができる。また半導体基板１１とＬＯＣＯＳ酸化膜
２１との界面には半導体基板１１中の不純物（ホウ素）
が析出するので、ソース・ドレイン領域１７，１８を形
成する際に、この析出した不純物を半導体基板１１の上
層に再拡散することで高濃度のチャネル形成領域１９が
形成される。したがって、高濃度のチャネル形成領域１
９を形成するために、工程数を増加する必要がない。
【００２５】次に第２の発明の実施例を、図３に示す第
２の実施例の概略構成断面図により説明する。図では、
一例としてＬＤＤ構造のものを示す。図に示すように、
半導体基板３１の上面にはゲート絶縁膜３２が形成され
ている。このゲート絶縁膜３２の上面には第１のゲート
電極３３と第２のゲート電極３４とが並列に形成されて
いる。また上記第１のゲート電極３３に対して第２のゲ
ート電極３４側とは反対側の半導体基板３１の上層に
は、第１のＬＤＤ拡散層３５を介して第１のソース・ド
レイン領域３６が形成されている。さらに第２のゲート
電極３４に対して第１のゲート電極３３側とは反対側の
半導体基板３１の上層には、第２のＬＤＤ拡散層３７を
介して第２のソース・ドレイン領域３８が形成されてい
る。しかも第１，第２のゲート電極３３，３４間の下方
における半導体基板１１中には、当該半導体基板１１の
不純物濃度よりも高い濃度を有する不純物拡散領域３９
が形成されている。
２の実施例の概略構成断面図により説明する。図では、
一例としてＬＤＤ構造のものを示す。図に示すように、
半導体基板３１の上面にはゲート絶縁膜３２が形成され
ている。このゲート絶縁膜３２の上面には第１のゲート
電極３３と第２のゲート電極３４とが並列に形成されて
いる。また上記第１のゲート電極３３に対して第２のゲ
ート電極３４側とは反対側の半導体基板３１の上層に
は、第１のＬＤＤ拡散層３５を介して第１のソース・ド
レイン領域３６が形成されている。さらに第２のゲート
電極３４に対して第１のゲート電極３３側とは反対側の
半導体基板３１の上層には、第２のＬＤＤ拡散層３７を
介して第２のソース・ドレイン領域３８が形成されてい
る。しかも第１，第２のゲート電極３３，３４間の下方
における半導体基板１１中には、当該半導体基板１１の
不純物濃度よりも高い濃度を有する不純物拡散領域３９
が形成されている。
【００２６】なお第１，第２のゲート電極３３，３４間
における半導体基板１１の上層には、上記ソース・ドレ
イン領域３６，３８と同一導電形の不純物拡散層４０を
形成してもよい。上記の如くに、ＭＯＳトランジスタ２
は構成されている。
における半導体基板１１の上層には、上記ソース・ドレ
イン領域３６，３８と同一導電形の不純物拡散層４０を
形成してもよい。上記の如くに、ＭＯＳトランジスタ２
は構成されている。
【００２７】上記第２のＭＯＳトランジスタの構造で
は、第１，第２のゲート電極３３，３４間の半導体基板
１１中に、当該半導体基板１１の不純物濃度よりも高い
濃度の不純物拡散層３９を形成したことにより、パンチ
スルーが防げる。
は、第１，第２のゲート電極３３，３４間の半導体基板
１１中に、当該半導体基板１１の不純物濃度よりも高い
濃度の不純物拡散層３９を形成したことにより、パンチ
スルーが防げる。
【００２８】次に上記ＭＯＳトランジスタ２の製造方法
を、図４に示す第２の実施例の製造工程図により説明す
る。図４の（１）に示す第１の工程では、例えば熱酸化
法または化学的気相成長法等の成膜技術によって、半導
体基板３１の上面にゲート絶縁膜３２を形成する。さら
に、例えば化学的気相成長法によって、上記ゲート絶縁
膜３２の上面に電極形成膜５１を成膜する。
を、図４に示す第２の実施例の製造工程図により説明す
る。図４の（１）に示す第１の工程では、例えば熱酸化
法または化学的気相成長法等の成膜技術によって、半導
体基板３１の上面にゲート絶縁膜３２を形成する。さら
に、例えば化学的気相成長法によって、上記ゲート絶縁
膜３２の上面に電極形成膜５１を成膜する。
【００２９】次いで図４の（２）に示す第２の工程を行
う。この工程では、例えばホトリソグラフィー技術とエ
ッチングとによって、電極形成膜５１の所定の位置にイ
オン注入用の開口部５２を形成する。上記開口部５２を
形成するには、まず成膜技術によって、電極形成膜５１
の上面に、例えば酸化シリコン膜５３と例えば多結晶シ
リコン膜５４とを成膜する。そして通常のホトリソグラ
フィー技術とエッチングとによって、多結晶シリコン膜
５４に開口部５５を形成する。その後、通常の化学的気
相成長法による成膜技術とエッチバック処理とによっ
て、開口部５５を形成した多結晶シリコン膜５４の側壁
に、多結晶窒化シリコンよりなるサイドウォール５６を
形成する。そして、多結晶シリコン膜５４とサイドウォ
ール５６とをエッチングマスクにしたエッチングによっ
て、酸化シリコン膜５３と電極形成膜５１とに、イオン
注入を行うための開口部５２を形成する。
う。この工程では、例えばホトリソグラフィー技術とエ
ッチングとによって、電極形成膜５１の所定の位置にイ
オン注入用の開口部５２を形成する。上記開口部５２を
形成するには、まず成膜技術によって、電極形成膜５１
の上面に、例えば酸化シリコン膜５３と例えば多結晶シ
リコン膜５４とを成膜する。そして通常のホトリソグラ
フィー技術とエッチングとによって、多結晶シリコン膜
５４に開口部５５を形成する。その後、通常の化学的気
相成長法による成膜技術とエッチバック処理とによっ
て、開口部５５を形成した多結晶シリコン膜５４の側壁
に、多結晶窒化シリコンよりなるサイドウォール５６を
形成する。そして、多結晶シリコン膜５４とサイドウォ
ール５６とをエッチングマスクにしたエッチングによっ
て、酸化シリコン膜５３と電極形成膜５１とに、イオン
注入を行うための開口部５２を形成する。
【００３０】その後、電極形成膜５１をイオン注入マス
クにしたイオン注入法によって、当該半導体基板１１中
に、この半導体基板１１の不純物濃度よりも高い濃度を
有する不純物拡散領域３９を形成する。そして例えばエ
ッチングによって、多結晶シリコン膜５４とサイドウォ
ール５６と酸化シリコン膜５３とを除去する。
クにしたイオン注入法によって、当該半導体基板１１中
に、この半導体基板１１の不純物濃度よりも高い濃度を
有する不純物拡散領域３９を形成する。そして例えばエ
ッチングによって、多結晶シリコン膜５４とサイドウォ
ール５６と酸化シリコン膜５３とを除去する。
【００３１】続いて図４の（３）に示す第３の工程を行
う。この工程では、ホトリソグラフィー技術によって、
上記開口部５２を埋め込むとともに、その両側の電極形
成膜５１上に、例えばレジストよりなるエッチングマス
ク５８を形成する。その後、２点鎖線で示す部分の電極
形成膜５１をエッチングにより除去し、残した電極形成
膜（５１）で第１，第２のゲート電極３３，３４を形成
する。
う。この工程では、ホトリソグラフィー技術によって、
上記開口部５２を埋め込むとともに、その両側の電極形
成膜５１上に、例えばレジストよりなるエッチングマス
ク５８を形成する。その後、２点鎖線で示す部分の電極
形成膜５１をエッチングにより除去し、残した電極形成
膜（５１）で第１，第２のゲート電極３３，３４を形成
する。
【００３２】その後図４の（４）に示す第４の工程を行
う、この工程では、上記第１，第２のゲート電極３３，
３４をイオン注入マスクにしたイオン注入法によって、
半導体基板１１の上層に、ＬＤＤ拡散層を形成するため
の導電性不純物（図示せず）を導入する。次いで通常の
化学的気相成長法による成膜技術とエッチバック処理と
によって、上記第１，第２にゲート電極３３，３４間
を、例えば酸化シリコン膜５９で埋め込むとともに、当
該第１，第２にゲート電極３３，３４の側壁にサイドウ
ォール６０を形成する。
う、この工程では、上記第１，第２のゲート電極３３，
３４をイオン注入マスクにしたイオン注入法によって、
半導体基板１１の上層に、ＬＤＤ拡散層を形成するため
の導電性不純物（図示せず）を導入する。次いで通常の
化学的気相成長法による成膜技術とエッチバック処理と
によって、上記第１，第２にゲート電極３３，３４間
を、例えば酸化シリコン膜５９で埋め込むとともに、当
該第１，第２にゲート電極３３，３４の側壁にサイドウ
ォール６０を形成する。
【００３３】次いで上記第１，第２にゲート電極３３，
３４とサイドウォール６０とをイオン注入マスクにした
イオン注入法によって、第１のゲート電極３３に対して
第２のゲート電極３４側とは反対側の半導体基板３１の
上層に第１のソース・ドレイン領域を形成する導電性不
純物（図示せず）を導入するとともに、第２のゲート電
極３４に対して第１のゲート電極３３側とは反対側の半
導体基板３１の上層に第２のソース・ドレイン領域を形
成するための導電性不純物（図示せず）を導入する。そ
の後、拡散処理を行って、半導体基板３１の上層に、Ｌ
ＤＤ拡散層３５，３７とソース・ドレイン領域３６，３
８を形成する。なお、第１，第２のゲート電極３３，３
４間における半導体基板３１の上層にも、拡散層領域６
１が形成される。
３４とサイドウォール６０とをイオン注入マスクにした
イオン注入法によって、第１のゲート電極３３に対して
第２のゲート電極３４側とは反対側の半導体基板３１の
上層に第１のソース・ドレイン領域を形成する導電性不
純物（図示せず）を導入するとともに、第２のゲート電
極３４に対して第１のゲート電極３３側とは反対側の半
導体基板３１の上層に第２のソース・ドレイン領域を形
成するための導電性不純物（図示せず）を導入する。そ
の後、拡散処理を行って、半導体基板３１の上層に、Ｌ
ＤＤ拡散層３５，３７とソース・ドレイン領域３６，３
８を形成する。なお、第１，第２のゲート電極３３，３
４間における半導体基板３１の上層にも、拡散層領域６
１が形成される。
【００３４】上記第２のＭＯＳトランジスタの製造方法
では、電極形成膜５１に設けた開口部５２より半導体基
板３１に導電性不純物を導入して不純物拡散領域３９を
形成し、その開口部５７を利用して第１，第２のゲート
電極３３，３４を区分する。このため、不純物拡散領域
３９は、第１，第２のゲート電極３３，３４に対して、
自己整合的に、イオン注入工程を付加するだけで形成さ
れる。
では、電極形成膜５１に設けた開口部５２より半導体基
板３１に導電性不純物を導入して不純物拡散領域３９を
形成し、その開口部５７を利用して第１，第２のゲート
電極３３，３４を区分する。このため、不純物拡散領域
３９は、第１，第２のゲート電極３３，３４に対して、
自己整合的に、イオン注入工程を付加するだけで形成さ
れる。
【００３５】
【発明の効果】以上、説明したように請求項１の発明に
よれば、半導体基板に形成した溝内にゲート絶縁膜を介
してゲート電極を形成したことにより、チャネル形成領
域が長くなる。すなわちゲート長が長くなるので、短チ
ャネル効果を緩和することができる。またソース・ドレ
イン領域の周囲の半導体基板に、当該半導体基板よりも
不純物濃度が高い領域を形成する必要がないので、当該
ソース・ドレイン領域では接合リークが発生しない。よ
って、信頼性の向上を図ることができる。さらにゲート
電極の下方における半導体基板の上層に、不純物濃度が
高いチャネル形成領域を形成したことにより、パンチス
ルーが起き難くなる。よって、耐圧を高めることが可能
になる。
よれば、半導体基板に形成した溝内にゲート絶縁膜を介
してゲート電極を形成したことにより、チャネル形成領
域が長くなる。すなわちゲート長が長くなるので、短チ
ャネル効果を緩和することができる。またソース・ドレ
イン領域の周囲の半導体基板に、当該半導体基板よりも
不純物濃度が高い領域を形成する必要がないので、当該
ソース・ドレイン領域では接合リークが発生しない。よ
って、信頼性の向上を図ることができる。さらにゲート
電極の下方における半導体基板の上層に、不純物濃度が
高いチャネル形成領域を形成したことにより、パンチス
ルーが起き難くなる。よって、耐圧を高めることが可能
になる。
【００３６】請求項２または請求項３の発明によれば、
素子分離領域を形成するためのＬＯＣＯＳ法によって、
溝を形成するためのＬＯＣＯＳ酸化膜を生成することが
可能なので、特に溝を形成するためだけのＬＯＣＯＳ酸
化を行う必要がない。したがって、溝の形成が容易にで
きる。また半導体基板とＬＯＣＯＳ酸化膜との界面には
半導体基板中の不純物が析出するので、ソース・ドレイ
ン領域を形成する際に、この析出した不純物を半導体基
板の上層に再拡散することで、半導体基板よりも高濃度
のチャネル形成領域が形成できる。したがって、工程数
を増加することなく、高濃度のチャネル形成領域を容易
に形成することができる。
素子分離領域を形成するためのＬＯＣＯＳ法によって、
溝を形成するためのＬＯＣＯＳ酸化膜を生成することが
可能なので、特に溝を形成するためだけのＬＯＣＯＳ酸
化を行う必要がない。したがって、溝の形成が容易にで
きる。また半導体基板とＬＯＣＯＳ酸化膜との界面には
半導体基板中の不純物が析出するので、ソース・ドレイ
ン領域を形成する際に、この析出した不純物を半導体基
板の上層に再拡散することで、半導体基板よりも高濃度
のチャネル形成領域が形成できる。したがって、工程数
を増加することなく、高濃度のチャネル形成領域を容易
に形成することができる。
【００３７】請求項４の発明によれば、第１，第２のゲ
ート電極間の半導体基板中に、当該半導体基板の不純物
濃度よりも高い濃度の不純物拡散層を形成したので、当
該不純物拡散領域を挟んで両側に形成されるチャネル形
成領域間でのパンチスルーは発生しない。この結果、ゲ
ート長を長く形成する、または長いオフセット領域を形
成する必要がなくなるので、ＭＯＳトランジスタの形成
面積を小さくできる。よって、パンチスルーを発生させ
ることなく、高集積化を図ることが可能になる。
ート電極間の半導体基板中に、当該半導体基板の不純物
濃度よりも高い濃度の不純物拡散層を形成したので、当
該不純物拡散領域を挟んで両側に形成されるチャネル形
成領域間でのパンチスルーは発生しない。この結果、ゲ
ート長を長く形成する、または長いオフセット領域を形
成する必要がなくなるので、ＭＯＳトランジスタの形成
面積を小さくできる。よって、パンチスルーを発生させ
ることなく、高集積化を図ることが可能になる。
【００３８】請求項５の発明によれば、電極形成膜に設
けた開口部より半導体基板に導電性不純物を導入して、
不純物拡散領域を形成し、その開口部を利用して、第
１，第２のゲート電極を区分したので、不純物拡散領域
は、イオン注入工程を付加するだけで、第１，第２のゲ
ート電極に対して自己整合的に形成できる。したがっ
て、わずかな製造上の負担で、パンチスルーを防止する
不純物拡散領域を形成することができる。
けた開口部より半導体基板に導電性不純物を導入して、
不純物拡散領域を形成し、その開口部を利用して、第
１，第２のゲート電極を区分したので、不純物拡散領域
は、イオン注入工程を付加するだけで、第１，第２のゲ
ート電極に対して自己整合的に形成できる。したがっ
て、わずかな製造上の負担で、パンチスルーを防止する
不純物拡散領域を形成することができる。
【図１】第１の実施例の概略構成断面図である。
【図２】第１の実施例の製造工程図である。
【図３】第２の実施例の概略構成断面図である。
【図４】第２の実施例の製造工程図である。
【図５】従来例の概略構成断面図である。
１ ＭＯＳトランジスタ ２ ＭＯＳトランジスタ １１ 半導体基板 １２ 溝 １３ ゲート絶縁膜 １４ ゲート電極 １７ ソース・ドレイン領域 １８ ソース・ドレイン領域 １９ チャネル形成領域 ２１ ＬＯＣＯＳ酸化膜 ３１ 半導体基板 ３２ ゲート絶縁膜 ３３ 第１のゲート電極 ３４ 第２のゲート電極 ３６ 第１のソース・ドレイン領域 ３８ 第２のソース・ドレイン領域 ３９ 不純物拡散領域 ５１ 電極形成膜 ５２ 開口部
Claims (5)
- 【請求項１】 半導体基板に形成した溝の内壁と当該溝
の両側における当該半導体基板の上面に形成したゲート
絶縁膜と、 前記ゲート絶縁膜の上面に形成したゲート電極と、 前記ゲート電極の両側における前記半導体基板の上層に
形成したソース・ドレイン領域と、 前記半導体基板の不純物濃度よりも高い濃度を有するも
ので、前記ゲート電極の下方における当該半導体基板の
上層に形成したチャネル形成領域とよりなることを特徴
とするＭＯＳトランジスタ。 - 【請求項２】 半導体基板の上層に溝を形成する第１の
工程と、 前記溝の内壁とその両側の前記半導体基板の上面にゲー
ト絶縁膜を形成する第２の工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する第３の
工程と、 前記ゲート電極の両側における前記半導体基板の上層に
ソース・ドレイン領域を形成する第４の工程と、 前記ゲート電極の下方における前記半導体基板の上層
に、当該半導体基板の不純物濃度よりも高い濃度に不純
物を拡散してチャネル形成領域を形成する第５の工程と
を行うことを特徴とするＭＯＳトランジスタの製造方
法。 - 【請求項３】 請求項２記載のＭＯＳトランジスタの製
造方法において、 第１の工程で、ＬＯＣＯＳ法によって、半導体基板の上
層にＬＯＣＯＳ酸化膜を形成した後、前記ＬＯＣＯＳ酸
化膜を除去して、当該半導体基板の上層に溝を形成し、
その後、前記第２の工程以降の工程を行うことを特徴と
するＭＯＳトランジスタの製造方法。 - 【請求項４】 半導体基板の上面に形成したゲート絶縁
膜と、 前記ゲート絶縁膜の上面に形成した第１のゲート電極
と、 前記ゲート絶縁膜の上面に前記第１のゲート電極と並列
に形成した第２のゲート電極と、 前記第１のゲート電極に対して前記第２のゲート電極側
とは反対側の前記半導体基板の上層に形成した第１のソ
ース・ドレイン領域と、 前記第２のゲート電極に対して前記第１のゲート電極側
とは反対側の前記半導体基板の上層に形成した第２のソ
ース・ドレイン領域と、 前記半導体基板の不純物濃度よりも高い濃度を有するも
ので、前記第１，第２のゲート電極間の下方における当
該半導体基板中に形成した不純物拡散領域とよりなるこ
とを特徴とするＭＯＳトランジスタ。 - 【請求項５】 半導体基板の上面にゲート絶縁膜と電極
形成膜とを成膜する第１の工程と、 前記電極形成膜にイオン注入用の開口部を形成した後、
前記電極形成膜をイオン注入マスクにしたイオン注入法
によって、前記半導体基板の不純物濃度よりも高い不純
物濃度を有する不純物拡散領域を当該半導体基板中に形
成する第２の工程と、 前記不純物拡散領域上の両側の前記電極形成膜で、第
１，第２のゲート電極を形成する第３の工程と、 前記第１のゲート電極に対して前記第２のゲート電極側
とは反対側の前記半導体基板の上層に第１のソース・ド
レイン領域を形成するとともに、前記第２のゲート電極
に対して前記第１のゲート電極側とは反対側の前記半導
体基板の上層に第２のソース・ドレイン領域を形成する
第４の工程とを行うことを特徴とするＭＯＳトランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5031374A JPH06224424A (ja) | 1993-01-26 | 1993-01-26 | Ｍｏｓトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5031374A JPH06224424A (ja) | 1993-01-26 | 1993-01-26 | Ｍｏｓトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224424A true JPH06224424A (ja) | 1994-08-12 |
Family
ID=12329480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5031374A Pending JPH06224424A (ja) | 1993-01-26 | 1993-01-26 | Ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224424A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100287068B1 (ko) * | 1997-12-24 | 2001-04-16 | 정선종 | 자기정렬형함몰채널구조를기반으로하는고집적저전압이이피롬셀의구조및그제조방법 |
| US6465842B2 (en) * | 1998-06-25 | 2002-10-15 | Kabushiki Kaisha Toshiba | MIS semiconductor device and method of fabricating the same |
| KR100450667B1 (ko) * | 2001-10-09 | 2004-10-01 | 삼성전자주식회사 | 유효 채널 길이를 연장시킬 수 있는 반도체 소자의 홈 형성방법 |
| US6835615B2 (en) | 2002-03-15 | 2004-12-28 | Oki Electric Industry Co., Ltd. | Method of manufacturing buried gate MOS semiconductor device having PIP capacitor |
-
1993
- 1993-01-26 JP JP5031374A patent/JPH06224424A/ja active Pending
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