JPH06224944A - シリアルデータ受信回路 - Google Patents

Abstract

(57)【要約】 【目的】位相変調シリアルデータを受信可能な、回路規
模が小さく、低コストなシリアルデータ受信回路を提供
すること。 【構成】調歩同期データ変換回路２において、入力され
る位相変調シリアルデータを、クロック生成回路５から
供給される前記位相変調シリアルデータのビットレート
より高い（ｍ＋２）×ｊ×ｐ倍のクロックでサンプリン
グし、そのサンプリングデータｊ個ごとを多数決判定し
たデータから、前記位相変調シリアルデータをｐビット
単位をｍビットのパラレルデータに変換する。制御回路
３では、前記調歩同期データ変換回路２から前記パラレ
ルデータを読みだし論理演算回路４にて、前記位相変調
シリアルデータのｐビットのデータを生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、調歩同期シリアルデー
タ、或は位相変調シリアルデータを読み込むシリアル通
信回路に関し、特に、調歩同期シリアルデータ受信回路
で、調歩同期シリアルデータ又は位相変調シリアルデー
タを読み込むために用いて好適なシリアルデータ受信回
路に関するものである。

【０００２】

【従来の技術】以下従来例について説明する。

【０００３】通信方式の違うデータの送受信を行なう通
信回路としては、特公開昭５５−１４０９３６「通信制
御装置」がある。この受信動作においては、調歩同期
式，独立同期式，フラグ同期式等の通信方式の異なるデ
ータを各通信方式に対応した通信制御インタフェースに
より、それぞれパラレルデータにフォーマット変換し、
通信制御コントローラで読み込み、演算制御装置に供給
する。又通信制御コントローラは、各通信制御インタフ
ェースでパラレルデータにフォーマット変換するための
設定及び制御を行なう構成となっている。

【０００４】

【発明が解決しようとする課題】上記したように、従来
方式では、位相変調シリアルデータと調歩同期シリアル
データの通信方式の異なるデータを読み込む場合には、
それぞれに専用のデータ変換回路が必要となる。

【０００５】しかし、位相変調データ変換回路と調歩同
期データ変換回路用いる場合、回路規模が大きくなる。
又、位相変調データ変換回路は汎用品としての入手は困
難であり、ＭＰＵ（マイクロプロセッサ）を用いて開発
する必要が有る。そのため回路規模が大きくなり、又短
期間及び低コストの製品開発において問題となる。

【０００６】又位相変調シリアルデータを直接、制御回
路のポートから取り込み処理する方法もあるが、この場
合には、前記位相変調シリアルデータが伝送されている
期間、制御回路の処理は前記位相変調シリアルデータの
取り込みに専念しなければならず、他の処理を満足に行
なえなくなってしまう。

【０００７】本発明の他の目的は、上記問題を解決し、
位相変調シリアルデータを読み込む小規模，低コストな
シリアルデータ受信回路を提供することである。

【０００８】

【課題を解決するための手段】上記した目的を達成する
ために、本発明では、クロック生成手段にて、入力され
る位相変調シリアルデータのビットレートのｋ倍（ｋ＞
ｍ＋２）のクロックを生成するクロック生成手段と、該
クロック生成手段からのクロックを入力し、前記位相変
調シリアルデータの１ビット、あるいは２ビット単位の
データをビットレートがｍ＋２[bit/sec]の調歩同期シ
リアルデータフォーマットのシリアルデータと見なし、
前記クロック生成手段からのクロックでサンプリング
し、そのサンプリングデータｋ／（ｍ＋２）個単位で多
数決判定し、第１の“０”のデータ以降のｍビットのデ
ータをビット数ｍのパラレルデータとして出力し、又該
パラレルデータに変換できたことを示すステータスデー
タを出力する調歩同期データ変換手段と、該調歩同期デ
ータ変換手段から出力される前記ステータスデータに応
じパラレルデータを読み出しを行なう制御手段と、該制
御手段で読み込んだパラレルデータを論理演算、あるい
は論理判定により、もとの前記位相変調シリアルデータ
の１ビットあるいは２ビット単位のビットデータを生成
する論理演算手段と、で構成するようにした。

【０００９】

【作用】調歩同期データ変換回路で、位相変調シリアル
データを該位相変調シリアルデータのビットレートのｋ
倍のクロックによりサンプリング、及び多数決判定し、
１ビット、あるいは２ビット単位でビット数ｍのパラレ
ルデータに変換する。

【００１０】従って、本発明によれば、位相変調シリア
ルデータを、専用の位相変調データ変換回路を用いるこ
となく読み込み可能となる。又、制御回路は前記調歩同
期データ変換回路からのステータスデータによりパラレ
ルデータの読み込みを行なうため処理が占有されること
はない。

【００１１】これより、回路規模が小さく、又低コスト
な構成で、位相変調シリアルデータを受信することが出
来る。

【００１２】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。

【００１３】図１は本発明の第１の実施例としてのシリ
アルデータ受信回路を示すブロック図、図４は図１の要
部信号のタイミングを示すタイミングチャート、図５は
図２の要部信号のタイミングを示すタイミングチャート
である。

【００１４】尚、図４各符号は、それぞれ図１の各符号
と対応している。

【００１５】まず、第１の実施例であるシリアルデータ
受信回路の動作について図１及び図４を用いて説明す
る。

【００１６】位相変調シリアルデータＡ（図４Ａ）のビ
ットデータは、１ビット周期期間の信号レベルが“０”
の期間と“１”の期間の比によって表され、例えば、ビ
ットデータは、１ビット周期期間の“０”の期間が
“１”の期間よりも長い場合は、“０”を、又１ビット
周期期間の“０”の期間が“１”の期間よりも短い場合
は、“１”を示す信号である。この位相変調シリアルデ
ータＡは、シリアルデータ入力端子（１）を介して入力
され調歩同期データ変換回路（２）に供給される。又調
歩同期データ変換回路（２）は、制御回路（３）からの
制御信号Ｅにより、入力される位相変調シリアルデータ
Ａをクロック生成回路（５）からのサンプリングクロッ
クＨ（図４Ｈ）でサンプリングしたサンプリングデータ
Ｂ（図４Ｂ)を多数決判定するデータ個数ｊを例えば、
ｊ＝８個に設定され、又、パラレルデータＢに変換する
ビット数ｍを例えば、ｍ＝７ビットに設定される。

【００１７】又クロック生成回路（５）は、制御回路
（３）からの制御信号Ｆにより、クロック発生回路
（６）より出力される基本クロックＧを、調歩同期デー
タ変換回路（２）に入力される位相変調シリアルデータ
Ａのビットレートの（ｍ＋２）×ｊ倍の周波数のサンプ
リングクロックＨとして出力する分周比に設定される。
すなわち、制御信号Ｆは、例えば８ビットのバイナリデ
ータであり、クロック生成回路（５）は、例えばＰＴＣ
（プログラマブルタイマカウンタ）のようなものであ
り、制御信号Ｆで示されるカウント値をタイマ初期値と
してタイマカウンタに設定し、デクリメントしてゆき、
タイマカウンタ値が零になった時に、出力を反転させ、
又タイマカウンタにタイマ初期値を設定するという動作
を繰り返すことにより基本クロックＧを分周したサンプ
リングクロックＨを生成する。

【００１８】又、調歩同期データ変換回路（２）では、
入力される位相変調シリアルデータＡを、クロック生成
回路（５）からのサンプリングクロックＨでサンプリン
グし、又、例えばサンプリングクロックＨがビットレー
トの（ｍ＋２）×j倍のクロックの場合、サンプリング
クロックＨでサンプリングしたデータｊ個ごとを多数決
判定する。又多数決判定したデータから最初の“０”の
ビットをスタートビットとして検出し、このスタートビ
ット以降のｍビットのデータを例えばシフトレジスタを
用いてパラレルデータＢに変換する。又、調歩同期デー
タ変換回路（２）は、パラレルデータＢに変換したこと
を示す信号として例えば、多数決判定されたｍビットの
データに続いて“１”のデータを検出した時に“１”と
なるステータスデータＣ（図４Ｃ）を出力する。

【００１９】制御回路（３）は、調歩同期データ変換回
路（２）からのステータスデータＣに応じ、例えばステ
ータスデータＣを割り込み信号として入力し、該ステー
タスデータＣが“０”から“１”に変化したことを検出
したときに、割り込み処理を行ないパラレルデータＢを
読み込む。又制御回路（３）で読み込んだパラレルデー
タＢは、論理演算回路（４）で、論理演算、又は論理判
定の少なくともどちらか一方の処理により、調歩同期デ
ータ変換回路（２）でパラレルデータＢに変換された位
相変調シリアルデータＡのビットデータを生成する。こ
こで、パラレルデータＢから、位相変調シリアルデータ
Ａのビットデータを生成する方法として、例えば、位相
変調データ変換回路（２）において、位相変調シリアル
データＡが１ビット単位でビット数ｍ＝７のパラレルデ
ータＢに変換された場合、制御回路（３）で読み込んだ
パラレルデータＢのｂｉｔ４を判定し、ｂｉｔ４が
“０”ならビットデータは“０”、又ｂｉｔ４が“１”
ならビットデータは“１”とする方法が考えられる。

【００２０】以上の動作により、位相変調シリアルデー
タの受信が可能となる。

【００２１】次に、第２の実施例である位相変調シリア
ルデータ及び調歩同期シリアルデータの両方式のシリア
ルデータを受信可能とするシリアルデータ受信回路につ
いて説明する。

【００２２】図２は第２の実施例であるシリアルデータ
受信回路の構成を示すブロック図、図５は図２の要部信
号のタイミングを示すタイミングチャートである。

【００２３】すなわち第２の実施例は、図１に示した構
成の他に、シリアルデータ入力端子（７）と、モード検
出回路（９）とが設けられている。

【００２４】では、第２の実施例であるシリアルデータ
受信回路の動作について図２，図４及び図５を用いて説
明する。

【００２５】尚、図４，図５各符号は、それぞれ図２の
各符号と対応している。

【００２６】位相変調シリアルデータＡ（図４，図５の
Ａ）は、シリアルデータ入力端子(１）を介してスイッ
チ回路（８）の一方の入力端子と、モード検出回路
（９）とに供給される。又調歩同期シリアルデータＭ
（図５Ｍ）は、スイッチ回路（８）の他の一方の入力端
子とモード検出回路（９）とに供給される。モード検出
回路（９）では、位相変調シリアルデータＡと調歩同期
シリアルデータＭとの少なくともどちらか一方が入力さ
れたことを検出し、その検出結果を例えば位相変調シリ
アルデータＡが入力されている場合は“０”を、それ以
外の時は“１”の１ビットのモード検出データＪ（図５
Ｊ）を出力し、制御回路（３）に供給する。ここでモー
ド検出回路（９）で位相変調シリアルデータＡが入力さ
れたことを検出する方法として、例えば、位相変調シリ
アルデータのデータ伝送開始を示すアテンション信号、
例えば位相変調シリアルデータの１ビット周期期間より
はるかに長い期間“０”の信号を検出する方法がある。

【００２７】又、スイッチ回路（８）では、制御回路
（３）からの制御信号Ｌに応じ、例えば制御信号Ｌが
“０”の場合は入力端子Ｉ側に、又制御信号Ｌが“１”
の場合は入力端子II側に切り変えられ、位相変調シリア
ルデータＡと調歩同期シリアルデータＭとが合成された
シリアルデータＫ（図５Ｋ）を出力し調歩同期データ変
換回路（２）に供給する。又クロック生成回路（５）
は、例えば前述した第１の実施例でのＰＴＣであっても
良く、制御回路（３）からの制御信号Ｆにより、クロッ
ク発生回路（６）からの基本クロックＧを分周する分周
比を変化させ、例えば、調歩同期データ変換回路（２）
に入力されるシリアルデータＫのデータが位相変調シリ
アルデータＡのデータの場合は、位相変調シリアルデー
タＡのビットレートの（ｍ＋２）×ｊ倍のサンプリング
クロックＨを生成し、又調歩同期データ変換回路（２）
に入力されるシリアルデータＫのデータが調歩同期シリ
アルデータＭのデータの場合は、調歩同期シリアルデー
タＭのビットレートのｊ倍のサンプリングクロックＨを
生成し、調歩同期データ変換回路（２）に供給する。こ
こで制御信号Ｆは、例えば、８ビットのバイナリデータ
であり、調歩同期データ変換回路（２）に供給するサン
プリングクロックＨを生成するためのタイマカウンタの
カウンタ初期値である。

【００２８】又、調歩同期データ変換回路（２）は、ス
イッチ回路（８）から入力されるシリアルデータＫが位
相変調シリアルデータＡのデータの場合、例えば、クロ
ック生成回路（５）からのサンプリングクロックＨによ
りサンプリングしたサンプリングデータを多数決判定す
る個数ｊをｊ＝８個に、及びパラレルデータＢに変換す
るビット数ｍをｍ＝７に設定され、又、スイッチ回路
（８）から入力されるシリアルデータＫが調歩同期シリ
アルデータＭのデータの場合、例えば、クロック生成回
路（５）からのサンプリングクロックＨによりサンプリ
ングしたサンプリングデータを多数決判定する個数ｊを
ｊ＝８個に、及びパラレルデータＢに変換するビット数
ｍをｍ＝６に、制御回路（３）からの制御信号Ｅにより
設定される。こうして、調歩同期データ変換回路（２）
は、制御信号Ｅに応じ、入力される位相変調シリアルデ
ータＡ、又は調歩同期シリアルデータＭを、それぞれサ
ンプリングクロックＨでサンプリングし、そのサンプリ
ングデータｊ個ごとを多数決判定したデータからスター
トビットを検出し、そのスタートビットに続くｍビット
のデータを抽出しビット数ｍのパラレルデータＢを生成
し制御回路（３）に出力する。又、調歩同期データ変換
回路（２）は、シリアルデータＫをパラレルデータＢに
変換したことを示すステータスデータＣを出力する。

【００２９】制御回路（３）は、モード検出回路（９）
からのモード検出データＪに基づき、スイッチ回路
（８）を制御する制御信号Ｌと、調歩同期データ変換回
路（２）を制御する制御信号Ｅと、クロック生成回路
（５）を制御する制御信号Ｆとを出力する。又、調歩同
期データ変換回路（２）からのステータスデータＣに応
じ、例えばステータスデータＣを割り込み信号として入
力し、該ステータスデータＣが”０”から”１”に変化
したことを検出したときに、割り込み処理を行ないパラ
レルデータＢを読み込む。又制御回路（３）では、モー
ド検出回路（９）からのモード検出データＪが位相変調
シリアルデータＡが入力されていることを示している場
合は、読み込んだパラレルデータＢを、論理演算回路
（４）で、論理演算、又は論理判定の少なくともどちら
か一方の処理により調歩同期データ変換回路（２）でパ
ラレルデータＢに変換された位相変調シリアルデータＡ
のビットデータを生成する。ここで、パラレルデータＢ
から、位相変調シリアルデータＡのビットデータを生成
する方法として、例えば、位相変調シリアルデータＡが
１ビット単位でビット数７のパラレルデータＢに変換さ
れた場合、制御回路（３）で読み込んだパラレルデータ
Ｂのｂｉｔ４を判定し、ｂｉｔ４が“０”ならビットデ
ータは“０”、又ｂｉｔ４が“１”ならビットデータは
“１”とする方法が考えられる。

【００３０】これらの動作によって、位相変調シリアル
データＡ及び、調歩同期シリアルデータＭのどちらが入
力されても、受信可能としている。

【００３１】以上が、第１の実施例及び第２の実施例の
動作の説明である。

【００３２】尚、第１及び第２の実施例では、調歩同期
データ変換回路（２）において、位相変調シリアルデー
タを１ビット単位でパラレルデータに変換する方式を用
いているが、本発明はこれに限らず、クロック発生回路
（５）で分周して得られるサンプリングクロックを位相
変調シリアルデータのビットレートの（ｍ＋２）×ｊ×
１倍，（ｍ＋２）×ｊ×２倍，…，（ｍ＋２）×ｊ×ｐ
倍とすることにより位相変調シリアルデータを１ビッ
ト，２ビット，…，ｐビット単位でパラレルデータに変
換可能であることは明らかである。

【００３３】又図２のモード検出回路（９）において、
位相変調シリアルデータＡの検出を、位相変調シリアル
データＡの伝送開始を示すアテンション信号により検出
する場合について述べたが、本発明は、シリアルデータ
入力端子（１）が、複数の信号線から構成されており、
位相変調シリアルデータ伝送用信号線以外の信号線によ
り検出する場合にも、有効である。

【００３４】又図２のモード検出回路（９）において、
モード検出データＪの状態を位相変調シリアルデータＡ
が入力されることにより変化させているが、本発明にお
いては、調歩同期シリアルデータＭが入力される場合に
モード検出データＪの状態を変化させてもよい。

【００３５】又図２のモード検出回路（９）は、制御回
路（３）に含まれても良い。

【００３６】次に、第２の実施例におけるクロック生成
回路（５）の構成の他の実施例について説明する。

【００３７】図３は、第３の実施例としてのクロック生
成回路（５）を示すブロック図である。

【００３８】図３において、クロック発生回路（６）か
らの基本クロックＧは、分周回路１（１０）と、分周回
路２（１１）とに供給される。分周回路１（１０）及び
分周回路２（１１）は、例えば、ＰＴＣのようなもので
良い。分周回路１（１０）は、制御回路（３）からの制
御信号Ｆにより、調歩同期データ変換回路（２）に入力
される位相変調シリアルデータＡのビットレートの（ｍ
＋２）×ｊ倍のサンプリングクロックＨが得られる分周
比に設定され、又分周回路２（１１）は調歩同期データ
変換回路（２）に入力される調歩同期シリアルデータＭ
のビットレートのｊ倍のサンプリングクロックＨが得ら
れる分周比に設定される。こうして分周回路１（１０）
で分周された基本クロックＧは、クロックＱとしてスイ
ッチ回路（１２）の一方の入力端子に供給され、又分周
回路２（１１）で分周された基本クロックＧは、クロッ
クＲとしてスイッチ回路（１２）の他の一方の入力端子
に供給される。スイッチ回路（１２）では、制御回路
（３）からの制御信号Ｆ’に応じて、例えば、制御信号
Ｆ’が１ビットの信号であり、“０”の時は、入力端子
III側に、又制御信号Ｆ’が“１”の時は、入力端子IV
側に切り換えられ、クロックＱとクロックＲとを選択出
力したサンプリングクロックＨを調歩同期データ変換回
路（２）に供給する。

【００３９】これより、調歩同期データ変換回路（２）
に入力される位相変調シリアルデータＡ、又は調歩同期
シリアルデータＭを受信するのに必要なサンプリングク
ロックＨを生成することができる。

【００４０】尚、図３の分周回路１（１０）及び分周回
路２（１１）は、分周比を変化可能なものについて説明
したが、本発明は、固定の分周比しか持たない分周回路
を用いた場合においても適用可能なことは明らかであ
る。

【００４１】又、図２のスイッチ回路（８）及び図３の
スイッチ回路（１２）は、それぞれ制御回路（３）から
の制御信号Ｌ及び制御信号Ｆ’により制御される場合に
ついて説明したが、本発明は、これらスイッチ回路
（８）及びスイッチ回路（１２）が、モード検出回路
（９）からのモード検出データＪにより制御される場合
についても適用される。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
調歩同期データ変換回路に位相変調シリアルデータのビ
ットレートの（ｍ＋２）×ｊ倍のサンプリングクロック
を与えることにより、位相変調シリアルデータをビット
単位でパラレルデータに変換でき、論理演算又は論理判
定の少なくともどちらか一方の処理により位相変調シリ
アルデータのビットデータを生成することにより、位相
変調シリアルデータの受信が可能となる。

【００４３】又調歩同期データ変換回路に位相変調シリ
アルデータのビットレートの（ｍ＋２）×ｊ倍のサンプ
リングクロックと調歩同期シリアルデータのビットレー
トのｊ倍のサンプリングクロックとを切り換えて供給す
ることにより、位相変調シリアルデータ及び、調歩同期
シリアルデータのどちらにも対応可能なシリアルデータ
受信回路が、小規模で低コストに実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例としてのシリアルデータ
受信回路を示すブロック図である。

【図２】本発明の第２の実施例としてのシリアルデータ
受信回路を示すブロック図である。

【図３】本発明の第３の実施例におけるクロック生成回
路を示すブロック図である。

【図４】図１及び図２のシリアルデータ受信回路の要部
信号タイミングを示すタイミングチャートである。

【図５】図２のシリアルデータ受信回路の要部信号タイ
ミングを示すタイミングチャートである。

【符号の説明】

１，７…シリアルデータ入力端子、２…調歩同期データ
変換回路、３…制御回路、４…論理演算回路、５…クロ
ック生成回路、６…クロック発生回路、８，１２…スイ
ッチ回路、９…モード検出回路、１０…分周回路１、１
１…分周回路２。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 須藤 雅俊 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所ＡＶ機器事業部映像本部内

Claims (3)

【特許請求の範囲】
1. 【請求項１】調歩同期シリアルデータの送受信を行なう
   シリアルデータ通信回路において、 フォーマット変換，制御コード（符号）判別，制御コマ
   ンドの解読，ステータス情報の送出等を行なう演算処理
   回路を有し、入力される調歩同期シリアルデータを、該
   調歩同期シリアルデータのビットレートのｎ倍の外部ク
   ロックでサンプリングし、そのサンプリングデータｎ個
   ごとを多数決判定したビットデータより、スタートビッ
   トを検出し、該スタートビットに続くｍビットのデータ
   ビットを抽出しビット数ｍのパラレルデータに変換し、
   該パラレルデータと、前記調歩同期シリアルデータを前
   記パラレルデータに変換したことを示すステータスデー
   タとを出力するデータ変換手段（２）と、 位相変調されたシリアルデータを入力し、前記データ変
   換手段（２）に供給するシリアルデータ入力手段１
   （１）と、 シリアルデータ入力手段１（１）に入力される位相変調
   シリアルデータのビットレートより高い周波数のクロッ
   クを発生するクロック発生手段（６）と、 前記クロック発生手段（６）から出力されるクロックを
   分周し、前記位相変調シリアルデータのビットレートの
   ｋ倍（ｋ＞ｍ＋２）のクロックを生成し、前記データ変
   換手段（２）に供給するクロック生成手段（５）と、 前記データ変換手段（２）から出力される前記ステータ
   スデータに応じ、前記位相変調シリアルデータのｐビッ
   ト単位でビット数ｍのパラレルデータに変換されたデー
   タを読みだし、論理演算、または論理判定の少なくとも
   どちらか一方の処理により前記位相変調シリアルデータ
   のｐビットのビットデータを生成する論理演算手段
   （４）と前記データ変換手段（２）と前記論理演算手段
   （４）及び前記クロック生成手段（５）とを制御する制
   御手段（３）と、 から成ることを特徴とするシリアルデータ受信回路。
2. 【請求項２】請求項１に記載のシリアルデータ受信回路
   において、 調歩同期シリアルデータを入力するシリアルデータ入力
   手段２（７）と、 該シリアルデータ入力手段２（７）からの調歩同期シリ
   アルデータと、前記シリアルデータ入力手段１（１）か
   らの位相変調シリアルデータとを選択出力するデータ選
   択手段（８）と、 前記位相変調シリアルデータと前記調歩同期シリアルデ
   ータの少なくとも一方が入力されたことを検出し、検出
   結果を出力するモード検出手段（９）と、 を設けたことを特徴とするシリアルデータ受信回路。
3. 【請求項３】請求項１または２に記載のシリアルデータ
   受信回路において前記クロック生成回路は、前記シリア
   ルデータ入力手段１（１）に入力される前記位相変調シ
   リアルデータのビットレートのｋ倍のクロックを生成す
   るクロック分周手段１（１０）と、 前記シリアルデータ入力手段２（７）に入力される前記
   調歩同期シリアルデータのビットレートのｎ倍のクロッ
   クを生成するクロック分周手段２（１１）と、 前記制御回路（３）からの制御信号に応じ、該クロック
   分周手段１（１１）からのクロック１と、該クロック分
   周手段２（２）からのクロック２とを選択出力するクロ
   ック選択手段（１２）と、 を有することを特徴とするシリアルデータ受信回路。