JPH06225166A - 符号化および復号化装置 - Google Patents
符号化および復号化装置Info
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- JPH06225166A JPH06225166A JP1107693A JP1107693A JPH06225166A JP H06225166 A JPH06225166 A JP H06225166A JP 1107693 A JP1107693 A JP 1107693A JP 1107693 A JP1107693 A JP 1107693A JP H06225166 A JPH06225166 A JP H06225166A
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Abstract
(57)【要約】
【目的】 出力バス幅に分割するのに要する時間を短縮
し、画像データの符号化および符号データの復号化を高
速処理することが可能な符号化および復号化装置を提供
する。 【構成】 変化点検出・ラン長計数部に入力した画像デ
ータを変化点の検出毎にラン長と白黒の色データを変換
し、コード・符号長表参照部で入力データに対応するコ
ードおよび符号長データに変換し、出力されたターミネ
イティングコードを１３ビットレジスター３２にラッチ
し、シフト量指令生成回路３９からのシフト量指令デー
タに従って、バレルシフター３３が入力した１３ビット
の並列コードデータをシフトして、１〜８ビットの並列
コードデータに変換して出力端Ａ，Ｂに跨がって出力
し、８ビットレジスター３５にラッチさせる。
し、画像データの符号化および符号データの復号化を高
速処理することが可能な符号化および復号化装置を提供
する。 【構成】 変化点検出・ラン長計数部に入力した画像デ
ータを変化点の検出毎にラン長と白黒の色データを変換
し、コード・符号長表参照部で入力データに対応するコ
ードおよび符号長データに変換し、出力されたターミネ
イティングコードを１３ビットレジスター３２にラッチ
し、シフト量指令生成回路３９からのシフト量指令デー
タに従って、バレルシフター３３が入力した１３ビット
の並列コードデータをシフトして、１〜８ビットの並列
コードデータに変換して出力端Ａ，Ｂに跨がって出力
し、８ビットレジスター３５にラッチさせる。
Description
【０００１】
【産業上の利用分野】本発明は入力した画像データを符
号化した符号コードを連続した符号コード列に配列し、
配列した符号コード列を所定長に区切って並列出力する
符号化装置、符号化した符号コードを逆変換して得た画
像データを連続した画像データ列に配列し、配列した画
像データ列を所定長に区切って並列出力する復号化装
置、あるいは、これらの符号化装置および復号化装置を
備えた符号化・復号化装置に関する。
号化した符号コードを連続した符号コード列に配列し、
配列した符号コード列を所定長に区切って並列出力する
符号化装置、符号化した符号コードを逆変換して得た画
像データを連続した画像データ列に配列し、配列した画
像データ列を所定長に区切って並列出力する復号化装
置、あるいは、これらの符号化装置および復号化装置を
備えた符号化・復号化装置に関する。
【０００２】
【従来の技術】ファクシミリ装置等の画像処理装置にお
いては、原稿を読み取った画像データの冗長度を圧縮す
るデータ圧縮処理が施される。この冗長度抑圧符号化方
式としてはＭＨ方式、ＭＲ方式およびＭＭＲ方式が知ら
れており、標準化され、広く使用されている。特開昭６
２−１４９２６８号公報にも開示されているように、Ｍ
Ｈ方式は黒画素および白画素のラン長のデータを符号化
するものであり、次の各過程を経て符号化される。 （１）入力データの画素列に沿った濃度データの変化点
を検出し、ラン長を計数する。 （２）コード・符号長表を参照して、変化点の画素毎に
色データとラン長データに対応するＭＨコードと、その
符号長データを得る。 （３）符号長データを基にＭＨコードを一次元符号列と
して配列し、出力バス幅に区切って出力する。
いては、原稿を読み取った画像データの冗長度を圧縮す
るデータ圧縮処理が施される。この冗長度抑圧符号化方
式としてはＭＨ方式、ＭＲ方式およびＭＭＲ方式が知ら
れており、標準化され、広く使用されている。特開昭６
２−１４９２６８号公報にも開示されているように、Ｍ
Ｈ方式は黒画素および白画素のラン長のデータを符号化
するものであり、次の各過程を経て符号化される。 （１）入力データの画素列に沿った濃度データの変化点
を検出し、ラン長を計数する。 （２）コード・符号長表を参照して、変化点の画素毎に
色データとラン長データに対応するＭＨコードと、その
符号長データを得る。 （３）符号長データを基にＭＨコードを一次元符号列と
して配列し、出力バス幅に区切って出力する。
【０００３】
【発明が解決しようとする課題】上記（３）の処理を行
う際に、従来技術においては一次元符号列の配列および
出力バス幅毎の分割操作にシフトレジスターを用いてい
たので、処理を行うのに少なくとも符号長の数だけのシ
フトクロックが必要であり、そのため、この処理に要す
る時間が符号化処理時間に占める割合が大きく、特に、
データ圧縮率が大きい程符号化処理時間が長くなるの
で、符号化処理の高速処理の妨げになっていた。復号化
処理においても、上述の符号化処理と逆の過程を辿るの
で、符号化処理と同様の問題点を有していた。本発明は
従来技術におけるかかる課題を解決しようとするもので
あり、画像データを符号化または復号化して、符号列に
配列または画像データ列に配列し、出力バス幅に分割す
るのに要する時間を短縮し、画像データの符号化および
符号データの復号化を高速処理することが可能な符号化
および復号化装置を提供することを目的とする。
う際に、従来技術においては一次元符号列の配列および
出力バス幅毎の分割操作にシフトレジスターを用いてい
たので、処理を行うのに少なくとも符号長の数だけのシ
フトクロックが必要であり、そのため、この処理に要す
る時間が符号化処理時間に占める割合が大きく、特に、
データ圧縮率が大きい程符号化処理時間が長くなるの
で、符号化処理の高速処理の妨げになっていた。復号化
処理においても、上述の符号化処理と逆の過程を辿るの
で、符号化処理と同様の問題点を有していた。本発明は
従来技術におけるかかる課題を解決しようとするもので
あり、画像データを符号化または復号化して、符号列に
配列または画像データ列に配列し、出力バス幅に分割す
るのに要する時間を短縮し、画像データの符号化および
符号データの復号化を高速処理することが可能な符号化
および復号化装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は上記課題を解決
するために、入力した画像データを符号化した符号コー
ドと、その符号長データに基づいて、符号コードデータ
にシフト操作を施すバレルシフターと、該バレルシフタ
ーのシフト量を演算する第１のシフト量演算手段を有
し、シフトした符号データを符号データ記憶手段に記憶
した後、連続した符号コード列に配列し、配列した符号
コード列を所定長に区切って並列出力するようにしたも
のである。あるいは、入力した符号コードデータと符号
長データを復号化して画像データに変換し、符号長デー
タに基づいて画像データにシフト操作を施すバレルシフ
ターと、該バレルシフターのシフト量を演算する第２の
シフト量演算手段を有し、シフトした画像データを画像
データ記憶手段に記憶した後、連続した画像データ列に
配列し、配列した画像データ列を所定長に区切って並列
出力するようにしたものである。
するために、入力した画像データを符号化した符号コー
ドと、その符号長データに基づいて、符号コードデータ
にシフト操作を施すバレルシフターと、該バレルシフタ
ーのシフト量を演算する第１のシフト量演算手段を有
し、シフトした符号データを符号データ記憶手段に記憶
した後、連続した符号コード列に配列し、配列した符号
コード列を所定長に区切って並列出力するようにしたも
のである。あるいは、入力した符号コードデータと符号
長データを復号化して画像データに変換し、符号長デー
タに基づいて画像データにシフト操作を施すバレルシフ
ターと、該バレルシフターのシフト量を演算する第２の
シフト量演算手段を有し、シフトした画像データを画像
データ記憶手段に記憶した後、連続した画像データ列に
配列し、配列した画像データ列を所定長に区切って並列
出力するようにしたものである。
【０００５】
【作用】前者の手段においては、入力した画像データは
符号コードと、その符号長データに変換される。バレル
シフターは符号長データに基づいて、符号コードデータ
にシフト操作を施す。第１のシフト量演算手段はバレル
シフターのシフト量を演算する。符号データ記憶手段は
シフトした符号データを記憶する。符号データ記憶手段
に記憶された符号データは連続した符号コード列に配列
され、配列された符号コード列は所定長に区切って並列
出力される。また、後者の手段においては、入力した符
号コードデータと符号長データは復号化されて画像デー
タに変換される。バレルシフターは符号長データに基づ
いて画像データにシフト操作を施す。第２のシフト量演
算手段はバレルシフターのシフト量を演算し、画像デー
タ記憶手段はシフトした画像データを記憶する。画像デ
ータ記憶手段に記憶された画像データは連続した画像デ
ータ列に配列され、配列された画像データ列は所定長に
区切って並列出力される。
符号コードと、その符号長データに変換される。バレル
シフターは符号長データに基づいて、符号コードデータ
にシフト操作を施す。第１のシフト量演算手段はバレル
シフターのシフト量を演算する。符号データ記憶手段は
シフトした符号データを記憶する。符号データ記憶手段
に記憶された符号データは連続した符号コード列に配列
され、配列された符号コード列は所定長に区切って並列
出力される。また、後者の手段においては、入力した符
号コードデータと符号長データは復号化されて画像デー
タに変換される。バレルシフターは符号長データに基づ
いて画像データにシフト操作を施す。第２のシフト量演
算手段はバレルシフターのシフト量を演算し、画像デー
タ記憶手段はシフトした画像データを記憶する。画像デ
ータ記憶手段に記憶された画像データは連続した画像デ
ータ列に配列され、配列された画像データ列は所定長に
区切って並列出力される。
【０００６】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図２は本発明の第１の実施例に係る画像信
号の圧縮符号化装置の構成を示すブロック図である。画
像データがシリアル形式またはパラレル形式で変化点検
出・ラン長計数部１に入力すると、入力画像データ列上
の白（最小濃度）画素から黒（最大濃度）画素への変
化、または黒画素から白画素への変化を検出し（変化点
検出）、最初の変化点から次の変化点までの画素数、即
ち、ラン長を計数し、変化点の検出毎にラン長と白黒の
色データを出力する。コード・符号長表参照部２では入
力したラン長と色データをＭＨコード・符号長表と参照
し、入力データに対応するコードおよび符号長データに
変換し、パラレル形式で出力する。図７は白黒のラン長
データ“０〜３１”に対応するターミネイティングコー
ドのＭＨコード・符号長表を示したものである。ＭＨコ
ードの最大符号長である１３ビットにデータ長さを揃え
るため、コードデータには本来のＭＨコードの後に１〜
１１個の０データが付加されている。符号長データは本
来のＭＨコードの符号長の２の補数を５ビットデータで
表したものである。例えば、コード・符号長表参照部２
にラン長データ“３”の白データが入力した場合、この
データに対応したターミネイティングコード〔１０００
００００〕、符号長データ〔１１１００〕が出力され
る。なお、制御部４のシーケンス制御により、ラン長デ
ータが“０〜６３”の入力データに対してはターミネイ
ティングコードのみが、ラン長データが“６３”より大
きい入力データに対してはメイクアップコードとターミ
ネイティングコードが送出される。コード配列部３では
入力した符号長データを基にターミネイティングコード
をコード列上に配列し、配列されたコード列を出力バス
幅単位に区切ってパラレル形式で出力する。図１はコー
ド配列部３の内部回路を示したものである。バレルシフ
ター３３はシフト量指令生成回路３９からのシフト量指
令データに従って、入力した１３ビットの並列コードデ
ータをシフトして、１〜８ビットの並列コードデータに
変換して出力端Ａ，Ｂに跨がって出力する。図５（ａ）
はバレルシフター３３内部の回路配線の概念を示したも
のであり、（ｂ）は（ａ）の縦（出力）横（入力）の配
線の各交差点に丸印で示したトランシーバーゲートの配
線状態を示したものである。トランシーバーゲートはビ
ット毎のシフト量指令データをイネーブル信号として、
縦横の配線間を同極性にする。縦方向に配列された出力
線はプルダウン抵抗を介して接地されており、それに接
続されるトランシーバーゲートの何れもが付勢されなか
った時、当該ビットの出力はロウレベルになる。横方向
に配列された入力線に入力された１３ビットの入力コー
ドデータは例えば、８ビット目のシフト量指令データが
オンになった時、入力線０〜７ｂに入力されたコードデ
ータは出力端Ａ側の出力線０〜７ｂに、入力線８〜１２
ｂに入力されたコードデータは出力端Ｂ側の出力線０〜
４ｂにシフトされて出力される。出力端Ｂ側の出力線５
〜１１ｂは、それに接続されるトランシーバーゲートの
何れもが付勢されないため、ロウレベル（０）になる。
なお、本実施例ではトランシーバーゲートとしてトラン
ジスター素子を用いたが、スイッチング素子で構成する
こともできる。
に説明する。図２は本発明の第１の実施例に係る画像信
号の圧縮符号化装置の構成を示すブロック図である。画
像データがシリアル形式またはパラレル形式で変化点検
出・ラン長計数部１に入力すると、入力画像データ列上
の白（最小濃度）画素から黒（最大濃度）画素への変
化、または黒画素から白画素への変化を検出し（変化点
検出）、最初の変化点から次の変化点までの画素数、即
ち、ラン長を計数し、変化点の検出毎にラン長と白黒の
色データを出力する。コード・符号長表参照部２では入
力したラン長と色データをＭＨコード・符号長表と参照
し、入力データに対応するコードおよび符号長データに
変換し、パラレル形式で出力する。図７は白黒のラン長
データ“０〜３１”に対応するターミネイティングコー
ドのＭＨコード・符号長表を示したものである。ＭＨコ
ードの最大符号長である１３ビットにデータ長さを揃え
るため、コードデータには本来のＭＨコードの後に１〜
１１個の０データが付加されている。符号長データは本
来のＭＨコードの符号長の２の補数を５ビットデータで
表したものである。例えば、コード・符号長表参照部２
にラン長データ“３”の白データが入力した場合、この
データに対応したターミネイティングコード〔１０００
００００〕、符号長データ〔１１１００〕が出力され
る。なお、制御部４のシーケンス制御により、ラン長デ
ータが“０〜６３”の入力データに対してはターミネイ
ティングコードのみが、ラン長データが“６３”より大
きい入力データに対してはメイクアップコードとターミ
ネイティングコードが送出される。コード配列部３では
入力した符号長データを基にターミネイティングコード
をコード列上に配列し、配列されたコード列を出力バス
幅単位に区切ってパラレル形式で出力する。図１はコー
ド配列部３の内部回路を示したものである。バレルシフ
ター３３はシフト量指令生成回路３９からのシフト量指
令データに従って、入力した１３ビットの並列コードデ
ータをシフトして、１〜８ビットの並列コードデータに
変換して出力端Ａ，Ｂに跨がって出力する。図５（ａ）
はバレルシフター３３内部の回路配線の概念を示したも
のであり、（ｂ）は（ａ）の縦（出力）横（入力）の配
線の各交差点に丸印で示したトランシーバーゲートの配
線状態を示したものである。トランシーバーゲートはビ
ット毎のシフト量指令データをイネーブル信号として、
縦横の配線間を同極性にする。縦方向に配列された出力
線はプルダウン抵抗を介して接地されており、それに接
続されるトランシーバーゲートの何れもが付勢されなか
った時、当該ビットの出力はロウレベルになる。横方向
に配列された入力線に入力された１３ビットの入力コー
ドデータは例えば、８ビット目のシフト量指令データが
オンになった時、入力線０〜７ｂに入力されたコードデ
ータは出力端Ａ側の出力線０〜７ｂに、入力線８〜１２
ｂに入力されたコードデータは出力端Ｂ側の出力線０〜
４ｂにシフトされて出力される。出力端Ｂ側の出力線５
〜１１ｂは、それに接続されるトランシーバーゲートの
何れもが付勢されないため、ロウレベル（０）になる。
なお、本実施例ではトランシーバーゲートとしてトラン
ジスター素子を用いたが、スイッチング素子で構成する
こともできる。
【０００７】図３はシフト量指令生成回路３９の内部回
路を、図４は選択器３４の内部回路を示したものであ
る。図４に示すように、選択器３４は８個の選択器３４
１〜３４８で構成され、バレルシフター３３から出力さ
れた８ビットのコードデータがそれぞれ選択器３４１〜
３４８のＡ入力端子に入力する。各Ｂ入力端子には８ビ
ットレジスター３５の各ビット毎の出力コードデータが
入力する。各選択信号端子にはシフト量指令生成回路３
９から出力されたシフト量指令データがそのまま、ある
いは、オアゲート３４ａ〜３４ｇを介して入力される。
各ビット毎のシフト量指令データが入力すると、シフト
量指令データによって指示されたＭＳＤ側からの選択器
３４１〜３４８が各選択データに応じて切り替えられ、
バレルシフター３３からの当該ビットの出力コードデー
タが入力信号として選択され、選択器３４１〜３４８か
ら出力された各コードデータがラッチ信号の供給によっ
て８ビットレジスター３５にラッチされる。シフト量指
令生成回路３９は入力データｎ（ｎは正負の整数）の値
によって、図８に示すシフト量指令信号および次回動作
イネーブル信号を出力する。なお、ｎが正の整数の時
は、８ビットレジスター３５内の空きビット数がｎであ
ることを表し、ｎが負の整数の時は、８ビットレジスタ
ー３５に入りきらなかったターミネイティングコードの
ビット数を表すと共に、８ビットレジスター３５に転送
すべきコードバイトデータが形成されていることを示
す。ｎ＝０の時は、８ビットレジスター３５に登録され
たコードデータのＬＳＤ（最下位の数）とバイト境界が
一致し、出力データに対応するコードバイトデータが形
成されたことを表す。図６はコード配列処理の流れ図で
ある。図６に従って、コード配列部３の動作を説明す
る。リセット状態では１３ビットレジスター３２はクリ
アされ、選択器３６のＡ入力端側から入力した符号長デ
ータ“８”によって、５ビットレジスター３８の出力は
“８”に設定される。まず、ステップＳ−１では次回動
作イネーブル信号がオンか否かを判断する。リセット後
ではｎ＝８＞０なので、次回動作イネーブル信号がオン
であるから、次のステップＳ−２に進む。ステップＳ−
２では選択器３１の入力をＡ入力端側にすると共に、１
３ビットレジスター３２にラッチ信号を供給して、コー
ド・符号長表参照部２から入力されたターミネイティン
グコードデータをラッチさせる。また、選択器３６の入
力もＡ入力端側にし、コード・符号長表参照部２から入
力された符号長データを取り込み、５ビットレジスター
３８の出力を５ビットデータ“ｎ”にする。バレルシフ
ター３３は１３ビットレジスター３２から出力された１
３ビットのコードデータをシフト量指令信号に従って８
ビットシフトさせる。次に、選択器３１の入力をＢ入力
端側にすると共に、１３ビットレジスター３２および８
ビットレジスター３５にラッチ信号を供給する（Ｓ−
３）。以下、理解を容易にするために、具体例として、
入力されたターミネイティングコードデータが白のラン
長データ“２”に対応する〔０１１１００００００００
０〕であった場合について説明する。バレルシフター３
３による８ビットシフトにより、Ａ出力端側には〔０１
１１００００〕のデータが出力されて８ビットレジスタ
ー３５にラッチされ、Ｂ出力端側には残りの〔００００
０〕のデータが出力されて１３ビットレジスター３２の
０〜４ビット位置にラッチされる。なお、残りの５〜１
２ビット位置には０データがラッチされる。次のステッ
プＳ−４では５ビットレジスター３８にラッチ信号を供
給して、選択器３６のＡ入力端側に入力された符号長デ
ータ（符号長データの２の補数のデータ）と、５ビット
レジスター３８から出力されたデータ“ｎ”が加算器３
７で加算されたデータ、即ち、〔ｎ−符号長〕のデータ
をラッチさせる。つまり、“８−４”＝“４”のデータ
をラッチさせる。なお、ステップＳ−３とステップＳ−
４は同時に実行してもよい。ステップＳ−５では５ビッ
トレジスター３８から出力されたデータ“ｎ”の符号が
判定される。ｎ＞０ならば、ステップＳ−６に進んで、
ｎビットのデータがオンのシフト量指令データおよび次
回動作イネーブル信号オンのデータを出力する。次に、
コード配列処理が終了したか否かを判断し（Ｓ−７）、
終了していなければ、ステップＳ−１に戻って上述の動
作を繰り返す。一連の処理によって、８ビットレジスタ
ー３５にはＬＳＤ側ビット位置に白のラン長２のターミ
ネイティングコードデータ〔０１１１〕が、上位のビッ
ト位置にデータ０がラッチされる。次に、コード・コー
ド長表参照部２から、例えば、黒のラン長８のターミネ
イティングコードデータが入力した場合は、次回動作イ
ネーブル信号がオンなので、ステップＳ−３に移って、
４ビットのデータがオンのシフト量指令信号によって、
バレルシフター３３のＡ出力端子側には〔０００１０１
０００００００〕の入力ターミネイティングコードデー
タの上位４ビットのデータが４〜７ビット位置にシフト
され、０〜３ビット位置に０データがセットされて、８
ビットデータ〔０００００００１〕として出力される。
この出力データと、８ビットレジスター３５から出力さ
れた８ビットデータが選択器３４に入力し、シフト量指
令信号によって、入力端Ｂが選択されて取り込まれ、そ
の結果、選択器３４から８ビットデータ〔０１１１００
０１〕が出力され、８ビットレジスター３５にラッチさ
れる。一方、バレルシフター３３のＢ出力端側には入力
ターミネイティングコードデータの残りの下位ビットデ
ータが出力され、選択器３１を介して１３ビットレジス
ター３２に入力されて、ＬＳＤ側ビット位置からラッチ
され、残りのビット位置に０データがセットされて、１
３ビットデータ〔０１０００００００００００〕がラッ
チされる。次に、ステップＳ−４で加算器３７での“ｎ
−符号長”の演算、即ち、“４−６”＝“−２”の演算
が実行され、５ビットレジスター３８にラッチされる。
この結果、ステップＳ−５の判断がｎｏになるので、ス
テップＳ−８に進んで、既に形成されている出力バイト
データの出力要求信号をホストコンピューターに送出す
る。ステップＳ−９では、８ビットレジスター３５の出
力データが読み取られたか否かを判断し、その結果がｙ
ｅｓならば、シフト量指令信号に“８”をセットし、選
択器３６の入力をＢ入力端側にする（Ｓ−１０）。ステ
ップＳ−１０の処理が終了すると、ステップＳ−３に戻
る。ステップＳ−３では、１３ビットレジスター３２に
ラッチされていた黒のラン長８のターミネイティングコ
ードデータから作られた１３ビットデータの上位２ビッ
トのデータ〔０１〕が８ビットレジスター３５のＬＳＤ
側ビット位置にラッチされる。１３ビットレジスター３
２には全てのビット位置に無意味な０データがセットさ
れる。ステップＳ−４の処理では、選択器３６のＢ入力
端側から入力した“８”のデータと、５ビットレジスタ
ー３８から出力されたデータｎが加算器３７で加算さ
れ、“−２＋８”＝“６”の演算が実行され、５ビット
レジスター３８にラッチされる。以下、前述と同様の処
理が繰り返され、次々に入力されるラン長のデータに対
するコード配列処理が実行される。なお、ｎ＝０の場合
のステップＳ−８〜Ｓ−１０、ステップＳ−３〜Ｓ−４
のルーチンは単にｎ＝８を得るためにのみ実行される。
路を、図４は選択器３４の内部回路を示したものであ
る。図４に示すように、選択器３４は８個の選択器３４
１〜３４８で構成され、バレルシフター３３から出力さ
れた８ビットのコードデータがそれぞれ選択器３４１〜
３４８のＡ入力端子に入力する。各Ｂ入力端子には８ビ
ットレジスター３５の各ビット毎の出力コードデータが
入力する。各選択信号端子にはシフト量指令生成回路３
９から出力されたシフト量指令データがそのまま、ある
いは、オアゲート３４ａ〜３４ｇを介して入力される。
各ビット毎のシフト量指令データが入力すると、シフト
量指令データによって指示されたＭＳＤ側からの選択器
３４１〜３４８が各選択データに応じて切り替えられ、
バレルシフター３３からの当該ビットの出力コードデー
タが入力信号として選択され、選択器３４１〜３４８か
ら出力された各コードデータがラッチ信号の供給によっ
て８ビットレジスター３５にラッチされる。シフト量指
令生成回路３９は入力データｎ（ｎは正負の整数）の値
によって、図８に示すシフト量指令信号および次回動作
イネーブル信号を出力する。なお、ｎが正の整数の時
は、８ビットレジスター３５内の空きビット数がｎであ
ることを表し、ｎが負の整数の時は、８ビットレジスタ
ー３５に入りきらなかったターミネイティングコードの
ビット数を表すと共に、８ビットレジスター３５に転送
すべきコードバイトデータが形成されていることを示
す。ｎ＝０の時は、８ビットレジスター３５に登録され
たコードデータのＬＳＤ（最下位の数）とバイト境界が
一致し、出力データに対応するコードバイトデータが形
成されたことを表す。図６はコード配列処理の流れ図で
ある。図６に従って、コード配列部３の動作を説明す
る。リセット状態では１３ビットレジスター３２はクリ
アされ、選択器３６のＡ入力端側から入力した符号長デ
ータ“８”によって、５ビットレジスター３８の出力は
“８”に設定される。まず、ステップＳ−１では次回動
作イネーブル信号がオンか否かを判断する。リセット後
ではｎ＝８＞０なので、次回動作イネーブル信号がオン
であるから、次のステップＳ−２に進む。ステップＳ−
２では選択器３１の入力をＡ入力端側にすると共に、１
３ビットレジスター３２にラッチ信号を供給して、コー
ド・符号長表参照部２から入力されたターミネイティン
グコードデータをラッチさせる。また、選択器３６の入
力もＡ入力端側にし、コード・符号長表参照部２から入
力された符号長データを取り込み、５ビットレジスター
３８の出力を５ビットデータ“ｎ”にする。バレルシフ
ター３３は１３ビットレジスター３２から出力された１
３ビットのコードデータをシフト量指令信号に従って８
ビットシフトさせる。次に、選択器３１の入力をＢ入力
端側にすると共に、１３ビットレジスター３２および８
ビットレジスター３５にラッチ信号を供給する（Ｓ−
３）。以下、理解を容易にするために、具体例として、
入力されたターミネイティングコードデータが白のラン
長データ“２”に対応する〔０１１１００００００００
０〕であった場合について説明する。バレルシフター３
３による８ビットシフトにより、Ａ出力端側には〔０１
１１００００〕のデータが出力されて８ビットレジスタ
ー３５にラッチされ、Ｂ出力端側には残りの〔００００
０〕のデータが出力されて１３ビットレジスター３２の
０〜４ビット位置にラッチされる。なお、残りの５〜１
２ビット位置には０データがラッチされる。次のステッ
プＳ−４では５ビットレジスター３８にラッチ信号を供
給して、選択器３６のＡ入力端側に入力された符号長デ
ータ（符号長データの２の補数のデータ）と、５ビット
レジスター３８から出力されたデータ“ｎ”が加算器３
７で加算されたデータ、即ち、〔ｎ−符号長〕のデータ
をラッチさせる。つまり、“８−４”＝“４”のデータ
をラッチさせる。なお、ステップＳ−３とステップＳ−
４は同時に実行してもよい。ステップＳ−５では５ビッ
トレジスター３８から出力されたデータ“ｎ”の符号が
判定される。ｎ＞０ならば、ステップＳ−６に進んで、
ｎビットのデータがオンのシフト量指令データおよび次
回動作イネーブル信号オンのデータを出力する。次に、
コード配列処理が終了したか否かを判断し（Ｓ−７）、
終了していなければ、ステップＳ−１に戻って上述の動
作を繰り返す。一連の処理によって、８ビットレジスタ
ー３５にはＬＳＤ側ビット位置に白のラン長２のターミ
ネイティングコードデータ〔０１１１〕が、上位のビッ
ト位置にデータ０がラッチされる。次に、コード・コー
ド長表参照部２から、例えば、黒のラン長８のターミネ
イティングコードデータが入力した場合は、次回動作イ
ネーブル信号がオンなので、ステップＳ−３に移って、
４ビットのデータがオンのシフト量指令信号によって、
バレルシフター３３のＡ出力端子側には〔０００１０１
０００００００〕の入力ターミネイティングコードデー
タの上位４ビットのデータが４〜７ビット位置にシフト
され、０〜３ビット位置に０データがセットされて、８
ビットデータ〔０００００００１〕として出力される。
この出力データと、８ビットレジスター３５から出力さ
れた８ビットデータが選択器３４に入力し、シフト量指
令信号によって、入力端Ｂが選択されて取り込まれ、そ
の結果、選択器３４から８ビットデータ〔０１１１００
０１〕が出力され、８ビットレジスター３５にラッチさ
れる。一方、バレルシフター３３のＢ出力端側には入力
ターミネイティングコードデータの残りの下位ビットデ
ータが出力され、選択器３１を介して１３ビットレジス
ター３２に入力されて、ＬＳＤ側ビット位置からラッチ
され、残りのビット位置に０データがセットされて、１
３ビットデータ〔０１０００００００００００〕がラッ
チされる。次に、ステップＳ−４で加算器３７での“ｎ
−符号長”の演算、即ち、“４−６”＝“−２”の演算
が実行され、５ビットレジスター３８にラッチされる。
この結果、ステップＳ−５の判断がｎｏになるので、ス
テップＳ−８に進んで、既に形成されている出力バイト
データの出力要求信号をホストコンピューターに送出す
る。ステップＳ−９では、８ビットレジスター３５の出
力データが読み取られたか否かを判断し、その結果がｙ
ｅｓならば、シフト量指令信号に“８”をセットし、選
択器３６の入力をＢ入力端側にする（Ｓ−１０）。ステ
ップＳ−１０の処理が終了すると、ステップＳ−３に戻
る。ステップＳ−３では、１３ビットレジスター３２に
ラッチされていた黒のラン長８のターミネイティングコ
ードデータから作られた１３ビットデータの上位２ビッ
トのデータ〔０１〕が８ビットレジスター３５のＬＳＤ
側ビット位置にラッチされる。１３ビットレジスター３
２には全てのビット位置に無意味な０データがセットさ
れる。ステップＳ−４の処理では、選択器３６のＢ入力
端側から入力した“８”のデータと、５ビットレジスタ
ー３８から出力されたデータｎが加算器３７で加算さ
れ、“−２＋８”＝“６”の演算が実行され、５ビット
レジスター３８にラッチされる。以下、前述と同様の処
理が繰り返され、次々に入力されるラン長のデータに対
するコード配列処理が実行される。なお、ｎ＝０の場合
のステップＳ−８〜Ｓ−１０、ステップＳ−３〜Ｓ−４
のルーチンは単にｎ＝８を得るためにのみ実行される。
【０００８】本実施例では１つのラン長のデータに対す
るコード配列処理に要する時間は出力データの読取時間
を無視すれば、２ないし５クロックサイクルとすること
ができるので、コード配列処理を非常に高速化すること
ができる。なお、本実施例では、ＭＨコードの入力画像
データとしてラン長のデータが入力した場合の例を説明
したが、これに限らず、ＥＯＬコード等の特殊コードデ
ータに対しても全く同様の処理を行うことができる。
るコード配列処理に要する時間は出力データの読取時間
を無視すれば、２ないし５クロックサイクルとすること
ができるので、コード配列処理を非常に高速化すること
ができる。なお、本実施例では、ＭＨコードの入力画像
データとしてラン長のデータが入力した場合の例を説明
したが、これに限らず、ＥＯＬコード等の特殊コードデ
ータに対しても全く同様の処理を行うことができる。
【０００９】図９は画像信号の復号化装置の構成を示す
ブロック図である。入力コードデータ列は有意コード検
出・ラン長検索部５にシリアル、またはパラレル形式で
入力される。有意コード検出・ラン長検索部５ではＭＨ
コード・コード長表を参照し、入力コードデータ列から
有意のコードデータを検出し、そのコードデータに対応
する色（白黒）およびラン長データを生成して、画像デ
ータ再生配列部６に出力する。この有意のコードデータ
の検出およびラン長データの生成の操作は順次入力する
コードデータ毎に行われる。画像データ再生配列部６で
は入力した色およびラン長の符号データに従って画像デ
ータを再生し、それを並列出力幅に区切って出力する。
なお、画像データ再生配列部６に入力されるラン長デー
タの単位は１個のメテイクアップコードによって表され
るラン長、１個のターミネイティングコードによって表
されるラン長、あるいは、一組のメテイクアップコード
とターミネイティングコードによって表されるラン長の
何れかである。また、ラン長データは２の補数で表示さ
れている。制御部４は有意コード検出・ラン長検索部５
および画像データ再生配列部６を監視しながら復号化処
理の動作を制御する。図１０は画像データ再生配列部６
の内部回路を示したものである。有意コード検出・ラン
長検索部５から出力される８ビット色データはバレルシ
フター６５に入力され、シフト量指令生成回路６４から
出力された８ビットのシフト量指令信号に従ってシフト
され、８ビットの並列出力データとして出力される。な
お、入力色データは全て０または１のデータである。図
１２はバレルシフター６５内部の回路配線の概念を示し
たものであり、圧縮符号化装置のバレルシフター３３と
類似の構成を有している。例えば、シフト量指令信号が
４ビットのシフト量を指令するものであった時は、０〜
３ビットの入力色データが４〜７ビット位置にシフトさ
れ、残りの０〜３ビットのデータはプルダウン抵抗によ
って０データとなり、８ビットの並列出力データとして
出力される。選択器６６はコード配列部３の選択器３４
と同様の構成および動作を有したものである。
ブロック図である。入力コードデータ列は有意コード検
出・ラン長検索部５にシリアル、またはパラレル形式で
入力される。有意コード検出・ラン長検索部５ではＭＨ
コード・コード長表を参照し、入力コードデータ列から
有意のコードデータを検出し、そのコードデータに対応
する色（白黒）およびラン長データを生成して、画像デ
ータ再生配列部６に出力する。この有意のコードデータ
の検出およびラン長データの生成の操作は順次入力する
コードデータ毎に行われる。画像データ再生配列部６で
は入力した色およびラン長の符号データに従って画像デ
ータを再生し、それを並列出力幅に区切って出力する。
なお、画像データ再生配列部６に入力されるラン長デー
タの単位は１個のメテイクアップコードによって表され
るラン長、１個のターミネイティングコードによって表
されるラン長、あるいは、一組のメテイクアップコード
とターミネイティングコードによって表されるラン長の
何れかである。また、ラン長データは２の補数で表示さ
れている。制御部４は有意コード検出・ラン長検索部５
および画像データ再生配列部６を監視しながら復号化処
理の動作を制御する。図１０は画像データ再生配列部６
の内部回路を示したものである。有意コード検出・ラン
長検索部５から出力される８ビット色データはバレルシ
フター６５に入力され、シフト量指令生成回路６４から
出力された８ビットのシフト量指令信号に従ってシフト
され、８ビットの並列出力データとして出力される。な
お、入力色データは全て０または１のデータである。図
１２はバレルシフター６５内部の回路配線の概念を示し
たものであり、圧縮符号化装置のバレルシフター３３と
類似の構成を有している。例えば、シフト量指令信号が
４ビットのシフト量を指令するものであった時は、０〜
３ビットの入力色データが４〜７ビット位置にシフトさ
れ、残りの０〜３ビットのデータはプルダウン抵抗によ
って０データとなり、８ビットの並列出力データとして
出力される。選択器６６はコード配列部３の選択器３４
と同様の構成および動作を有したものである。
【００１０】図１１はシフト量指令生成回路６４の内部
回路を示したものである。この回路構成も圧縮符号化装
置のシフト量指令生成回路３９と同様の構成を有してい
る。入力色データは全て０または１のデータである点、
入力されるラン長のデータは１３ビットレジスター６３
から出力された１３ビット補数表現データである点を除
いて、シフト量指令生成回路３９の構成および動作と変
わらない。なお、１３ビットレジスター６３の出力デー
タの最大値は“８”である。図１３は画像データ再生配
列処理の流れ図である。図１３に従って、画像データ再
生配列部６の動作を説明する。リセット状態では選択器
６１の入力はＢ入力端側が選択され、１３ビットレジス
ター６３の出力データは“８”に設定されている。ま
ず、ステップＳ−１１では次回動作イネーブル信号がオ
ンか否かを判断する。リセット後ではｎ＝８＞０なの
で、次回動作イネーブル信号がオンであるから、次のス
テップＳ−１２に進む。シフト量指令生成回路６４は入
力データｎの値によって、図８に示すシフト量指令信号
および次回動作イネーブル信号を出力する。ステップＳ
−１２では選択器６１の入力をＡ入力端側に切り替え
て、有意コード検出・ラン長検索部５から入力された１
３ビット補数表現ラン長データを取り込むと共に、１３
ビットレジスター６３にラッチ信号を供給して、有意コ
ード検出・ラン長検索部５から入力されたラン長データ
をラッチさせ、１３ビットレジスター６３の出力を
“ｎ”にする。バレルシフター６５はシフト量指令信号
に従って入力された８ビットの色データをシフトさせ
る。次に、選択器６６の入力をＢ入力端側にすると共
に、８ビットレジスター６７にラッチ信号を供給する
（Ｓ−１３）。次のステップＳ−１４では１３ビットレ
ジスター６３にラッチ信号を供給して、選択器６１のＡ
入力端側に入力されたラン長データ（ラン長の２の補数
のデータ）と、１３ビットレジスター６３から出力され
たデータｎが加算器６２で加算されたデータ、即ち、
〔ｎ−ラン長〕のデータをラッチさせる。ステップＳ−
１５では１３ビットレジスター６３から出力されたデー
タｎの符号が判定される。ｎ＞０ならば、ステップＳ−
１６に進んで、ｎビットのデータがオンのシフト量指令
信号および次回動作イネーブル信号オンを出力する。次
に、画像データ再生配列処理が終了したか否かを判断し
（Ｓ−１７）、終了していなければ、ステップＳ−１１
に戻って上述の動作を繰り返す。次に、ステップＳ−１
５の判断がｎｏにならば、ステップＳ−１８に進んで、
既に形成されている出力バイトの出力要求信号をホスト
コンピューターに送出する。ステップＳ−１９では、８
ビットレジスター６７の出力データが読み取られたか否
かを判断し、その結果がｙｅｓならば、シフト量指令信
号に“８”をセットし、選択器６１の入力をＢ入力端側
にする（Ｓ−２０）。ステップＳ−２０の処理が終了す
ると、ステップＳ−１３に戻る。以下、前述と同様の処
理が繰り返され、次々に入力される色およびラン長のデ
ータに対する画像データ再生配列処理が実行される。上
述の第１の実施例で説明したように、圧縮符号化装置と
画像信号の復号化装置の主要回路構成は多くの共通部分
を有している。そこで、符号化と復号化の主要回路構成
を共通化し、回路の小型化と低価格化を図ることができ
る。図１４は符号化と復号化の主要回路構成を共通化し
た本発明の第２の実施例に係るコード配列および画像デ
ータ再生配列部の内部回路を示したものである。第１の
実施例と同一と見做せる箇所には同一の符号を付し、そ
の説明を省略する。本実施例ではバレルシフター６５に
入力するコードデータおよび色データを選択器６８で切
り替え、１３ビットレジスター６３への符号長データと
ラン長データ入力を選択器６９で切り替えるようにして
いる。なお、復号化処理を行う時は、バレルシフター３
３に入力する色データはＬＳＤ側８ビットを用い、符号
化処理を行う時は、５ビット補数表現ラン長データを１
３ビット幅に拡張するために、ＭＳＤ側に８ビットデー
タ〔１１１１１１１１〕を付加している。なお、上述の
各実施例において、バレルシフター３３，６５に用いら
れるプルダウン抵抗は出力電位を確定する必要がなけれ
ば不要になる。
回路を示したものである。この回路構成も圧縮符号化装
置のシフト量指令生成回路３９と同様の構成を有してい
る。入力色データは全て０または１のデータである点、
入力されるラン長のデータは１３ビットレジスター６３
から出力された１３ビット補数表現データである点を除
いて、シフト量指令生成回路３９の構成および動作と変
わらない。なお、１３ビットレジスター６３の出力デー
タの最大値は“８”である。図１３は画像データ再生配
列処理の流れ図である。図１３に従って、画像データ再
生配列部６の動作を説明する。リセット状態では選択器
６１の入力はＢ入力端側が選択され、１３ビットレジス
ター６３の出力データは“８”に設定されている。ま
ず、ステップＳ−１１では次回動作イネーブル信号がオ
ンか否かを判断する。リセット後ではｎ＝８＞０なの
で、次回動作イネーブル信号がオンであるから、次のス
テップＳ−１２に進む。シフト量指令生成回路６４は入
力データｎの値によって、図８に示すシフト量指令信号
および次回動作イネーブル信号を出力する。ステップＳ
−１２では選択器６１の入力をＡ入力端側に切り替え
て、有意コード検出・ラン長検索部５から入力された１
３ビット補数表現ラン長データを取り込むと共に、１３
ビットレジスター６３にラッチ信号を供給して、有意コ
ード検出・ラン長検索部５から入力されたラン長データ
をラッチさせ、１３ビットレジスター６３の出力を
“ｎ”にする。バレルシフター６５はシフト量指令信号
に従って入力された８ビットの色データをシフトさせ
る。次に、選択器６６の入力をＢ入力端側にすると共
に、８ビットレジスター６７にラッチ信号を供給する
（Ｓ−１３）。次のステップＳ−１４では１３ビットレ
ジスター６３にラッチ信号を供給して、選択器６１のＡ
入力端側に入力されたラン長データ（ラン長の２の補数
のデータ）と、１３ビットレジスター６３から出力され
たデータｎが加算器６２で加算されたデータ、即ち、
〔ｎ−ラン長〕のデータをラッチさせる。ステップＳ−
１５では１３ビットレジスター６３から出力されたデー
タｎの符号が判定される。ｎ＞０ならば、ステップＳ−
１６に進んで、ｎビットのデータがオンのシフト量指令
信号および次回動作イネーブル信号オンを出力する。次
に、画像データ再生配列処理が終了したか否かを判断し
（Ｓ−１７）、終了していなければ、ステップＳ−１１
に戻って上述の動作を繰り返す。次に、ステップＳ−１
５の判断がｎｏにならば、ステップＳ−１８に進んで、
既に形成されている出力バイトの出力要求信号をホスト
コンピューターに送出する。ステップＳ−１９では、８
ビットレジスター６７の出力データが読み取られたか否
かを判断し、その結果がｙｅｓならば、シフト量指令信
号に“８”をセットし、選択器６１の入力をＢ入力端側
にする（Ｓ−２０）。ステップＳ−２０の処理が終了す
ると、ステップＳ−１３に戻る。以下、前述と同様の処
理が繰り返され、次々に入力される色およびラン長のデ
ータに対する画像データ再生配列処理が実行される。上
述の第１の実施例で説明したように、圧縮符号化装置と
画像信号の復号化装置の主要回路構成は多くの共通部分
を有している。そこで、符号化と復号化の主要回路構成
を共通化し、回路の小型化と低価格化を図ることができ
る。図１４は符号化と復号化の主要回路構成を共通化し
た本発明の第２の実施例に係るコード配列および画像デ
ータ再生配列部の内部回路を示したものである。第１の
実施例と同一と見做せる箇所には同一の符号を付し、そ
の説明を省略する。本実施例ではバレルシフター６５に
入力するコードデータおよび色データを選択器６８で切
り替え、１３ビットレジスター６３への符号長データと
ラン長データ入力を選択器６９で切り替えるようにして
いる。なお、復号化処理を行う時は、バレルシフター３
３に入力する色データはＬＳＤ側８ビットを用い、符号
化処理を行う時は、５ビット補数表現ラン長データを１
３ビット幅に拡張するために、ＭＳＤ側に８ビットデー
タ〔１１１１１１１１〕を付加している。なお、上述の
各実施例において、バレルシフター３３，６５に用いら
れるプルダウン抵抗は出力電位を確定する必要がなけれ
ば不要になる。
【００１１】
【発明の効果】以上説明したように請求項１記載の発明
によれば、入力した画像データを符号化した符号コード
データにシフト操作を施すバレルシフターと、バレルシ
フターのシフト量を演算する第１のシフト量演算手段を
有したので、符号コードデータを出力バス幅に分割する
のに要する時間を短縮し、画像データの符号化を高速処
理することができる。請求項２記載の発明によれば、入
力した２値の画像データの変化点を検出し、検出した結
果に基づいてラン長を計数し、ラン長データおよびその
色データを生成し、生成された色データおよびラン長デ
ータに従って、連続したラン長列に配列するようにした
ので、比較的に簡単な構成で高速符号化処理を実現でき
る。請求項３記載の発明によれば、入力した符号コード
データと符号長データを復号化して画像データに変換
し、符号長データに基づいて画像データにシフト操作を
施すバレルシフターと、バレルシフターのシフト量を演
算する第２のシフト量演算手段を有したので、画像デー
タを出力バス幅に分割するのに要する時間を短縮し、符
号コードデータと符号長データの復号化を高速処理する
ことができる。請求項４記載の発明によれば、入力した
符号コードデータと符号長データから有意データを検出
し、有意データに対応するラン長データおよびその色デ
ータを生成し、生成された色データおよびラン長データ
に従って、連続した画像データ列に配列するようにした
ので、比較的に簡単な構成で高速復号化処理を実現でき
る。請求項５記載の発明によれば、請求項１または２記
載の符号化装置および請求項３または４記載の復号化装
置を備えたので、符号化回路および復号化回路の主要回
路を共通化することにより、回路の小型化および装置の
低廉化を実現できる。
によれば、入力した画像データを符号化した符号コード
データにシフト操作を施すバレルシフターと、バレルシ
フターのシフト量を演算する第１のシフト量演算手段を
有したので、符号コードデータを出力バス幅に分割する
のに要する時間を短縮し、画像データの符号化を高速処
理することができる。請求項２記載の発明によれば、入
力した２値の画像データの変化点を検出し、検出した結
果に基づいてラン長を計数し、ラン長データおよびその
色データを生成し、生成された色データおよびラン長デ
ータに従って、連続したラン長列に配列するようにした
ので、比較的に簡単な構成で高速符号化処理を実現でき
る。請求項３記載の発明によれば、入力した符号コード
データと符号長データを復号化して画像データに変換
し、符号長データに基づいて画像データにシフト操作を
施すバレルシフターと、バレルシフターのシフト量を演
算する第２のシフト量演算手段を有したので、画像デー
タを出力バス幅に分割するのに要する時間を短縮し、符
号コードデータと符号長データの復号化を高速処理する
ことができる。請求項４記載の発明によれば、入力した
符号コードデータと符号長データから有意データを検出
し、有意データに対応するラン長データおよびその色デ
ータを生成し、生成された色データおよびラン長データ
に従って、連続した画像データ列に配列するようにした
ので、比較的に簡単な構成で高速復号化処理を実現でき
る。請求項５記載の発明によれば、請求項１または２記
載の符号化装置および請求項３または４記載の復号化装
置を備えたので、符号化回路および復号化回路の主要回
路を共通化することにより、回路の小型化および装置の
低廉化を実現できる。
【図１】本発明の第１の実施例に係るコード配列部の内
部回路図である。
部回路図である。
【図２】画像信号の圧縮符号化装置の構成を示すブロッ
ク図である。
ク図である。
【図３】シフト量指令生成回路の内部回路図である。
【図４】選択器の内部回路図である。
【図５】バレルシフター内部の回路配線を示す概念図お
よび出力線と入力線の配線の各交差点のトランシーバー
ゲートの配線図である。
よび出力線と入力線の配線の各交差点のトランシーバー
ゲートの配線図である。
【図６】コード配列処理の流れ図である。
【図７】ＭＨコード・符号長表を示した表図である。
【図８】シフト量指令生成回路の出力信号を示した表図
である。
である。
【図９】復号化装置の構成を示すブロック図である。
【図１０】画像データ再生配列部の内部回路図である。
【図１１】シフト量指令生成回路の内部回路図である。
【図１２】バレルシフター内部の回路配線を示す概念図
である。
である。
【図１３】画像データ再生配列処理の流れ図である。
【図１４】本発明の第２の実施例に係るコード配列およ
び画像データ再生配列部の内部回路図である。
び画像データ再生配列部の内部回路図である。
１ 変化点検出・ラン長計数部 ２ コード・符号長表参照部 ３ コード配列部 ５ 有意コード検出・ラン長検索部 ６ 画像データ再生配列部 ３２，３５，３８，６３，６７ レジスター ３３，６５ バレルシフター ３９，６４ シフト量指令生成回路
Claims (5)
- 【請求項１】 入力した画像データを符号化した符号コ
ードと、その符号長データに基づいて、符号コードデー
タにシフト操作を施し、符号データ記憶手段に記憶した
後、連続した符号コード列に配列し、配列した符号コー
ド列を所定長に区切って並列出力する符号化装置におい
て、符号コードデータにシフト操作を施すバレルシフタ
ーと、該バレルシフターのシフト量を演算する第１のシ
フト量演算手段を有したことを特徴とする符号化装置。 - 【請求項２】 入力した２値の画像データの変化点を検
出し、検出した結果に基づいてラン長を計数し、ラン長
データおよびその色データを生成する第１のラン長デー
タ生成手段と、該ラン長データ生成手段により生成され
た色データおよびラン長データに従って、連続したラン
長列に配列するラン長列配列手段を有したことを特徴と
する請求項１記載の符号化装置。 - 【請求項３】 入力した符号コードデータと符号長デー
タを復号化して画像データに変換し、符号長データに基
づいて画像データにシフト操作を施し、画像データ記憶
手段に記憶した後、連続した画像データ列に配列し、配
列した画像データ列を所定長に区切って並列出力する復
号化装置において、画像データにシフト操作を施すバレ
ルシフターと、該バレルシフターのシフト量を演算する
第２のシフト量演算手段を有したことを特徴とする復号
化装置。 - 【請求項４】 入力した符号コードデータと符号長デー
タから有意データを検出し、該有意データに対応するラ
ン長データおよびその色データを生成する第２のラン長
データ生成手段と、該第２のラン長データ生成手段によ
り生成された色データおよびラン長データに従って、連
続した画像データ列に配列する画像データ列配列手段を
有したことを特徴とする請求項３記載の復号化装置。 - 【請求項５】 請求項１または２記載の符号化装置と、
請求項３または４記載の復号化装置から成る符号化・復
号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1107693A JPH06225166A (ja) | 1993-01-26 | 1993-01-26 | 符号化および復号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1107693A JPH06225166A (ja) | 1993-01-26 | 1993-01-26 | 符号化および復号化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06225166A true JPH06225166A (ja) | 1994-08-12 |
Family
ID=11767893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1107693A Pending JPH06225166A (ja) | 1993-01-26 | 1993-01-26 | 符号化および復号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06225166A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100226689B1 (ko) * | 1996-09-30 | 1999-10-15 | 전주범 | 데이터 추출 및 피팅장치 |
| US7715639B2 (en) * | 2005-05-20 | 2010-05-11 | Olympus Imaging Corp. | Data encoding apparatus, data decoding apparatus, data encoding method, data decoding method, and recording medium recorded with program |
-
1993
- 1993-01-26 JP JP1107693A patent/JPH06225166A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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