JPH06230414A

JPH06230414A - 液晶表示素子

Info

Publication number: JPH06230414A
Application number: JP1407293A
Authority: JP
Inventors: Yumiko Yamada; ゆみ子山田; Masahito Shoji; 雅人庄子; Meiko Ogawa; 盟子小川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-01-29
Filing date: 1993-01-29
Publication date: 1994-08-19

Abstract

(57)【要約】【目的】階調表示の制御性を優れたものとし、また視
角特性を向上させて、表示品位の高い液晶表示素子を実
現する。【構成】第１のＴＦＴ素子１５および第２のＴＦＴ素
子１７により形成される電気抵抗を第２の表示領域の液
晶セル２１に直列に接続することにより、その電気抵抗
の分圧により第１の表示領域の液晶セル１９に印加され
る電圧による電界強度と第２の表示領域の液晶セル２１
に印加される電圧による電界強度との差を大きく取り、
階調表示の制御性を優れたものとしまた視角特性を向上
させることができる。しかも液晶セル１９と液晶セル２
１との間での蓄積電荷の再分配などに起因した保持電圧
の時間的低下や変動を避けることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶表示素子に関する。

【０００２】

【従来の技術】近年、高解像度の表示が可能なディスプ
レイデバイスとして、アクティブマトリックス型液晶表
示素子が注目されている。そのなかでも特に電界効果型
トランジスタ（ＴＦＴ）をスイッチング素子として備え
たアクティブマトリックス型液晶表示素子は階調表示に
適しており、テレビ等への応用が進められている。

【０００３】液晶表示素子の動作モードとしては、ＴＮ
型、ＤＳ型、ＧＨ型、ＤＡＰ型、熱書込み型等がある
が、アクティブマトリックス型液晶表示素子には一般に
ＴＮ型が用いられる。

【０００４】アクティブマトリックス型液晶表示素子の
１画素の等価回路を図９に示す。アドレス線８０１と信
号線８０３との交差部近傍に、電界効果型の薄膜トラン
ジスタ（以下、ＴＦＴと略称）８０５が配置され、ＴＦ
Ｔ８０５のゲート８０７はアドレス線８０１に、ドレイ
ン８０９は信号線８０３に、またソース８１１は画素電
極８１３接続されている。そして、画素電極８１３と対
向電極８１５との間に液晶層８１７が挟持されている。
また、液晶層８１７と接する画素電極８１３および対向
電極８１５の表面には液晶分子を配向させるための配向
層等（図示省略）が形成されている。

【０００５】ところでＴＮ型液晶表示素子のノーマリホ
ワイトモード（白背景に黒表示を行なうモード）におけ
る液晶印加電圧と透過率の関係（Ｖ−Ｔ特性）は、透過
率が変化し始める電圧（しきい値電圧Ｖthと称する）
と、透過率の変化がほぼ終了する電圧（飽和電圧Ｖsat
と称する）との間に、例えば 1〜2V程度の差がある。そ
してＴＦＴをスイッチング素子として用いたアクティブ
マトリックス型液晶表示素子では、このＶthとＶsat の
間にいくつかの電圧レベルを設けることにより、階調表
示を行なっている。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
ＶthとＶsat の差は 1〜2V程度とあまり大きくないた
め、階調数を増やすに従って印加電圧レベル間の差が小
さくなり、印加電圧の制御が困難になるという問題があ
る。すなわち、アクティブマトリックス型液晶表示素子
において、例えば64階調表示を行うとき、駆動用ＩＣの
出力のわずかなバラツキにより、画面全体に帯状の濃淡
のムラが生じることがある。これは階調間の電圧の差よ
りも駆動用ＩＣの出力電圧のバラツキの方がはるかに大
きく、このバラツキが階調間の電圧の差による階調の濃
淡差よりも顕著な濃淡差として視認されるため、著しく
表示品位が損なわれてしまうという問題がある。

【０００７】また、このような方法で階調表示を行なう
と、ＴＮ型液晶表示素子の動作原理上、視角を変えたと
きの透過率の変化が大きいため、その結果として視野角
が狭くなるという問題もある。

【０００８】また、ＴＮ形以外の動作モード、例えばＧ
Ｈ型やＤＡＰ型等の動作原理による液晶表示素子におい
ても、同様に表現する総階調数が多いほど印加電圧の制
御が困難となる。

【０００９】このような問題の解消を企図した技術とし
て、 1画素内で液晶層に印加される電界強度が互いに異
なる表示領域を設ける技術が、例えば特開平2-12号公
報、特開平2-310534号公報、特開平3-122621号公報等に
より知られている。

【００１０】これらの技術を要約すると、 1つの画素内
の画素電極と対向電極との間に同一の電圧を印加したと
きに液晶層に印加される電界強度が互いに異なるような
2つ以上の領域を設けるというものである。そして液晶
表示素子全体に比べて個々の画素が十分に小さければ、
個々の画素 1個の電極間印加電圧に対する透過率特性
（Ｖ−Ｔ特性）は、観察者にとっては前記の 2つ以上の
領域の透過率特性の総和であるように映る。その結果、
ＶthとＶsat の差が実質的に拡大されたことになり、多
階調表示をより容易に実現するというものである。ま
た、階調表示を行ったときの視野角の狭さも軽減しよう
とするものである。

【００１１】このような特開平2-12号等の技術において
は、各表示領域は並列に接続されており、容量素子の静
電容量を各表示領域で異ならせることにより各液晶層に
加わる電界強度を異ならせている。

【００１２】しかしながら、容量素子と液晶層は直列に
接続されており、この容量素子に加わる電圧を異なる値
に設定して液晶層に加わる電圧を変化させることは容易
ではない。例えばその電圧を大きくして液晶層に加わる
電圧を減らすには、容量素子の容量を小さくしなければ
ならない。そのためには容量素子の比誘電率εを大き
く、面積Ｓを小さく、厚さｔを大きくしなければならな
いが、用いる誘電体はプロセス上の要因からそのスペッ
クを制限され、また、容量素子の面積を小さくすれば短
絡の可能性があり、厚さについても液晶素子の基板間の
厚みに制限されるため、それほど大きくはできない。こ
のように、上述のような既知の技術においても、実際に
は各表示領域の電界強度制御が容易ではなく各々の表示
領域の電界強度の差をそれほど大きくすることができな
いために、表示品位や視角特性の向上が容易ではないと
いう問題がある。

【００１３】本発明はこのような問題点を解決するため
に成されたもので、階調表示の制御性を優れたものと
し、また視角特性を向上させて、表示品位の高い液晶表
示素子を実現することを目的としている。

【００１４】

【課題を解決するための手段】上記の問題を解決するた
めに、本発明の液晶表示素子は、複数のアドレス線と複
数の信号線とから形成されるマトリックス配線と、前記
信号線に入力端が接続され該信号線から入力された信号
の出力端への導通を前記アドレス線から入力された信号
に基づいて継断するスイッチング素子と、該スイッチン
グ素子の出力端に接続された画素電極と、該画素電極に
対向する対向電極と、前記対向電極および前記画素電極
の間に挟持される液晶層とを有する液晶表示素子におい
て、前記画素電極は少なくとも第１の表示領域の画素電
極および第２の表示領域の画素電極に 2分割され、前記
第２の表示領域の画素電極は薄膜トランジスタを 2つ組
み合わせて形成される電気抵抗を介挿されて前記スイッ
チング素子の出力端に接続されるとともに、前記第１の
表示領域の画素電極と並列に接続されていることを特徴
としている。

【００１５】あるいは、本発明の液晶表示素子は、複数
のアドレス線と複数の信号線とから形成されるマトリッ
クス配線と、前記信号線に入力端が接続され、前記信号
線から入力された信号の出力端への導通を前記アドレス
線から入力された信号に基づいて継断するスイッチング
素子と、前記スイッチング素子の前記出力端に接続され
た第１の表示領域の画素電極と、前記第１の表示領域の
画素電極との接続を避けて形成された第２の表示領域の
画素電極と、ゲートが前記スイッチング素子の前記出力
端に接続され、ソース・ドレインの一方が前記スイッチ
ング素子の前記出力端に接続され他方が前記第２の表示
領域の画素電極に接続され、前記ソースと前記ドレイン
との間に電流が流れたときに電位差を生じる第１のトラ
ンジスタ素子と、ゲートが前記第２の表示領域の画素電
極に接続され、ソース・ドレインの一方が前記スイッチ
ング素子の前記出力端に接続され他方が前記第２の表示
領域の画素電極に接続されて前記第１のトランジスタ素
子とは並列に前記出力端と前記第２の表示領域の画素電
極との間に介挿され、前記ソースと前記ドレインとの間
に電流が流れたときに電位差を生じる第２のトランジス
タ素子と、前記第１の表示領域の画素電極および前記第
２の表示領域の画素電極に対向する対向電極と、前記第
１の表示領域の画素電極および前記第２の表示領域の画
素電極と前記対向電極との間に挟持された液晶層とを具
備することを特徴としている。

【００１６】なお、前記のトランジスタ素子のソース・
ドレイン間に電位差を生じさせるために、トランジスタ
素子は電気抵抗（内部抵抗等）を有していなければなら
ないが、その電気抵抗の大きさについては、用いる液晶
層の物性、特に誘電率および液晶層の厚さを考慮して設
計する必要がある。すなわち、前記のトランジスタ素子
による電気抵抗と液晶層とは直列回路を形成しているた
め、第１および第２の画素領域の電極と対向電極間との
間に印加する液晶印加電圧はトランジスタ素子と液晶層
とに分圧されるが、このとき分圧の比率はそれぞれの抵
抗値（またはインピーダンス）によって決まるから、予
め液晶層の電気抵抗を計算してから、前記のトランジス
タ素子の電気抵抗を決めておく必要がある。このとき、
液晶層のインピーダンスは液晶自体が誘電率異方性を有
しているため、印加される電圧によって変化することを
考慮に入れてトランジスタ素子の抵抗値を設定すること
が望ましい。

【００１７】また、第１のトランジスタ素子および第２
のトランジスタ素子を組み合わせてなる電気抵抗は、一
組だけ介挿してもよく、あるいは複数組を直列に介挿し
てもよい。このとき、複数組のトランジスタ素子は同じ
電気抵抗であっても異なる電気抵抗でもどちらでもよ
く、必要な抵抗値を有するように形成すればよい。ま
た、前記の画素電極は必ずしも第１の表示領域と第２の
表示領域との 2領域のみに分割されるものだけには限定
しない。例えばその他に第２の表示領域に隣接して第３
の表示領域を配設し、この第３の表示領域に、第２の表
示領域と比べてさらに 1組以上多くの第１および第２の
トランジスタ素子を直列に接続してもよい。

【００１８】

【作用】本発明の液晶表示素子においては、第２の表示
領域の画素電極に第１のトランジスタ素子および第２の
トランジスタ素子で形成される電気抵抗が接続されてい
るので、このような電気抵抗により、信号線からスイッ
チング素子を介して印加される信号すなわち映像信号電
圧が分圧される。そのように分圧されて電圧低下した印
加電圧が第２の表示領域の画素電極に印加されるので、
第１の表示領域の画素電極に印加される映像信号電圧と
の差により、第１の表示領域と第２の表示領域との 2つ
の異なる領域に対応する液晶セル間での電界強度の差を
大きくすることができる。

【００１９】しかも、前記の電気抵抗は第１のトランジ
スタ素子および第２のトランジスタ素子を組み合わせて
形成されているので、それらの素子の導通しきい値Ｖth
以下の電圧では電流が流れない（高抵抗状態となる）と
いう非線形なＩ−Ｖ特性を有している。したがって、走
査選択期間が過ぎてスイッチング素子がオフになったと
きの第１の表示領域の画素電極と第２のそれとの間など
での電位差に起因した電圧の変動を避けることができ、
走査選択期間中に一旦各画素電極に書き込まれた電圧を
時間的な低下や変動を避けて保持することができる。

【００２０】

【実施例】以下、本発明の液晶表示素子の実施例を図面
に基づいて詳細に説明する。

【００２１】（実施例１）本発明の液晶表示素子は図１
に示すような等価回路で表わすことができる。すなわ
ち、複数のアドレス線１と複数の信号線３とからなるマ
トリックス配線と、このマトリックス配線の交差部分近
傍に配置され、信号線３に入力端としてドレイン３０９
が接続され、信号線３から入力された映像信号電圧の出
力端であるソース電極３１１への導通を、アドレス線１
からゲート３０７に入力された走査パルスに基づいて継
断するスイッチング素子としての電界効果型のＴＦＴ５
と、一画素中に第１の表示領域を形成する第１の画素電
極７と、この第１の画素電極７との接続を避けて配設さ
れ一画素中に第１の表示領域とは別の第２の表示領域を
形成する第２の画素電極９と、これら第１の画素電極７
および第２の画素電極９に対向する対向電極１１と、画
素電極７、９と対向電極１１との間に挟持された液晶層
１３と、ＴＦＴ５の出力端としてのソース電極３１１と
第２の表示領域の画素電極９との間に介挿されＴＦＴ５
のソース電極３１１とドレイン３０９との間に電流が流
れたときに電位差を生じるような内部抵抗を有する第１
のＴＦＴ素子１５および第２のＴＦＴ素子１７とを具備
して、印加される電界強度が互いに異なる第１の表示領
域および第２の表示領域が各画素ごとに形成されてい
る。

【００２２】第１の表示領域の液晶セル１９は、第１の
画素電極７と液晶層１３と対向電極１１とによってその
主要部が構成され、また前記の第２の表示領域の液晶セ
ル２１は第２の画素電極９と液晶層１３と対向電極１１
とによってその主要部が構成される。図１に示すよう
に、第１の表示領域の液晶セル１９には第１のＴＦＴ素
子１５および第２のＴＦＴ素子１７は接続されておら
ず、これらは第２の表示領域の液晶セル２１に直列に接
続されている。

【００２３】そして第１のＴＦＴ素子１５は、ゲートが
ＴＦＴ５のソース電極３１１に接続され、ソース・ドレ
インの一方がＴＦＴ５のソース電極３１１に接続され他
方が第２の画素電極９に接続されている。また第２のＴ
ＦＴ素子１７はゲートが第２の画素電極９に接続され、
ソース・ドレインの一方がＴＦＴ５のソース電極３１１
に接続され他方が第２の画素電極９に接続されている。

【００２４】本発明の液晶表示素子は、このように第１
のＴＦＴ素子１５および第２のＴＦＴ素子１７により形
成される電気抵抗を第２の表示領域の液晶セル２１に直
列に接続することにより、その電気抵抗の分圧により第
１の表示領域の液晶セル１９に印加される電圧による電
界強度と第２の表示領域の液晶セル２１に印加される電
圧による電界強度との差を大きく取ることができ、その
結果、階調表示の制御性を優れたものとしまた視角特性
を向上させることができる。

【００２５】しかも、前記の電気抵抗は第１のＴＦＴ素
子１５および第２のＴＦＴ素子１７を組み合わせて形成
されているので、トランジスタ素子の導通しきい値電圧
Ｖth以下の電圧では電流が流れないという非線形なＩ−
Ｖ特性を有している。したがって走査選択期間が過ぎて
スイッチング素子としてのＴＦＴ５がオフになり第１の
画素電極７、第２の画素電極９および液晶層１３への外
部からの給電が停止したときにも液晶表示素子内部で液
晶セル１９と液晶セル２１との間などでの蓄積電荷の再
分配などに起因した保持電圧の時間的低下や変動を避け
ることができる。これにより、第１の画素電極７と第２
の画素電極９にそれぞれ書き込んだ電圧を液晶セル１９
と液晶セル２１に各々保持することができる。

【００２６】次に、その動作を説明する。第１の画素電
極７の電圧をＶ1 、第２の画素電極９の電圧をＶ2 、並
列に組み合わされた第１のＴＦＴ素子１５および第２の
ＴＦＴ素子１７の電気抵抗による電圧降下分をＶdn、第
１のＴＦＴ素子１５および第２のＴＦＴ素子１７のしき
い値電圧をＶthとする。印加電圧書き込み時には｜Ｖ1
−Ｖ2 ｜＞｜Ｖth｜である電圧Ｖ1 がＴＦＴ５を介して
印加されているときには第１のＴＦＴ素子１５のソース
・ドレイン間が導通状態となって、第２の画素電極９に
電圧が書き込まれていく。この書き込みは第２の画素電
極９の電圧Ｖ2が第２のＴＦＴ素子１７の出力端の電圧
｜Ｖ1 ｜−｜Ｖdn｜と等しくなるまで継続される。つま
り｜Ｖ2 ｜＜（｜Ｖ1 ｜−｜Ｖdn｜）である間は継続さ
れる。

【００２７】そしてＴＦＴ５がオフになると、その時点
での第２の画素電極９の電圧Ｖ2 は｜Ｖ2 ｜＜（｜Ｖ1
｜−｜Ｖdn｜）である。その第２の画素電極９の電圧Ｖ
2 と第１の画素電極７の電圧Ｖ1 とは最高でもＶdnの電
位差があるが、この｜Ｖdn｜をあらかじめ｜Ｖdn｜＜｜
Ｖth｜となるように設定しておけば、第１のＴＦＴ素子
１５は導通しないので、第１の画素電極７および第２の
画素電極９の電圧の変動または低下を抑えることがで
き、液晶セル１９および液晶セル２１に書き込まれた電
圧をそれぞれ保持することができる。また、印加電圧が
極性反転したときには、上記の動作を第２のＴＦＴ素子
１７が行なう。

【００２８】上記のようにＶdnを設定するためには、第
１のＴＦＴ素子１５および第２のＴＦＴ素子１７により
形成される電気抵抗をそれに適合するような値にあらか
じめ設定しておかなければならない。このような第１の
ＴＦＴ素子１５および第２のＴＦＴ素子１７の電気抵抗
の大きさについては、用いる液晶層１３の物性、特に誘
電率および厚さを考慮して設計することが肝要である。
すなわち、前記の第１のＴＦＴ素子１５および第２のＴ
ＦＴ素子１７による電気抵抗と液晶セル２１とは直列回
路を形成しているため、その電気抵抗により因果された
電圧が分圧されるが、このときの分圧の比率はそれぞれ
の抵抗値（またはインピーダンス）によって決まるか
ら、予め液晶層１３などの電気抵抗を計算してから第１
のＴＦＴ素子１５および第２のＴＦＴ素子１７の電気抵
抗を決めておく必要がある。

【００２９】また、前記の第１のＴＦＴ素子１５および
第２のＴＦＴ素子１７は、その一組が並列して組み合わ
されてＴＦＴ５と第２の画素電極９との間に介挿されて
いればその組数は複数組でもよい。つまり第１のＴＦＴ
素子１５および第２のＴＦＴ素子１７は、一組だけ介挿
してもよく、あるいは複数組を直列に介挿してもよい。
このとき、複数組の第１のＴＦＴ素子１５および第２の
ＴＦＴ素子１７は同じ電気抵抗であっても異なる電気抵
抗でもどちらでもよく、上述したような条件を満たす適
切な抵抗値を有するように形成すればよい。

【００３０】次に、このような本発明の液晶表示素子の
構造を説明する。図２は第１の実施例の液晶表示素子の
構造を示す平面図、図３はそのＴＦＴ５のＡ−Ａ´にお
ける断面図である。

【００３１】第１の実施例の液晶表示素子は、アレイ基
板３０１と、対向基板３０３と、これらの基板間に挟持
される液晶層１３とからその主要部が構成される。

【００３２】アレイ基板３０１においては、図２、図３
に示すように、ガラス基板３０５上に所定の間隔で金属
からなるアドレス線１が形成され、その表面は絶縁膜で
覆われている。さらにその上にアドレス線１と交差する
ように所定の間隔で金属からなる信号線３が形成され、
その交差部ごとにＴＦＴ５およびＩＴＯからなる第１の
画素電極７および第２の画素電極９が形成されている。
ＴＦＴ５は、金属からなるゲート電極３０７、ドレイン
電極３０９、ソース電極３１１と、例えばアモルファス
シリコンからなる半導体膜３１３および低抵抗半導体３
１５、３１７により構成されている。ゲート電極３０７
はアドレス線１に、ドレイン電極３０９が信号線３に、
ソース電極３１１が第１の画素電極７にそれぞれ接続さ
れている。エッチングストッパー層３１９、パッシベー
ション膜３２１はいずれもＳｉＮ_xからなる。ゲート電
極３０７上にはＳｉＯ_x膜３２３とＳｉＮ_x膜３２５が
ゲート絶縁膜として積層されている。また画素電極７、
９と蓄積容量線２０１とを一対の電極としその間に挟持
されるＳｉＯ_x膜３２３を誘電体として蓄積容量Ｃs が
形成されている（この蓄積容量Ｃs は図１では説明の簡
潔化のために省略している）。そして第１の画素電極７
は、ＴＦＴ５のソース電極３１１に接続されるととも
に、第２の画素電極９との直接の接続を避けるように配
設され一組の第１のＴＦＴ素子１５および第２のＴＦＴ
素子１７から形成される電気抵抗を介して第２の画素電
極９に接続されている。そしてアレイ基板３０５全面は
ポリイミドからなる配向膜３２７で覆われている。

【００３３】一方、対向基板３０３においては、ガラス
基板３２９上には画素としての表示に係らない部分を覆
うような形にＣｒ等の金属からなる格子状の遮光膜３３
１が形成され、その上にカラーフィルタ３３３、ＩＴＯ
からなる対向電極１１が形成されており、その上にはポ
リイミドからなる配向膜３３５が形成されている。

【００３４】さらに、アレイ基板３０１と対向基板３０
３との間には、ＴＮ型液晶からなる液晶層１３が挟持さ
れており、その厚さは約 5μｍである。液晶分子は配向
膜３２７、３３５の作用によりプレチルトが与えられて
基板にほぼ平行に配向し、配向膜３２７、３３５の間で
液晶分子の方向が90度ねじれたＴＮ型液晶表示素子の構
成となっている。またアレイ基板３０１、対向基板３０
３の各々に偏光板３３７、３３９が形成されている。

【００３５】次に、本発明に係る第１の実施例の液晶表
示素子のＴＦＴ素子１５および第２のＴＦＴ素子１７の
構造について説明する。図４（ａ）は第１のＴＦＴ素子
１５および第２のＴＦＴ素子１７を部分的に拡大して示
す平面図、図４（ｂ）はそのＢ−Ｂ´における断面図で
ある。

【００３６】第１のＴＦＴ素子１５は、ゲート電極１５
０１、ＳｉＯ_x膜３２３とＳｉＮ_x膜３２５からなるゲ
ート絶縁膜、活性層１５０３、エッチングストッパー層
１５０５、オーミックコンタクト層１５０７、ドレイン
電極１５０９、オーミックコンタクト層１５１１、ソー
ス電極１５１３からその主要部が形成されている。そし
てその上をパッシベーション膜（図示省略）で保護され
ている。

【００３７】また、第２のＴＦＴ素子１７は、ゲート電
極１７０１、ＳｉＯ_x膜３２３とＳｉＮ_x膜３２５から
なるゲート絶縁膜、活性層１７０３、エッチングストッ
パー層１７０５、オーミックコンタクト層１７０７、ソ
ース電極１７０９、オーミックコンタクト層１７１１、
ドレイン電極１７１３からその主要部が形成されてい
る。そしてその上をパッシベーション膜で保護されてい
る。

【００３８】ガラス基板３０１上に、ゲート電極１５０
１、ゲート電極１７０１が形成されている。このゲート
電極１５０１、１７０１は、ＴＦＴ５のゲート電極３０
７と同じ膜から形成されたものである。このように、第
１のＴＦＴ素子１５および第２のＴＦＴ素子１７を、Ｔ
ＦＴ５を形成する膜と同じ膜を用いて形成すれば、その
製作時にパターンだけを変えれば通常のＴＦＴ５の形成
工程を用いることができるので、工程が煩雑になるとい
った不都合を避けることができる。

【００３９】そしてその上を含むほぼ全面を覆うよう
に、ＴＦＴ５にも用いられるＳｉＯ_x膜３２３とＳｉＮ
_x膜３２５がゲート絶縁膜として積層されている。そし
てその上に活性層１５０３、１７０３が形成されてい
る。この活性層１５０３、１７０３は、ＴＦＴ５の半導
体膜３１３と同じ膜から形成してなるものである。ただ
しドープする不純物の量などの材質的な諸条件は本発明
に係る電気抵抗として最適な効果が発揮できるような値
に設定している。そしてこの活性層１５０３、１７０３
のチャネル領域上を覆うようにチャネル保護膜としての
エッチングストッパー層１５０５、１７０５が配設され
ている。

【００４０】活性層１５０３のドレインにはオーミック
コンタクト層１５０７を介してドレイン電極１５０９が
接続されており、ソースにはオーミックコンタクト層１
５１１を介してソース電極１５１３が接続されている。
また活性層１７０３のドレインにはオーミックコンタク
ト層１７０７を介してソース電極１７０９が接続されて
おり、ソースにはオーミックコンタクト層１７１１を介
してドレイン電極１７１３が接続されている。上記の各
電極および各オーミックコンタクト層は、ＴＦＴ５に用
いられるそれと同じ膜から形成してなるものである。

【００４１】第１のＴＦＴ素子１５のドレイン電極１５
０９は、第１の画素電極７に接続されるとともに、スル
ーホール１５１５を通してゲート電極１５０１に接続さ
れている。また、この第１のＴＦＴ素子１５のドレイン
電極１５０９は、第２のＴＦＴ素子１７のソース電極１
７０９と一体形成されている。このようにして第１のＴ
ＦＴ素子１５のドレイン電極１５０９とゲート電極１５
０１と第２のＴＦＴ素子１７のソース電極１７０９とが
第１の画素電極７に接続されている。

【００４２】また、第１のＴＦＴ素子１５のソース電極
１５１３と第２のＴＦＴ素子１７のドレイン電極１７１
３とは一体形成されて接続され、かつ第２のＴＦＴ素子
１７のドレイン電極１７１３とゲート電極１７０１とが
スルーホール１７１５を通して接続されており、ゲート
電極１７０１は第２の画素電極９に電気的に接続されて
いる。このような構造により図１に等価回路で示したよ
うな回路が形成されている。

【００４３】次に、上記のような第１の実施例の液晶表
示素子の製造方法を説明する。

【００４４】厚さ 1.1ｍｍの無アルカリガラス基板上に
Ｍｏ−Ｔａ膜を3000オングストロームの膜厚にスパッタ
成膜し、フォトリソグラフィにより図２に示すような形
にゲート電極３０７、蓄積容量線２０１、アドレス線１
を形成するとともに、第１のＴＦＴ素子１５のゲート電
極１５０１および第２のＴＦＴ素子１７のゲート電極１
７０１を形成する。

【００４５】次に膜厚3600オングストロームのＳｉ
Ｏ_x、膜厚 400オングストロームのＳｉＮ_x、膜厚 700
オングストロームのａ−Ｓｉ、膜厚2000オングストロー
ムのＳｉＮ_xを、ＣＶＤ法により成膜しフォトリソグラ
フィにより所定のパターンに形成して、絶縁膜３２３、
３２５、半導体膜３１３および活性層１５０３、１７０
３、エッチングストッパー層３１９、１５０５、１７０
５を得た。このとき前記の絶縁膜３２３、３２５には図
４に示すようなスルーホール１５１５、１７１５を形成
しておく。

【００４６】続いて膜厚 300オングストロームのｎ⁺ａ
−ＳｉをＣＶＤで成膜し、フォトリソグラフィによりパ
ターンニングして低抵抗半導体膜（オーミックコンタク
ト層）３１５、３１７、１５０７、１５１１、１７０
７、１７１１を形成した。

【００４７】次に膜厚1000オングストロームのＩＴＯを
スパッタ成膜した後、フォトリソグラフィによりパター
ンニングして第１の画素電極７および第２の画素電極９
を形成した。このとき、第１の画素電極７および第２の
画素電極９が電気的に直接接続されることを避けるよう
な形にパターニングする。

【００４８】次にＭｏ、Ａｌをそれぞれスパッタで成膜
しフォトリソグラフィによりパターンニングして、膜厚
4000オングストロームのソース電極３１１、１５１３、
１７１３およびドレイン電極３０９、１５０９、１７０
９を得た。

【００４９】そして2000オングストロームの膜厚のＳｉ
Ｎ_xをＣＶＤ法により成膜し、パッシベーション膜とし
た。その上を覆うように1000オングストロームのポリイ
ミド薄膜を成膜した後、その表面にラビング配向処理を
行なって配向膜３２７を形成した。（なお図４において
は説明の簡潔化のためにパッシベーション膜および配向
膜３２７の図示は省略している。）このようにして、信号線３、アドレス線１をマトリック
ス状に形成し、その各交差部に画素を形成して、縦 100
画素×横 100画素の合計 10000画素を有するアレイ基板
３０１を作製した。

【００５０】一方、対向基板３０３は、ガラス基板３２
９上に膜厚3000オングストロームのＣｒをスパッタとフ
ォトリソグラフィにより形成し遮光膜３３１とし、さら
にその上に画素ごとに所定のＲ、Ｇ、Ｂが形成されたカ
ラーフィルタ３３３を形成した。そして膜厚1000オング
ストロームのＩＴＯをスパッタ成膜し対向電極１１を得
た。その上をほぼ全面的に覆うようにポリイミド薄膜10
00オングストロームを成膜した後、表面にラビング配向
処理を施して配向膜３３５を形成した。

【００５１】この対向基板３０３の配向膜３３５の周辺
に沿って、エポキシ系接着剤（図示省略）を注入口（図
示省略）以外の部分に印刷し、また対向基板３０３の表
示画面の部分には粒径 5μｍのミクロパール（積水ファ
インケミカル社製）を間隙材（図示省略）として散布し
た。

【００５２】そして配向膜３２７、３３５が対向してそ
れぞれのラビング方向のなす角が90度となるように基板
３０１、３０３を組み合わせ、加熱して前記の接着剤を
硬化させ、基板３０１、３０３を貼り合わせた。

【００５３】次に、通常の方法により注入口から液晶組
成物としてＺＬＩ−1565（Ｅ．メルク社製）にＳ811 を
0.1wt ％添加したものを注入した後、注入口を紫外線硬
化樹脂で封止した。

【００５４】さらにこの後、アレイ基板３０１と対向基
板３０３に偏光板３３７、３３９を貼設し、アレイ基板
３０１表面のショートリング（図示省略）を切り離して
液晶表示素子を完成した。

【００５５】このように、本実施例の液晶表示素子で
は、ＴＦＴ５の製作と同じプロセスで第１のＴＦＴ素子
１５および第２のＴＦＴ素子１７を形成することができ
る。

【００５６】このようにして作製されたアクティブマト
リックス型の液晶表示素子に対して64階調の表示を行な
わせたところ、各階調ともほぼ設定値どおりの透過率が
得られ、またその表示画像を目視にて検証したところ、
その表示品位は良好であることが確認された。また、視
角方向を変えた時の透過率変化も小さく、視野角特性も
高いことが確認された。このような本発明に係る液晶表
示素子のＶ−Ｔ特性の視角方向による変化を測定した結
果を図５に示す。

【００５７】図５からも明確なように、図５（ａ）の曲
線に見られる従来の液晶表示素子の視野角特性と比較し
て、本発明に係る液晶表示素子のＶ−Ｔ特性は、図５
（ｂ）の曲線に見られるように視角特性が飛躍的に向上
し、広い視野角が実現できることが確認された。

【００５８】（実施例２）次に、第２の実施例の液晶表
示素子を図６を参照して説明する。図６は第２の実施例
の液晶表示素子の構成を示す平面図である。この第２の
実施例のアクティブマトリックス型の液晶表示素子にお
いては、一画素が縦に（図中では上下に）第１の領域の
画素電極および第２の領域の画素電極に分割されている
点が第１の実施例とは異なる点である。なお説明の簡潔
化のために、第１の実施例と同様の部分は第１の実施例
と同一符号で示した。

【００５９】Ｍｏ−Ｔａ等の金属からなる金属層７０１
がガラス基板３０５直上に配設されている。この金属層
７０１上にＳｉＯ_x層３２３とＳｉＮ_x層３２５が形成
されている。さらに、ＩＴＯからなる第１の画素電極７
０７と第２の画素電極７０９が所定の距離を隔ててそれ
ぞれ金属層７０１上に一部重なるように形成されてい
る。この金属層７０１を下側電極とし、第１の画素電極
７０７および第２の画素電極７０９をそれぞれ上側電極
として各々蓄積容量が形成されている。

【００６０】そして第１の画素電極７０７と第２の画素
電極７０９との間に第１のＴＦＴ素子１５および第２の
ＴＦＴ素子１７が介挿されることで、第１の実施例と同
様に第２の画素電極７０９には第１のＴＦＴ素子１５お
よび第２のＴＦＴ素子１７から形成される電気抵抗が接
続され、この第２の画素電極７０９と第１の画素電極７
０７とが並列に接続されている。

【００６１】このような構成の第２の実施例の液晶表示
素子も、視角方向を変えた時の透過率変化が小さく視野
角特性が高く、第１の実施例と同様に表示画像の品位が
良好であることが確認された。

【００６２】（実施例３）図７は、前述の第２の実施例
の液晶表示素子をさらに変更した第３の実施例の液晶表
示素子の構成を示す平面図、図８はそのＤ−Ｄ´断面図
である。その特徴は、電気抵抗としてダブルゲート構造
のＴＦＴ素子９１９を用いたことにある。そしてその他
の構成は上述の第２の実施例等と同様のものとしてい
る。パッシベーション膜９０１上にはゲート兼ブラック
マトリックス金属９０３が形成されている。そしてゲー
ト電極９０５と、ａ−Ｓｉからなる活性層９０７、エッ
チングストッパー層９０９、ソース電極９１１、ドレイ
ン電極９１３、オーミックコンタクト層９１５、９１７
とから、この実施例の電気抵抗素子としてのダブルゲー
ト構造のＴＦＴ素子９１９の主要部が形成されている。
このようなＴＦＴ素子９１９の等価回路を図９に示す。

【００６３】このような構成の第３の実施例の液晶表示
素子においても、第１および第２の実施例と同様に表示
画像の品位が良好であることが確認された。また視角方
向を変えた時の透過率変化も小さく視野角特性も高いこ
とが確認された。また、本実施例の液晶表示素子におい
ては、ＴＦＴ素子９１９の構造上、その占有面積を小さ
く形成することができるため、画素の開口率を高くする
ことができるという利点を有している。なお、上述の第
１の画素電極７および第２の画素電極９のように分割形
成された画素電極は、必ずしも第１の表示領域と第２の
表示領域との 2領域のみに分割されるものとは限定しな
い。例えばその他に第２の表示領域に隣接して第３の表
示領域を配設し、この第３の表示領域に、第２の表示領
域と比べてさらに 1組以上多くの第１および第２のＴＦ
Ｔ素子を接続してもよい。

【００６４】また、液晶層１３のインピーダンスは液晶
自体が誘電率異方性を有しているため、印加される電圧
によって変化することを考慮に入れてトランジスタ素子
の抵抗値を設定することが望ましい。

【００６５】また、上述の第１乃至第４の実施例におい
ては、第２の画素電極９に接続される電気抵抗を形成す
るＴＦＴ素子は 2個を一組として用いているが、これの
みには限定しない。例えば第１の領域に接続されるＴＦ
Ｔ素子の数を 2個 1組とし、第２の領域に接続されるＴ
ＦＴ素子の数を 4個2 組とするなどしてもよい。このと
き、直列に接続されるＴＦＴ素子の組数の差が大きほ
ど、印加電圧の差も大きくなることは明らかであり、本
発明の技術が用いられる場合に応じてその印加電圧の差
を調節すべくＴＦＴ素子の組の差を決定すればよい。

【００６６】また、本発明の電気抵抗素子として用いら
れる第１のＴＦＴ素子１５および第２のＴＦＴ素子１７
のようなＴＦＴ素子は上記の用途の他にも、スイッチン
グ素子としてのＴＦＴ５が劣化した場合や動作不良（欠
陥）の場合などに、レーザリペア法などにより配線をつ
なぎ変えることによりその動作不良のＴＦＴ５に代替し
てスイッチング素子として用いる、いわゆる冗長回路と
して用いることもできる。この場合、第１の画素電極７
は信号線３に電気的に直接に接続されるとともに第２の
画素電極９がスイッチング素子としての第１のＴＦＴ素
子１５および第２のＴＦＴ素子１７を介して信号線３お
よびアドレス線１に接続されるようにすることなどが考
えられる。

【００６７】その他、本発明の要旨を逸脱しない範囲
で、本発明の液晶表示素子の形成材料などの変更が種々
可能であることは言うまでもない。

【００６８】

【発明の効果】以上、詳細な説明で明示したように、本
発明によれば、階調表示の制御性を優れたものとし、ま
た視角特性を向上させて、表示品位の高い液晶表示素子
を実現することができる。

【図面の簡単な説明】

【図１】本発明に係る第１の実施例の液晶表示素子の等
価回路を示す図。

【図２】本発明に係る第１の実施例の液晶表示素子の構
造を示す平面図。

【図３】本発明に係る第１の実施例の液晶表示素子のス
イッチング素子であるＴＦＴ５の構造を示す断面図。

【図４】本発明に係る第１の実施例の液晶表示素子の電
気抵抗を形成する第１のＴＦＴ素子１５の構造および第
２のＴＦＴ素子１７の構造を示す平面図（ａ）およびそ
の断面図（ｂ）。

【図５】本発明に係る第１の実施例の液晶表示素子の印
加電圧−光透過率特性の測定実験結果を示す図（ｂ）お
よび従来の液晶表示素子のそれを示す図（ａ）。

【図６】本発明に係る第２の実施例の液晶表示素子の構
造を示す平面図。

【図７】本発明に係る第３の実施例の液晶表示素子の構
造を示す平面図。

【図８】本発明に係る第３の実施例の液晶表示素子の構
造を示す断面図。

【図９】本発明に係る第３の実施例の液晶表示素子の等
価回路を示す図。

【図１０】従来の液晶表示素子の等価回路を示す図。

【符号の説明】

１…アドレス線、３…信号線、５…ＴＦＴ、７…第１の
画素電極、９…第２の画素電極、１１…対向電極、１３
…液晶層、１５…第１のＴＦＴ素子、１７…第２のＴＦ
Ｔ素子、１９、２１…液晶セル

Claims

【特許請求の範囲】

【請求項１】複数のアドレス線と複数の信号線とから
形成されるマトリックス配線と、前記信号線に入力端が
接続され該信号線から入力された信号の出力端への導通
を前記アドレス線から入力された信号に基づいて継断す
るスイッチング素子と、該スイッチング素子の出力端に
接続された画素電極と、該画素電極に対向する対向電極
と、前記対向電極および前記画素電極の間に挟持される
液晶層とを有する液晶表示素子において、前記画素電極は少なくとも第１の表示領域の画素電極お
よび第２の表示領域の画素電極に 2分割され、前記第２の表示領域の画素電極は薄膜トランジスタを 2
つ組み合わせて形成される電気抵抗を介挿されて前記ス
イッチング素子の出力端に接続されるとともに、前記第
１の表示領域の画素電極と並列に接続されていることを
特徴とする液晶表示素子。
【請求項２】複数のアドレス線と複数の信号線とから
形成されるマトリックス配線と、前記信号線に入力端が接続され、前記信号線から入力さ
れた信号の出力端への導通を前記アドレス線から入力さ
れた信号に基づいて継断するスイッチング素子と、前記スイッチング素子の前記出力端に接続された第１の
表示領域の画素電極と、前記第１の表示領域の画素電
極との接続を避けて形成された第２の表示領域の画素電
極と、ゲートが前記スイッチング素子の前記出力端に接続さ
れ、ソース・ドレインの一方が前記スイッチング素子の
前記出力端に接続され他方が前記第２の表示領域の画素
電極に接続され、前記ソースと前記ドレインとの間に電
流が流れたときに電位差を生じる第１のトランジスタ素
子と、ゲートが前記第２の表示領域の画素電極に接続され、ソ
ース・ドレインの一方が前記スイッチング素子の前記出
力端に接続され他方が前記第２の表示領域の画素電極に
接続されて前記第１のトランジスタ素子とは並列に前記
出力端と前記第２の表示領域の画素電極との間に介挿さ
れ、前記ソースと前記ドレインとの間に電流が流れたと
きに電位差を生じる第２のトランジスタ素子と、前記第１の表示領域の画素電極および前記第２の表示領
域の画素電極に対向する対向電極と、前記第１の表示領域の画素電極および前記第２の表示領
域の画素電極と前記対向電極との間に挟持された液晶層
とを具備することを特徴とする液晶表示素子。