JPH06232737A - Ｎ進カウンタ - Google Patents
Ｎ進カウンタInfo
- Publication number
- JPH06232737A JPH06232737A JP3482093A JP3482093A JPH06232737A JP H06232737 A JPH06232737 A JP H06232737A JP 3482093 A JP3482093 A JP 3482093A JP 3482093 A JP3482093 A JP 3482093A JP H06232737 A JPH06232737 A JP H06232737A
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- JP
- Japan
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- counter
- decoder
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- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【目的】 回路規模を大きくせずに設定値Ｎの変更を容
易にすること。 【構成】 計数カウンタ１０の計数値をデコードし予め
設定した複数の設定値Ｎ1、Ｎ2、Ｎ3、Ｎ4になったとき
に対応した出力線Ｌ1、Ｌ2、Ｌ3、Ｌ4に信号を出力する
デコーダと、このデコーダの複数の出力信号のうちの１
つを選択して計数カウンタ１０へのリセット信号とする
切換スイッチ１４とを具備してなるＮ進カウンタにおい
て、デコーダを、計数カウンタ１０の計数値をアドレス
とし、そのアドレスが設定値Ｎ1、Ｎ2、Ｎ3、Ｎ4となる
データ領域に切換スイッチ１４への出力信号に対応した
データを予め記憶したＲＯＭ２０で形成する。このた
め、デコーダをゲート回路で形成していた従来例と比べ
て回路規模を小さくできる。また、ＲＯＭのデータを書
き換えるだけで設定値Ｎ1、Ｎ2、Ｎ3、Ｎ4を変更できる
ので、ゲート回路を変更していた従来例より変更が容易
になる。
易にすること。 【構成】 計数カウンタ１０の計数値をデコードし予め
設定した複数の設定値Ｎ1、Ｎ2、Ｎ3、Ｎ4になったとき
に対応した出力線Ｌ1、Ｌ2、Ｌ3、Ｌ4に信号を出力する
デコーダと、このデコーダの複数の出力信号のうちの１
つを選択して計数カウンタ１０へのリセット信号とする
切換スイッチ１４とを具備してなるＮ進カウンタにおい
て、デコーダを、計数カウンタ１０の計数値をアドレス
とし、そのアドレスが設定値Ｎ1、Ｎ2、Ｎ3、Ｎ4となる
データ領域に切換スイッチ１４への出力信号に対応した
データを予め記憶したＲＯＭ２０で形成する。このた
め、デコーダをゲート回路で形成していた従来例と比べ
て回路規模を小さくできる。また、ＲＯＭのデータを書
き換えるだけで設定値Ｎ1、Ｎ2、Ｎ3、Ｎ4を変更できる
ので、ゲート回路を変更していた従来例より変更が容易
になる。
Description
【０００１】
【産業上の利用分野】本発明は、入力パルスの数を計数
する計数カウンタと、この計数カウンタの計数値が予め
設定した複数の異なる設定値になったときに、対応した
出力線に信号を出力するデコーダと、このデコーダの複
数の出力信号のうちの１つを選択して計数カウンタへの
リセット信号とする切換スイッチとを具備してなるＮ進
カウンタに関するものである。
する計数カウンタと、この計数カウンタの計数値が予め
設定した複数の異なる設定値になったときに、対応した
出力線に信号を出力するデコーダと、このデコーダの複
数の出力信号のうちの１つを選択して計数カウンタへの
リセット信号とする切換スイッチとを具備してなるＮ進
カウンタに関するものである。
【０００２】
【従来の技術】従来、この種のＮ進カウンタは図３に示
すように構成されていた。すなわち、入力パルスの一例
としてのクロック信号のパルス数を計数カウンタ１０で
計数し、その計数値をデコーダ１２の入力側に出力し、
計数値Ｎが予め設定した複数の異なる設定値Ｎ1、Ｎ2、
Ｎ3、Ｎ4になったときに、デコーダ１２の出力側の対応
した出力線Ｌ1、Ｌ2、Ｌ3、Ｌ4にリセット用の信号Ｒ
（例えばＨレベルの信号）を出力し、切換スイッチ１４
で１つを選択して計数カウンタ１０のＣＬＲ端子（クリ
ア端子）に出力することによって、Ｎ進カウンタのＮを
設定値Ｎ1、Ｎ2、Ｎ3、Ｎ4のいずれかにしていた（すな
わちＮ1、Ｎ2、Ｎ3、Ｎ4進カウンタのいずれかにしてい
た）。
すように構成されていた。すなわち、入力パルスの一例
としてのクロック信号のパルス数を計数カウンタ１０で
計数し、その計数値をデコーダ１２の入力側に出力し、
計数値Ｎが予め設定した複数の異なる設定値Ｎ1、Ｎ2、
Ｎ3、Ｎ4になったときに、デコーダ１２の出力側の対応
した出力線Ｌ1、Ｌ2、Ｌ3、Ｌ4にリセット用の信号Ｒ
（例えばＨレベルの信号）を出力し、切換スイッチ１４
で１つを選択して計数カウンタ１０のＣＬＲ端子（クリ
ア端子）に出力することによって、Ｎ進カウンタのＮを
設定値Ｎ1、Ｎ2、Ｎ3、Ｎ4のいずれかにしていた（すな
わちＮ1、Ｎ2、Ｎ3、Ｎ4進カウンタのいずれかにしてい
た）。
【０００３】
【発明が解決しようとする課題】しかしながら、図３に
示した従来のＮ進カウンタでは、デコーダ１２がアンド
ゲ−ト回路（ＡＮＤゲ−ト回路）やナンドゲ−ト回路
（ＮＡＮＤゲ−ト回路）を組み合わせて形成したゲート
回路１２1、１２2、１２3、１２4で構成されていたの
で、回路規模が大きくなるという問題点があった。ま
た、設定値Ｎ1、Ｎ2、Ｎ3、Ｎ4の数値を変更する場合、
対応したゲート回路１２1、１２2、１２3、１２4を変更
しなければならないという問題点があった。
示した従来のＮ進カウンタでは、デコーダ１２がアンド
ゲ−ト回路（ＡＮＤゲ−ト回路）やナンドゲ−ト回路
（ＮＡＮＤゲ−ト回路）を組み合わせて形成したゲート
回路１２1、１２2、１２3、１２4で構成されていたの
で、回路規模が大きくなるという問題点があった。ま
た、設定値Ｎ1、Ｎ2、Ｎ3、Ｎ4の数値を変更する場合、
対応したゲート回路１２1、１２2、１２3、１２4を変更
しなければならないという問題点があった。
【０００４】例えば、設定値Ｎ1、Ｎ2、Ｎ3、Ｎ4の数値
が１０進数でそれぞれ１０２３、１２７９、１５３５、
１７９１であるとすると、ゲート回路１２1、１２2、１
２3、１２4は、計数カウンタ１０の出力端子Ｏ0〜Ｏ10
に現われる２進数が設定値Ｎ1、Ｎ2、Ｎ3、Ｎ4の数値に
対応した値（例えば１０進数の「１０２３」は２進数の
「１１１１１１１１１１」）になったときに、対応した
出力線Ｌ1、Ｌ2、Ｌ3、Ｌ4（例えば出力線Ｌ1）にリセ
ット信号Ｒ（例えばＨレベル信号）を出力するようにし
なければならないので、回路規模が大きくなるという問
題点があった。また、設定値Ｎ4をＮ5（例えば２０４
７）に変えてＮ5進カウンタを選択可能にしようとする
場合、ゲート回路１２4を対応したゲート回路１２5に変
更しなければならないという問題点があった。
が１０進数でそれぞれ１０２３、１２７９、１５３５、
１７９１であるとすると、ゲート回路１２1、１２2、１
２3、１２4は、計数カウンタ１０の出力端子Ｏ0〜Ｏ10
に現われる２進数が設定値Ｎ1、Ｎ2、Ｎ3、Ｎ4の数値に
対応した値（例えば１０進数の「１０２３」は２進数の
「１１１１１１１１１１」）になったときに、対応した
出力線Ｌ1、Ｌ2、Ｌ3、Ｌ4（例えば出力線Ｌ1）にリセ
ット信号Ｒ（例えばＨレベル信号）を出力するようにし
なければならないので、回路規模が大きくなるという問
題点があった。また、設定値Ｎ4をＮ5（例えば２０４
７）に変えてＮ5進カウンタを選択可能にしようとする
場合、ゲート回路１２4を対応したゲート回路１２5に変
更しなければならないという問題点があった。
【０００５】本発明は上述の問題点に鑑みなされたもの
で、デコーダの回路規模を大きくすることなく、設定値
Ｎの変更が容易なＮ進カウンタを提供することを目的と
するものである。
で、デコーダの回路規模を大きくすることなく、設定値
Ｎの変更が容易なＮ進カウンタを提供することを目的と
するものである。
【０００６】
【課題を解決するための手段】本発明は、入力パルスの
数を計数する計数カウンタと、この計数カウンタの計数
値をデコードすることによって、前記計数値が予め設定
した複数の異なる設定値になったときに対応した出力線
に信号を出力するデコーダと、このデコーダの複数の出
力信号のうちの１つを選択して前記計数カウンタへのリ
セット信号とする切換スイッチとを具備してなるＮ進カ
ウンタにおいて、前記デコーダを、前記計数カウンタの
計数値をアドレスとし、そのアドレスが前記複数の設定
値となるデータ領域に前記切換スイッチへの出力信号に
対応したデータを予め記憶したメモリで形成してなるこ
とを特徴とするものである。
数を計数する計数カウンタと、この計数カウンタの計数
値をデコードすることによって、前記計数値が予め設定
した複数の異なる設定値になったときに対応した出力線
に信号を出力するデコーダと、このデコーダの複数の出
力信号のうちの１つを選択して前記計数カウンタへのリ
セット信号とする切換スイッチとを具備してなるＮ進カ
ウンタにおいて、前記デコーダを、前記計数カウンタの
計数値をアドレスとし、そのアドレスが前記複数の設定
値となるデータ領域に前記切換スイッチへの出力信号に
対応したデータを予め記憶したメモリで形成してなるこ
とを特徴とするものである。
【０００７】
【作用】Ｎ進カウンタの設定値をＮ1、Ｎ2、Ｎ3、Ｎ4と
すると、メモリ（例えばＲＯＭ）のアドレスＮ1、Ｎ2、
Ｎ3、Ｎ4のデータ領域には、、これらのアドレスが選択
されたときに対応した出力線Ｌ1、Ｌ2、Ｌ3、Ｌ4にリセ
ット用の信号Ｒ（例えばＨレベルの信号）を出力するた
めのデータが、予め書き込まれている。このため、切換
スイッチが出力線Ｌ1を選択してＮ1進カウンタとすると
きは、計数カウンタの計数値がＮ1になると、メモリは
アドレスＮ1のデータを出力端子に出力し、対応した出
力線Ｌ1にリセット用の信号Ｒが現われ、このリセット
信号Ｒが切換スイッチを介して計数カウンタをリセット
する。
すると、メモリ（例えばＲＯＭ）のアドレスＮ1、Ｎ2、
Ｎ3、Ｎ4のデータ領域には、、これらのアドレスが選択
されたときに対応した出力線Ｌ1、Ｌ2、Ｌ3、Ｌ4にリセ
ット用の信号Ｒ（例えばＨレベルの信号）を出力するた
めのデータが、予め書き込まれている。このため、切換
スイッチが出力線Ｌ1を選択してＮ1進カウンタとすると
きは、計数カウンタの計数値がＮ1になると、メモリは
アドレスＮ1のデータを出力端子に出力し、対応した出
力線Ｌ1にリセット用の信号Ｒが現われ、このリセット
信号Ｒが切換スイッチを介して計数カウンタをリセット
する。
【０００８】また、切換スイッチが出力線Ｌ2、Ｌ3また
はＬ4を選択したときも、同様にして、計数カウンタの
計数値がＮ2、Ｎ3またはＮ4になると、メモリはアドレ
スＮ2、Ｎ3またはＮ4のデータを出力し、対応した出力
線Ｌ2、Ｌ3またはＬ4にリセット用の信号Ｒが現われ、
このリセット用の信号Ｒが切換スイッチを介して計数カ
ウンタをリセットする。
はＬ4を選択したときも、同様にして、計数カウンタの
計数値がＮ2、Ｎ3またはＮ4になると、メモリはアドレ
スＮ2、Ｎ3またはＮ4のデータを出力し、対応した出力
線Ｌ2、Ｌ3またはＬ4にリセット用の信号Ｒが現われ、
このリセット用の信号Ｒが切換スイッチを介して計数カ
ウンタをリセットする。
【０００９】
【実施例】以下、本発明によるＮ進カウンタの一実施例
を図１を用いて説明する。図１において、図３と同一部
分は同一符号とする。図１において、１０は入力パルス
の一例としてのクロック信号のパルス数を計数カウンタ
で、この計数カウンタ１０は、例えば、１２-ｓｔａｇ
ｅ ｂｉｎａｒｙ ｃｏｕｎｔｅｒの標準ロジックＩＣ
であるＨＣ４０４０で形成されている。
を図１を用いて説明する。図１において、図３と同一部
分は同一符号とする。図１において、１０は入力パルス
の一例としてのクロック信号のパルス数を計数カウンタ
で、この計数カウンタ１０は、例えば、１２-ｓｔａｇ
ｅ ｂｉｎａｒｙ ｃｏｕｎｔｅｒの標準ロジックＩＣ
であるＨＣ４０４０で形成されている。
【００１０】前記計数カウンタ１０の出力側には、その
出力端子Ｏ0〜Ｏ10に現われた計数値をアドレス端子Ａ0
〜Ａ10へのアドレスとして入力するＲＯＭ（リードオン
リメモリ）２０が結合している。前記ＲＯＭ２０は、例
えば、富士通製ＭＢ７１２８等のような、容量が２Ｋワ
ード×４ビットで、４ビット出力（出力端子がＤ1、
Ｄ2、Ｄ3、Ｄ4）のＲＯＭで形成されている。
出力端子Ｏ0〜Ｏ10に現われた計数値をアドレス端子Ａ0
〜Ａ10へのアドレスとして入力するＲＯＭ（リードオン
リメモリ）２０が結合している。前記ＲＯＭ２０は、例
えば、富士通製ＭＢ７１２８等のような、容量が２Ｋワ
ード×４ビットで、４ビット出力（出力端子がＤ1、
Ｄ2、Ｄ3、Ｄ4）のＲＯＭで形成されている。
【００１１】前記ＲＯＭ２０の出力端子Ｄ1、Ｄ2、
Ｄ3、Ｄ4は、出力線Ｌ1、Ｌ2、Ｌ3、Ｌ4を介して切換ス
イッチ１４の個別接点側に結合し、切換スイッチ１４の
可動接点側の共通端子は前記計数カウンタ１０のＣＬＲ
端子（クリア端子）に結合している。
Ｄ3、Ｄ4は、出力線Ｌ1、Ｌ2、Ｌ3、Ｌ4を介して切換ス
イッチ１４の個別接点側に結合し、切換スイッチ１４の
可動接点側の共通端子は前記計数カウンタ１０のＣＬＲ
端子（クリア端子）に結合している。
【００１２】つぎに、前記実施例の作用を図２を併用し
て説明する。説明の便宜上、Ｎ進カウンタの設定値
Ｎ1、Ｎ2、Ｎ3、Ｎ4を１０進数でそれぞれ１０２３、１
２７９、１５３５、１７９１であるとすると、ＲＯＭ２
０の１０進数で表わしたアドレス１０２３、１２７９、
１５３５、１７９１のデータ領域には、２進数で表わし
た「０００１」、「００１０」、「０１００」、「１０
００」のデータが、予め書き込まれている。
て説明する。説明の便宜上、Ｎ進カウンタの設定値
Ｎ1、Ｎ2、Ｎ3、Ｎ4を１０進数でそれぞれ１０２３、１
２７９、１５３５、１７９１であるとすると、ＲＯＭ２
０の１０進数で表わしたアドレス１０２３、１２７９、
１５３５、１７９１のデータ領域には、２進数で表わし
た「０００１」、「００１０」、「０１００」、「１０
００」のデータが、予め書き込まれている。
【００１３】このため、ＲＯＭ２０を読み出し可能状態
とし（例えばチップイネ−ブルとし）、切換スイッチ１
４で出力線Ｌ1を選択して１０２３進カウンタとしたと
き（ＮをＮ1（＝１０２３）としたとき）は、クロック
信号のパルス数が図２の（ａ）に示すように１０２３に
なると、計数カウンタ１０の計数値が１０２３になり、
同図の（ｂ）に示すように、ＲＯＭ２０の１０進数で表
わしたアドレス１０２３のデータ「０００１」（２進
数）が出力端子Ｄ4、Ｄ3、Ｄ2、Ｄ1に現われ（すなわち
出力線Ｌ1にリセット信号Ｒ（例えばＨレベル信号）が
現われ）、このリセット信号Ｒが切換スイッチ１４を介
して計数カウンタ１０をリセットする。
とし（例えばチップイネ−ブルとし）、切換スイッチ１
４で出力線Ｌ1を選択して１０２３進カウンタとしたと
き（ＮをＮ1（＝１０２３）としたとき）は、クロック
信号のパルス数が図２の（ａ）に示すように１０２３に
なると、計数カウンタ１０の計数値が１０２３になり、
同図の（ｂ）に示すように、ＲＯＭ２０の１０進数で表
わしたアドレス１０２３のデータ「０００１」（２進
数）が出力端子Ｄ4、Ｄ3、Ｄ2、Ｄ1に現われ（すなわち
出力線Ｌ1にリセット信号Ｒ（例えばＨレベル信号）が
現われ）、このリセット信号Ｒが切換スイッチ１４を介
して計数カウンタ１０をリセットする。
【００１４】また、切換スイッチ１４が出力線Ｌ2、Ｌ3
またはＬ4を選択して１２７９、１５３５または１７９
１進カウンタとしたときは、クロック信号のパルス数が
図２の（ａ）に示すように１２７９、１５３５または１
７９１になると、計数カウンタ１０の計数値が１２７
９、１５３５または１７９１になり、同図の（ｂ）に示
すように、ＲＯＭ２０の１０進数で表わしたアドレス１
２７９、１５３５または１７９１のデータ「００１
０」、「０１００」または「１０００」が出力端子
Ｄ4、Ｄ3、Ｄ2、Ｄ1に現われ（すなわち出力線Ｌ2、Ｌ3
またはＬ4にリセット信号Ｒが現われ）、このリセット
信号Ｒが切換スイッチ１４を介して計数カウンタ１０を
リセットする。
またはＬ4を選択して１２７９、１５３５または１７９
１進カウンタとしたときは、クロック信号のパルス数が
図２の（ａ）に示すように１２７９、１５３５または１
７９１になると、計数カウンタ１０の計数値が１２７
９、１５３５または１７９１になり、同図の（ｂ）に示
すように、ＲＯＭ２０の１０進数で表わしたアドレス１
２７９、１５３５または１７９１のデータ「００１
０」、「０１００」または「１０００」が出力端子
Ｄ4、Ｄ3、Ｄ2、Ｄ1に現われ（すなわち出力線Ｌ2、Ｌ3
またはＬ4にリセット信号Ｒが現われ）、このリセット
信号Ｒが切換スイッチ１４を介して計数カウンタ１０を
リセットする。
【００１５】なお、切換スイッチ１４が出力線Ｌ2を選
択した場合、計数カウンタ１０の計数値が１０２３にな
ったときに、ＲＯＭ２０のアドレス１０２３のデータ
「０００１」が出力端子Ｄ4、Ｄ3、Ｄ2、Ｄ1に現われる
が（すなわち出力線Ｌ1にリセット信号Ｒが現われる
が）、出力線Ｌ1は切換スイッチ１４で遮断されている
ので、計数カウンタ１０をリセットするようなことがな
い。切換スイッチ１４が出力線Ｌ3またはＬ4を選択した
場合も同様である。
択した場合、計数カウンタ１０の計数値が１０２３にな
ったときに、ＲＯＭ２０のアドレス１０２３のデータ
「０００１」が出力端子Ｄ4、Ｄ3、Ｄ2、Ｄ1に現われる
が（すなわち出力線Ｌ1にリセット信号Ｒが現われる
が）、出力線Ｌ1は切換スイッチ１４で遮断されている
ので、計数カウンタ１０をリセットするようなことがな
い。切換スイッチ１４が出力線Ｌ3またはＬ4を選択した
場合も同様である。
【００１６】前記実施例では、デコーダを形成するメモ
リをＲＯＭで形成するようにしたが、本発明はこれに限
るものでなく、計数カウンタの計数値をアドレスとし、
そのアドレスが複数の設定値となるデータ領域に切換ス
イッチへの出力信号に対応したデータを予め記憶するメ
モリ（記憶装置）であればよい。例えばＲＡＭで形成す
るようにしてもよい。
リをＲＯＭで形成するようにしたが、本発明はこれに限
るものでなく、計数カウンタの計数値をアドレスとし、
そのアドレスが複数の設定値となるデータ領域に切換ス
イッチへの出力信号に対応したデータを予め記憶するメ
モリ（記憶装置）であればよい。例えばＲＡＭで形成す
るようにしてもよい。
【００１７】
【発明の効果】本発明によるＮ進カウンタは、上記のよ
うに、計数カウンタの計数値をデコードすることによっ
て計数値が予め設定した複数の異なる設定値Ｎ1、Ｎ2、
Ｎ3、Ｎ4になったときに、対応した出力線Ｌ1、Ｌ2、Ｌ
3、Ｌ4にリセット用の信号Ｒを出力するデコーダを、計
数値をアドレスとし、そのアドレスが複数の設定値
Ｎ1、Ｎ2、Ｎ3、Ｎ4となるデータ領域に、切換スイッチ
への出力信号に対応したデータを予め記憶したメモリで
形成するようにしたので、デコーダをゲート回路で形成
していた従来例と比べて回路規模を小さくすることがで
きる。しかも、メモリのデータを書き換えるだけで設定
値Ｎ1、Ｎ2、Ｎ3、Ｎ4を変更することができるので、設
定値Ｎ1、Ｎ2、Ｎ3、Ｎ4を変えるために対応するゲート
回路を変更していた従来例と比べて、設定値の変更が容
易になる。
うに、計数カウンタの計数値をデコードすることによっ
て計数値が予め設定した複数の異なる設定値Ｎ1、Ｎ2、
Ｎ3、Ｎ4になったときに、対応した出力線Ｌ1、Ｌ2、Ｌ
3、Ｌ4にリセット用の信号Ｒを出力するデコーダを、計
数値をアドレスとし、そのアドレスが複数の設定値
Ｎ1、Ｎ2、Ｎ3、Ｎ4となるデータ領域に、切換スイッチ
への出力信号に対応したデータを予め記憶したメモリで
形成するようにしたので、デコーダをゲート回路で形成
していた従来例と比べて回路規模を小さくすることがで
きる。しかも、メモリのデータを書き換えるだけで設定
値Ｎ1、Ｎ2、Ｎ3、Ｎ4を変更することができるので、設
定値Ｎ1、Ｎ2、Ｎ3、Ｎ4を変えるために対応するゲート
回路を変更していた従来例と比べて、設定値の変更が容
易になる。
【図１】本発明によるＮ進カウンタの一実施例を示す概
略構成図である。
略構成図である。
【図２】図１の作用を説明するタイムチャートである。
【図３】従来例のＮ進カウンタを示す概略構成図であ
る。
る。
１０…計数カウンタ、 １４…切換スイッチ、２０…Ｒ
ＯＭ（デコ−ダを形成するメモリの一例）、Ａ0〜Ａ11
…ＲＯＭ２０のアドレス入力端子、ＣＫ…計数カウンタ
１０のクロック信号入力端子、ＣＬＲ…計数カウンタ１
０のクリア端子、Ｄ1〜Ｄ4…ＲＯＭ２０のデータ出力端
子、Ｌ1〜Ｌ4…出力線、Ｏ1〜Ｏ11…計数カウンタ１０
の出力端子。
ＯＭ（デコ−ダを形成するメモリの一例）、Ａ0〜Ａ11
…ＲＯＭ２０のアドレス入力端子、ＣＫ…計数カウンタ
１０のクロック信号入力端子、ＣＬＲ…計数カウンタ１
０のクリア端子、Ｄ1〜Ｄ4…ＲＯＭ２０のデータ出力端
子、Ｌ1〜Ｌ4…出力線、Ｏ1〜Ｏ11…計数カウンタ１０
の出力端子。
Claims (2)
- 【請求項１】入力パルスの数を計数する計数カウンタ
と、この計数カウンタの計数値をデコードすることによ
って、前記計数値が予め設定した複数の異なる設定値に
なったときに対応した出力線に信号を出力するデコーダ
と、このデコーダの複数の出力信号のうちの１つを選択
して前記計数カウンタへのリセット信号とする切換スイ
ッチとを具備してなるＮ進カウンタにおいて、前記デコ
ーダを、前記計数カウンタの計数値をアドレスとし、そ
のアドレスが前記複数の設定値となるデータ領域に前記
切換スイッチへの出力信号に対応したデータを予め記憶
したメモリで形成してなることを特徴とするＮ進カウン
タ。 - 【請求項２】デコーダを形成するメモリは書き換え可能
なＲＯＭとしてなる請求項１記載のＮ進カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3482093A JPH06232737A (ja) | 1993-01-29 | 1993-01-29 | Ｎ進カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3482093A JPH06232737A (ja) | 1993-01-29 | 1993-01-29 | Ｎ進カウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232737A true JPH06232737A (ja) | 1994-08-19 |
Family
ID=12424841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3482093A Pending JPH06232737A (ja) | 1993-01-29 | 1993-01-29 | Ｎ進カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232737A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009055597A (ja) * | 2007-06-18 | 2009-03-12 | Nagasaki Univ | タイミング発生回路 |
-
1993
- 1993-01-29 JP JP3482093A patent/JPH06232737A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009055597A (ja) * | 2007-06-18 | 2009-03-12 | Nagasaki Univ | タイミング発生回路 |
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