JPH062341Y2 - 自動選局式受信機 - Google Patents

Description

【考案の詳細な説明】 ［考案の技術分野］ 本考案は自動選局式受信機に関するものであり、特に同
調点付近で掃引される局部発振周波数の分解能を上げ
て、より正確かつ効率良く同調選局を行うようにしたも
のである。

［従来技術とその問題点］ 従来、オートチューニング（自動選局）を行う受信機が
種々実現されているが、このような受信機の１つとして
ボルテージシンセサイザ方式の受信機がある。このボル
テージシンセサイザ方式の受信機は、局部発振回路内の
可変容量ダイオードに同調データに応じた大きさの同調
電圧を与えて局部発振回路の局部発振周波数を掃引制御
し、所望の放送電波を同調選局するようにしている。

このような同調選局を行うにあたって、掃引される局部
発振周波数の分解能を上げてより正確な同調を行うとす
ると、上記同調データの計数ビット数を増やして、同調
データの±１当りの局部発振周波数のステップ幅を細か
くしてやらなくてはならないが、そうすると、同調選局
のためのサーチ時間が長くなってしまうという問題が生
じていた。

一方、逆に同調データの計数ビット数を減らして、同調
選局のためのサーチ時間を短くすると、掃引される局部
発振周波数の分解能が落ちて、より細く正確な同調を行
うことができなくなってしまうという問題が生じること
になる。

［考案の目的］ この考案は上述した事情に鑑みてなされたもので、その
目的とするところは、同調選局にあたってのサーチ時間
が短くて済み、しかも正確な同調を行うことのできる自
動選局式受信機を提供することにある。

［考案の要点］ この考案は上述した目的を達成するために、最初、同調
データのビット数を小さくして同調選局のためのサーチ
を行い、いったん同調点を検出したら、この同調点につ
き、同調データのビット数を大きくして再度同調選局の
ためのサーチを行って同調選局を行うようにしたことを
要点とするものである。

［実施例］ 本実施例では、同調カウンタ２２が計数手段に、ＰＷＭ
信号変換回路８がパルス幅変調信号発生手段に、同調電
圧発生回路９が同調電圧発生手段に、同調検出回路１８
が同調検出手段に、制御回路２１が制御手段に夫々対応
する。

構成 第１図は、自動選局式受信機の全体回路を示すもので、
図中１はキー入力部であり、このキー入力部１には、ア
ップキー２、ダウンキー３等が設けられている。

アップキー２、ダウンキー３は、現在同調選局中の局部
発振周波数に応じた同調データをインクリメント又はデ
クリメントして、すぐ上又はすぐ下の局のオートチュー
ニングを指示するものである。

これら各キー２，３の操作信号はチューニング制御部５
に与えられて、オートチューニング処理等が行われる。
チューニング制御部５の後述する同調カウンタ２２内に
セットされている同調データ及び後述するビット数指定
信号は、ＰＷＭ信号変換回路８に与えられる。このＰＷ
Ｍ信号変換回路８では、ビット数指定信号に応じた分解
能で同調データのデータ値に対応したパルス幅をもつパ
ルス幅変調信号ＰＷＭが作成されて同調電圧発生回路９
に与えられ、アナログ電圧に変換されて局部発振回路１
０の可変容量ダイオードに与えられる。

上記ＰＷＭ信号変換回路８は、第２図に示す構成とされ
ている。第２図中８１は１２段のバイナリカウンタで、
同調データのカウント速度より充分に速い基本クロック
ＣＫによってカウントアップされる。このバイナリカウ
ンタ８１はビット数指定信号により１０ビットが指定さ
れている間は、基本クロックＣＫを下位から３段目のカ
ウンタに入力してカウントアップされると共に、下位の
２段のカウンタ出力は「０」に保持され、またビット数
指定信号により１２ビットが指定されている間は、最下
段のカウンタに基本クロックＣＫを入力してカウントア
ップされるものであり、１２段のうち１０段もしくは１
２段の有効段のカウンタ出力がオール「１」となった次
の基本クロックＣＫの入力によりキャリー信号を出力す
ると共に全段のカウンタ出力がオール「０」となるよう
に構成されている。また、第２図中８２は１２ビットの
同調データをラッチするラッチ回路であり、ラッチされ
る１２ビットの同調データも１０ビット指定時には上位
１０ビットが有効ビットとされると共に下位２ビットが
「０」に保持され、１２ビット指定時には全１２ビット
が有効とされる。このラッチ回路８２のラッチデータと
上記１２段のバイナリカウンタの各段のカウンタ出力は
一致検出回路８３で一致検出され、一致が検出されると
一致信号がセットリセット形のフリップフロップ８４の
セット端子Ｓに与えられる。このフリップフロップ８４
のリセット端子Ｒには、上記バイナリカウンタ８１より
出力されるキャリー信号が与えられるもので、このフリ
ッフロップ８４のセット側出力Ｑはインバータ８５を介
してパルス幅変調信号ＰＷＭとして第１図の同調電圧発
生回路９に出力される。

しかして、同調データが大きくなるほど、この信号ＰＷ
Ｍのパルス幅大がきくなり、同調電圧発生回路９から発
生される同等電圧も増加して局部発振周波数が掃引され
混合回路１１に与えられていく。

この混合回路１１には、アンテナ１２で受信され、高周
波増幅回路１３で増幅された放送信号が与えられてお
り、この放送信号は上述の局部発振回路１０からの発振
信号と混合され、中間周波信号が取り出され、中間周波
増幅回路１４で増幅されて検波回路１５で検波された
後、低周波増幅回路１６で増幅され、スピーカ１７によ
り放音出力されていく。

上記中間周波増幅回路１４で増幅された中間周波信号
は、同調検出回路１８にも与えられて、中間周波信号の
出力レベルを検出して所定レベル以上となった際にｈｉ
ｇｈレベルとなる同調検出信号ＳＤが出力され、上記チ
ューニング制御部５に与えられる。

第３図は、チューニング制御部５の具体的な回路構成を
示すもので、上記アップキー２またはダウンキー３の操
作信号は制御回路２１に与えられ、これにより制御回路
２１からアンドゲートＡにｈｉｇｈレベルのサーチスタ
ート信号が開成信号として与えられ、クロックパルス信
号φが、このアンドゲートＡを介して同調カウンタ２２
に与えられる。この同調カウンタ２２は全１２ビットの
同調データの計数動作を行なうもので、制御回路２１か
ら出力されるビット数指定信号により１０ビットの計数
動作と１２ビットの計数動作が切換可能に構成されてい
る。すなわち、ビット数指定信号により１０ビットが指
定されている間は、クロックパルス信号φが与えられる
ごとに全１２ビット中の下位から３ビット目に「＋１」
あるいは「−１」の計数動作を行なうと共に、下位２ビ
ットはいずれも「０」に保持され、またビット数指定信
号により１２ビットが指定されている間は、全１２ビッ
ト中の最下位のビットに「＋１」あるいは「−１」の計
数動作を行なうように構成されている。なお、上記計数
動作における加減算の切り換えは、制御回路２１からの
加減算命令信号＋／−（加算：ｈｉｇｈレベル、減算：
ｌｏｗレベル）によって行われ、この信号＋／−の切り
換えは、上記アップキー２、ダウンキー３いずれが操作
されたかによって決定される。しかして、同調データが
１０ビット、１２ビットいずれの場合でも、「０００…
…０」から「１１１……１」までのカウントが一順する
までにサーチする受信周波数帯域は同じであるので、１
０ビットのときは、同調データ±１当りの局部発振周波
数のステップ幅が大きく、同調選局のためのサーチが高
速で行われ、１２ビットのときは、同調データ±１当り
の局部発振周波数のステップ幅が小さくなり、より細か
くて正確な同調選局が行われる。

この同調カウンタ２２の同調データは、オートチューニ
ングの当初は１０ビットに設定されて、サーチが高速で
行われる一方、特定の放送電波に同調し、上記同調検出
信号ＳＤがいったんｈｉｇｈレベルになって同調点が検
出された以降は１２ビットに設定されて、ファインチュ
ーニングが行なわれるものである。

上記同調カウンタ２２からの同調データは、１２ビット
指定時に、上記同調検出信号ＳＤの第６図に示す立上り
時点Ａと立下り時点Ｂの夫々においてバッファ２３、バ
ッファ２４にセットされる。このセットにあたっては、
上記同調検出信号ＳＤの立上り時点Ａと立下り時点Ｂと
が制御回路２１で検出され、夫々の時点Ａ，Ｂにおい
て、書込み信号ａ，ｂが制御回路２１よりバッファ２
３、バッファ２４に与えられることによってなされる。

このバッファ２３、バッファ２４にセットされた各時点
Ａ，Ｂにおける同調データは、演算回路２５に与えられ
て（Ａ＋Ｂ）／２の演算が実行され、同調検出信号ＳＤ
の立上り時点Ａと立下り時点Ｂの中間点の最良受信点に
おける同調データ（Ａ＋Ｂ）／２が同調カウンタ２２に
再セットされ、オートチューニングが完了する。この同
調カウンタ２２への中間値の同調データ（Ａ＋Ｂ）／２
の再セットにあたっては、制御回路２１より同調カウン
タ２２にプリセット命令信号が与えられ、また上記サー
チスタート信号は、バッファ２４に対して同調検出信号
ＳＤの立下り時点Ｂにおける同調データがセットされた
後にｌｏｗレベルに切り換えられる。

動作 いま、同調カウンタ２２にＡＭバンド５９４ＫＨｚのａ
局の同調データがセットされている状態で、１つ上の６
９３ＫＨｚのｂ局についての同調選局を行うものとす
る。それには、アップキー２を操作すればよい。

すると、制御回路２１は、第４図に示す処理を開始す
る。すなわち、制御回路２１は、同調カウンタ２２に対
するビット数指定信号を１０ビットのものとし（ステッ
プＳ１）、加減算命令信号＋／−をｈｉｇｈレベルの加
算状態としサーチスタート信号もｈｉｇｈレベルとして
（ステップＳ２）、同調カウンタ２２のａ局の同調デー
タを順次インクリメントしてオートチューニングを開始
し、同調検出信号ＳＤの立上りを検出するまで待機する
（ステップＳ３）。

この間、同調カウンタ２２の同調データが順次インクリ
メントされていくことにより、ＰＷＭ信号変換回路８に
与えられる同調データが増加していくので、同調電圧発
生回路９に与えられるパルス幅変調信号ＰＷＭのパルス
幅が広くなり、この結果局部発振回路１０に与えられる
アナログ電圧値が増えて、混合回路１１に与えられる局
部発振周波数が掃引されていく。このため、高周波増幅
回路１３から混合回路１１に与えられる放送信号のう
ち、混合回路１１で中間周波数として取り出される放送
信号の周波数が大きくなっていき、受信される電波の周
波数が増大する。

このとき、同調データは１０ビットに設定されているの
で、第２図に示す基本クロックＣＫを例えば１００ＫＨ
ｚとすると、ＰＷＭ信号変換回路８内のカウンタ８１が
「００……００」（１０ビット）からＣＫによりカウン
トアップして再び「００……００」（１０ビット）にな
るまでの２^１０＝１０２４カウント分に要する時間は１
０．２４msであり、第５図上段に示すようにＰＷＭ信号
波形の１サイクルは１０．２４msとなる。ここで、１０
ビットの同調データがオール「０」からオール「１」に
なるまでの各データ値についてＰＷＭ信号波形の１サイ
クルを割りあてて考えてみると、同調データがオール
「０」からオール「１」となって全周波数帯域について
サーチが終了するのに約１０．４８秒（１０．２４ms×
２^１０）で済むことになる。この場合、ＡＭバンドの５
００ＫＨｚから１６００ＫＨｚまでの帯域１１００ＫＨ
ｚのサーチについて考えると、１０ビットの同調データ
は２^１０＝１０２４段階で変化するから、同調データ±
１当りの局部発振周波数のステップ幅は約１ＫＨｚ（１
１００ＫＨｚ÷２^１０）となり、分解能は１ＫＨｚとな
る。

そして、この受信電波の周波数が次のｂ局の周波数にほ
ぼ達すると、混合回路１１で取り出され中間周波増幅回
路１４を介して同調検出回路１８に与えられる中間周波
信号の振幅レベルが大きくなり、同調検出回路１８から
出力される同調検出信号ＳＤのレベルが立上ることにな
り、この立上りを検出すると（ステップＳ３）、さらに
同調データのインクリメントを続け、同調検出信号ＳＤ
の立下りを検出するまで待機する（ステップＳ４）。

立下りを検出すると（ステップＳ４）、同調カウンタ２
２に対するビット数指定信号を１２ビットのものとし
（ステップＳ５）、加算命令をｌｏｗレベルの減算命令
により切り換えて（ステップＳ６）、上記立下りをすぎ
た時点から反対方向にダウンサーチしていく。立下りを
すぎた時点から反対方向にダウンサーチすると、前回検
出した同調検出信号ＳＤが今度は立上りとして検出され
る。制御回路２１は、この同調検出信号ＳＤの立上りを
検出すると（ステップＳ７）、書込み信号ａをバッファ
２３に与えて、第６図に示す同調検出信号ＳＤの立上り
時点Ａにおける同調データをバッファ２３にセットさせ
る（ステップＳ８）。

次いで、同調データのダウンカウントが続行されていく
と中間周波信号の振幅レベルが最大レベルを越えて小さ
くなり、第６図に示す同調検出信号ＳＤの立下り時点Ｂ
が検出される（ステップＳ９）。これにより制御回路２
１は書込み信号ｂをバッファ２４に与えて、この立下り
時点Ｂにおける同調データをバッファ２４にセットさせ
る（ステップＳ１０）。そして、制御回路２１は、サー
チスタート信号をｌｏｗレベルとして同調カウンタ２２
のデクリメントを停止させ、同調カウンタ２２にプリセ
ット命令信号を与えて、演算回路２５からのｂ局の最良
受信点における中間値の同調データ（Ａ＋Ｂ）／２を同
調カウンタ２２にセットさせる（ステップＳ１１）。

この１２ビット指定時には、第５図下段に示すようにＰ
ＷＭ信号波形の１サイクルは、前述した基本クロックＣ
Ｋ＝１００ＫＨｚの例で概算すると、ＰＷＭ信号変換回
路８内のカウンタ８１が「００……００」（１２ビッ
ト）からＣＫによりカウントアップして再び「００……
００」（１２ビット）になるまでの２^１２＝４０９６カ
ウント分で４０．９６msの時間を要することになり、前
述した１０ビットの場合に比べて４倍の長さになる。こ
こで、１２ビットの同調データがオール「０」からオー
ル「１」になるまでの各データ値についてＰＷＭ信号波
形の１サイクルを割りあてて考えてみると、同調データ
がオール「０」からオール「１」となって全周波数帯域
についてサーチが終了するのに約１６８秒かかることに
なり、オートチューニングのラジオとしてはサーチ時間
がかかりすぎて実用的でない。しかしながら、本実施例
のように通常は１０ビットの同調データでサーチし、同
調点付近でのみ１２ビットの同調データでサーチするよ
うに制御すれば、トータル的にさほどサーチ時間をふや
すことなくファインチューニングが行えることになる。
この場合、ＡＭバンドの全周波数帯域１１００ＫＨｚの
サーチについて考えると、１２ビットの同調データは２
^１２＝４０９６段階で変化するから、同調データ±１当
りの局部発振周波数のステップ幅は約０．２７ＫＨｚ
（１１００ＫＨｚ÷２^１２）となり、前述したように１
０ビットでの値が約１ＫＨｚであるから１２ビットに設
定することにより分解能は約４倍に向上して、より正確
にファインチューニングを行えることが理解できる。

なお、上記の中間値（Ａ＋Ｂ）／２の演算は、同調検出
信号ＳＤの検出周波数幅が同調周波数ｆｏを中心として
５ＫＨｚ程度とされており、この幅は電界強度により変
化するため、同調検出信号ＳＤの立上りと立下りの中間
値の同調データ値を演算することにより正確に最良受信
点をつかまえることができるようにしたものであり、同
調検出信号ＳＤの幅を非常に小さく設定すれば同調検出
信号出力時点で１２ビットになるサーチを停止して同調
させるようにしてもよい。

また、上述のアップキー２の代わりにダウンキー３が操
作された場合でも第４図とほぼ同様の処理が実行される
が、この場合にはステップＳ２における処理として、加
減算命令信号＋／−をｈｉｇｈレベルとする加算命令で
はなく同信号＋／−をｌｏｗレベルとする減算命令の処
理が行われ、ステップＳ６における処理として、加減算
命令信号＋／−をｌｏｗレベルとする減算命令ではなく
同信号＋／−をｈｉｇｈレベルとする加算命令の処理が
行われる。

また、同調データの変更ビット数は上記以外のものでも
よく、本考案はＡＭラジオ以外にＦＭラジオ、テレビジ
ョン用の受信機でも実現可能であり、上記実施例に何ら
限定されるものではない。

［考案の効果］ この考案は以上詳細に説明したように、最初、同調デー
タのビット数を小さくして同調選局のためのサーチを高
速で行い、いったん同調点を検出したら、この同調点に
つき、同調データのビット数を大きくして再度同調選局
のためのサーチを行って同調選局を行うようにしたか
ら、同調点付近のみ、同調データのビット数を大きくし
て、掃引される局部発振周波数の分解能を上げ、より細
かく同調選局サーチを行って、正確な同調を行うことが
でき、同調点以外については、同調データのビット数を
小さくして、掃引される局部発振周波数の分解能をあら
くし、同調選局のサーチ時間を短くすることができ、全
体として効率の良い同調選局サーチを行うことができる
等の効果を奏する。

【図面の簡単な説明】 第１図は自動選局式受信機の全体回路図、第２図はＰＷ
Ｍ信号変換回路８の具体的回路図、第３図はチューニン
グ制御部５の具体的回路図、第４図はオートチューニン
グ処理（アップサーチ時）のフローチャート、第５図は
同調データのビット数変更に応じたＰＷＭ信号波形の変
化を示すタイムチャートの図、第６図はオートチューニ
ング時の最良受信点を示す図である。 ２……アップキー、３……ダウンキー、５……チューニ
ング制御部、８……ＰＷＭ信号変換回路、９……同調電
圧発生回路、１０……局部発振回路、１１……混合回
路、１４……中間周波増幅回路、１５……検波回路、１
８……同調検出回路、２１……制御回路、２２……同調
カウンタ、２３，２４……バッファ、２５……演算回
路。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】局部発振回路の局部発振周波数を自動的に
   掃引させて選局を行う自動選局式受信機に於て、 計数動作を行うと共に、この計数動作の計数ビット数が
   変更可能に設定された計数手段と、 この計数手段の計数ビット数に応じた分解能で、計数手
   段の計数値に対応したパルス幅を有するパルス幅変調信
   号を発生するパルス幅変調信号発生手段と、 このパルス幅変調信号発生手段のパルス幅変調信号に対
   応する同調電圧を発生し、上記局部発振回路に局部発振
   周波数制御用電圧として与える同調電圧発生手段と、 中間周波信号の出力レベルが所定レベルを越えた時に同
   調検出信号を出力する同調検出手段と、 自動掃引の指示操作に応じて第１の計数ビット数で上記
   計数手段の計数動作を実行させると共に、上記同調検出
   手段により同調検出信号が出力された以後は第１の計数
   ビット数より大きな第２の計数ビット数で上記同調検出
   信号の立上がりおよび立下がり時点を含むように上記計
   数手段の計数動作を実行させるように制御する制御手段
   と、 上記第２の計数ビット数での計数動作により上記同調検
   出手段から出力される同調検出信号の立上がりおよび立
   下がり時点の同調電圧の中間値を同調データとする同調
   データ検出手段と を有することを特徴とする自動選局式受信機。