JPH06242180A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH06242180A JPH06242180A JP5024165A JP2416593A JPH06242180A JP H06242180 A JPH06242180 A JP H06242180A JP 5024165 A JP5024165 A JP 5024165A JP 2416593 A JP2416593 A JP 2416593A JP H06242180 A JPH06242180 A JP H06242180A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000015654 memory Effects 0.000 claims abstract description 94
- 230000007547 defect Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 不良解析メモリを２系統具備する半導体試験
装置を提供する。 【構成】 ＤＵＴの論理値出力Ｆと期待値とを比較して
フェイルＢを検出する論理比較器１６を具備し、フェイ
ルＢによりインクリメントされるアドレスポインタ１８
を具備し、ポインタ１８のアドレスＣとＤＵＴの論理値
ＦとをフェイルＢの発生する度毎に交互に保持する複数
のフリップフロップ２３、２４を具備し、ＤＵＴの論理
値Ｆが書き込まれる複数個の不良解析メモリ１７を具備
し、メモリ１７に対してフェイルが発生する度毎に交互
にライトパルスを発生供給する発生器１９を具備し、試
験後にメモリ１７に入力されるデータとアドレスとを読
みだし側に切り替えるマルチプレクサ２５を具備し、メ
モリ１７にリードライトするときメモリにアドレスを供
給するアドレスポインタ２２を具備し、ポインタ２２の
出力のＬＳＢにより読みだしデータバスに出力するメモ
リ１７のデータをメモリ側において切り替える複数のマ
ルチプレクサ２０および２１を具備する半導体試験装
置。
装置を提供する。 【構成】 ＤＵＴの論理値出力Ｆと期待値とを比較して
フェイルＢを検出する論理比較器１６を具備し、フェイ
ルＢによりインクリメントされるアドレスポインタ１８
を具備し、ポインタ１８のアドレスＣとＤＵＴの論理値
ＦとをフェイルＢの発生する度毎に交互に保持する複数
のフリップフロップ２３、２４を具備し、ＤＵＴの論理
値Ｆが書き込まれる複数個の不良解析メモリ１７を具備
し、メモリ１７に対してフェイルが発生する度毎に交互
にライトパルスを発生供給する発生器１９を具備し、試
験後にメモリ１７に入力されるデータとアドレスとを読
みだし側に切り替えるマルチプレクサ２５を具備し、メ
モリ１７にリードライトするときメモリにアドレスを供
給するアドレスポインタ２２を具備し、ポインタ２２の
出力のＬＳＢにより読みだしデータバスに出力するメモ
リ１７のデータをメモリ側において切り替える複数のマ
ルチプレクサ２０および２１を具備する半導体試験装
置。
Description
【０００１】
【産業上の利用分野】この発明は、半導体試験装置に関
し、特に大容量高速動作する安価な不良解析メモリを具
備する半導体試験装置に関する。
し、特に大容量高速動作する安価な不良解析メモリを具
備する半導体試験装置に関する。
【０００２】
【従来の技術】図１を参照して半導体試験装置によるＤ
ＵＴの不良解析の従来例を極く一般的に説明しておく。
パターン発生器からアドレスおよび試験データを発生し
てこれらを被測定デバイス（以下、ＤＵＴ、と称す）に
供給し、このアドレスにより指定されたところに試験デ
ータを書き込む。次に、このＤＵＴの出力である論理値
Ａを読みだし、この読みだされた論理値Ａとパターン発
生器から発生供給される期待値Ｃとを論理比較器１６に
より比較する。この比較結果を不良解析メモリ１７に記
憶する。
ＵＴの不良解析の従来例を極く一般的に説明しておく。
パターン発生器からアドレスおよび試験データを発生し
てこれらを被測定デバイス（以下、ＤＵＴ、と称す）に
供給し、このアドレスにより指定されたところに試験デ
ータを書き込む。次に、このＤＵＴの出力である論理値
Ａを読みだし、この読みだされた論理値Ａとパターン発
生器から発生供給される期待値Ｃとを論理比較器１６に
より比較する。この比較結果を不良解析メモリ１７に記
憶する。
【０００３】上述した比較は、ＤＵＴのピン毎に対応し
て比較回路１６1 が構成されてピン毎に行われる。ＤＵ
Ｔの論理動作が正しいか否かを試験をするに必要なテス
トサイクル毎に発生するクロックＢに同期するタイミン
グで実施される。論理比較器１６の出力である比較結果
が全ピン、全サイクルについて期待値Ｃに一致する場
合、試験はパスである。比較結果が１ピン、１サイクル
でも不一致のものがある場合、試験はフェイルである。
この試験結果がフェイルの場合、比較回路１６1は" １"
を出力する一方、パスの場合は" ０" を出力する。こ
れらの出力はＯＲ回路１６2 を介してＯＲされ、ＤＵＴ
の全ピン、全テストサイクルの総合比較結果がトータル
フェイルＤとして最終的に不良解析メモリ１７に書き込
まれるに到る。
て比較回路１６1 が構成されてピン毎に行われる。ＤＵ
Ｔの論理動作が正しいか否かを試験をするに必要なテス
トサイクル毎に発生するクロックＢに同期するタイミン
グで実施される。論理比較器１６の出力である比較結果
が全ピン、全サイクルについて期待値Ｃに一致する場
合、試験はパスである。比較結果が１ピン、１サイクル
でも不一致のものがある場合、試験はフェイルである。
この試験結果がフェイルの場合、比較回路１６1は" １"
を出力する一方、パスの場合は" ０" を出力する。こ
れらの出力はＯＲ回路１６2 を介してＯＲされ、ＤＵＴ
の全ピン、全テストサイクルの総合比較結果がトータル
フェイルＤとして最終的に不良解析メモリ１７に書き込
まれるに到る。
【０００４】上述の比較、即ち試験の終了後、この不良
解析メモリ１７の記憶内容を読みだしデータバスを介し
て読みだし、不良の原因を調査する。ここで、半導体試
験装置の従来例の動作を図２のタイミングチャートをも
参照して説明する。マルチプレクサ２０およびマルチプ
レクサ２１は不良解析メモリ１７の書き込み、読みだし
を切り替えるリードライト選択のためのマルチプレクサ
であり、マルチプレクサ２０はデータ切り替え用、マル
チプレクサ２１はアドレス設定用である。アドレスポイ
ンタ１８はマルチプレクサ２１を介して不良解析メモリ
１７のアドレス指定するものである。そして、このアド
レスポインタ１８はそのｉｎｃ端子にトータルフェイル
Ｄが供給され、トータルフェイルＤが発生する度毎に１
個だけインクリメントされる。
解析メモリ１７の記憶内容を読みだしデータバスを介し
て読みだし、不良の原因を調査する。ここで、半導体試
験装置の従来例の動作を図２のタイミングチャートをも
参照して説明する。マルチプレクサ２０およびマルチプ
レクサ２１は不良解析メモリ１７の書き込み、読みだし
を切り替えるリードライト選択のためのマルチプレクサ
であり、マルチプレクサ２０はデータ切り替え用、マル
チプレクサ２１はアドレス設定用である。アドレスポイ
ンタ１８はマルチプレクサ２１を介して不良解析メモリ
１７のアドレス指定するものである。そして、このアド
レスポインタ１８はそのｉｎｃ端子にトータルフェイル
Ｄが供給され、トータルフェイルＤが発生する度毎に１
個だけインクリメントされる。
【０００５】試験開始に先だって、アドレスポインタ１
８にアドレスポインタクリア信号を供給してこれをクリ
アし、出力アドレスＥを０にしておく。そして、リード
ライト選択信号RWSEL は０に設定する。このRWSEL信号
０をマルチプレクサ２０およびマルチプレクサ２１の端
子Ｓに供給し、これによりアドレスポインタ１８のアド
レス出力Ｅはマルチプレクサ２１を介して不良解析メモ
リ１７のアドレスＡに送り込まれる一方、ＤＵＴ１５の
論理値Ａはマルチプレクサ２０を介して不良解析メモリ
１７のデータ端子Ｄに送り込まれ様にしておく。
８にアドレスポインタクリア信号を供給してこれをクリ
アし、出力アドレスＥを０にしておく。そして、リード
ライト選択信号RWSEL は０に設定する。このRWSEL信号
０をマルチプレクサ２０およびマルチプレクサ２１の端
子Ｓに供給し、これによりアドレスポインタ１８のアド
レス出力Ｅはマルチプレクサ２１を介して不良解析メモ
リ１７のアドレスＡに送り込まれる一方、ＤＵＴ１５の
論理値Ａはマルチプレクサ２０を介して不良解析メモリ
１７のデータ端子Ｄに送り込まれ様にしておく。
【０００６】試験はクロックＢのテストサイクルで実施
されるのであるが、これが開始されると、ＤＵＴから読
みだされた出力論理値Ａとパターン発生器から発生供給
される期待値Ｃとが論理比較器１６に供給され始める。
ここで、何れかにフェイルが発生して論理比較器１６が
上述のトータルフェイルＤを初めて発生したものとする
と、このトータルフェイルＤはアドレスポインタ１８の
端子iNC に入力され、次のクロックＢに同期して１個だ
けカウントアップされる（図２のタイミングチャート参
照）。即ち、アドレスポインタ１８の出力アドレスＥは
初期値＃０であったものが、トータルフェイルのあった
次のテストサイクルのアドレスは１個インクリメントさ
れて＃１とされる。そして、このトータルフェイルＤは
ライトパルス発生器１９にも供給され、そのパルサ１９
1 および比較回路１９2 を介してメモリライトパルスＦ
を発生する。このメモリライトパルスＦは不良解析メモ
リ１７の端子ＷＥに供給され、不良解析メモリ１７はデ
ータ書き込みを可能とされてそのアドレス＃０のところ
に当該テストサイクルのＤＵＴ出力論理値Ａが書き込ま
れる。上述の様にして、不良解析メモリ１７には、その
アドレス＃０から順に、トータルフェイルＤが発生する
度毎に、ＤＵＴの論理値Ａが記憶されることとなる。
されるのであるが、これが開始されると、ＤＵＴから読
みだされた出力論理値Ａとパターン発生器から発生供給
される期待値Ｃとが論理比較器１６に供給され始める。
ここで、何れかにフェイルが発生して論理比較器１６が
上述のトータルフェイルＤを初めて発生したものとする
と、このトータルフェイルＤはアドレスポインタ１８の
端子iNC に入力され、次のクロックＢに同期して１個だ
けカウントアップされる（図２のタイミングチャート参
照）。即ち、アドレスポインタ１８の出力アドレスＥは
初期値＃０であったものが、トータルフェイルのあった
次のテストサイクルのアドレスは１個インクリメントさ
れて＃１とされる。そして、このトータルフェイルＤは
ライトパルス発生器１９にも供給され、そのパルサ１９
1 および比較回路１９2 を介してメモリライトパルスＦ
を発生する。このメモリライトパルスＦは不良解析メモ
リ１７の端子ＷＥに供給され、不良解析メモリ１７はデ
ータ書き込みを可能とされてそのアドレス＃０のところ
に当該テストサイクルのＤＵＴ出力論理値Ａが書き込ま
れる。上述の様にして、不良解析メモリ１７には、その
アドレス＃０から順に、トータルフェイルＤが発生する
度毎に、ＤＵＴの論理値Ａが記憶されることとなる。
【０００７】試験終了後、今度はリードライト選択信号
RWSEL を１にする。そして、不良解析メモリ１７の読み
だしたいアドレスを設定するリードライト用アドレスポ
インタ２２に読みだしたいアドレスを設定することによ
り、不良解析メモリ１７から読みだしデータバスを介し
てＤＵＴの出力結果を読みだすことができる。なお、書
き込みデータバスにデータを設定してメモリライトコマ
ンドにパルスを送り込めば、不良解析メモリ１７に任意
のデータを書き込むことができるが、これは主として不
良解析メモリ１７自体の不良診断用に使用される機能で
ある。
RWSEL を１にする。そして、不良解析メモリ１７の読み
だしたいアドレスを設定するリードライト用アドレスポ
インタ２２に読みだしたいアドレスを設定することによ
り、不良解析メモリ１７から読みだしデータバスを介し
てＤＵＴの出力結果を読みだすことができる。なお、書
き込みデータバスにデータを設定してメモリライトコマ
ンドにパルスを送り込めば、不良解析メモリ１７に任意
のデータを書き込むことができるが、これは主として不
良解析メモリ１７自体の不良診断用に使用される機能で
ある。
【０００８】
【発明が解決しようとする課題】ところで、不良解析メ
モリ１７を具備した半導体試験装置の動作速度は不良解
析メモリ１７固有のサイクルタイムに支配されるもので
あるところから、半導体試験装置をこのサイクルタイム
より小さい高速の動作速度で動作させることはできな
い。従って、不良解析メモリ１７を具備した半導体試験
装置の動作速度を向上せしめるには、従来、不良解析メ
モリ１７として高速動作する高価なものを採用する他な
かった。
モリ１７を具備した半導体試験装置の動作速度は不良解
析メモリ１７固有のサイクルタイムに支配されるもので
あるところから、半導体試験装置をこのサイクルタイム
より小さい高速の動作速度で動作させることはできな
い。従って、不良解析メモリ１７を具備した半導体試験
装置の動作速度を向上せしめるには、従来、不良解析メ
モリ１７として高速動作する高価なものを採用する他な
かった。
【０００９】この発明は、不良解析メモリを２系統具備
し、不良解析メモリ自体のサイクルタイムはテストサイ
クルの２倍であっても差し支えなく、従って不良解析メ
モリを低速で廉価なものとすることができる半導体試験
装置を提供するものである。
し、不良解析メモリ自体のサイクルタイムはテストサイ
クルの２倍であっても差し支えなく、従って不良解析メ
モリを低速で廉価なものとすることができる半導体試験
装置を提供するものである。
【００１０】
【課題を解決するための手段】被測定メモリの論理値出
力Ｆとパターン発生器から供給される期待値とを比較し
てトータルフェイルＢを検出する論理比較器１６を具備
し、トータルフェイルＢによりインクリメントされるア
ドレスポインタ１８を具備し、アドレスポインタ１８の
出力アドレスＣと被測定メモリの論理値出力Ｆとをトー
タルフェイルＢの発生する度毎に交互に保持する複数の
フリップフロップ２３および２４を具備し、被測定メモ
リの論理値出力Ｆが交互に書き込まれる複数個の不良解
析メモリ１７1 および１７2 を具備し、不良解析メモリ
１７に対してトータルフェイルが発生する度毎に交互に
ライトパルスを発生供給するライトパルス発生器１９を
具備し、試験後に不良解析メモリ１７に入力されるデー
タとアドレスとを読みだしデータバス側に切り替えるマ
ルチプレクサ２５を具備し、不良解析メモリ１７につい
てリードライトするとき不良解析メモリにアドレスを供
給するリードライト用アドレスポインタ２２を具備し、
リードライト用アドレスポインタ２２の出力アドレスの
ＬＳＢにより読みだしデータバスに出力する不良解析メ
モリ１７のデータを不良解析メモリ側において切り替え
る複数のマルチプレクサ２０および２１を具備する半導
体試験装置、を構成した。
力Ｆとパターン発生器から供給される期待値とを比較し
てトータルフェイルＢを検出する論理比較器１６を具備
し、トータルフェイルＢによりインクリメントされるア
ドレスポインタ１８を具備し、アドレスポインタ１８の
出力アドレスＣと被測定メモリの論理値出力Ｆとをトー
タルフェイルＢの発生する度毎に交互に保持する複数の
フリップフロップ２３および２４を具備し、被測定メモ
リの論理値出力Ｆが交互に書き込まれる複数個の不良解
析メモリ１７1 および１７2 を具備し、不良解析メモリ
１７に対してトータルフェイルが発生する度毎に交互に
ライトパルスを発生供給するライトパルス発生器１９を
具備し、試験後に不良解析メモリ１７に入力されるデー
タとアドレスとを読みだしデータバス側に切り替えるマ
ルチプレクサ２５を具備し、不良解析メモリ１７につい
てリードライトするとき不良解析メモリにアドレスを供
給するリードライト用アドレスポインタ２２を具備し、
リードライト用アドレスポインタ２２の出力アドレスの
ＬＳＢにより読みだしデータバスに出力する不良解析メ
モリ１７のデータを不良解析メモリ側において切り替え
る複数のマルチプレクサ２０および２１を具備する半導
体試験装置、を構成した。
【００１１】
【実施例】以下、この発明の実施例を図３および図４を
参照して説明する。１６は論理比較器であり、ＤＵＴか
ら供給される論理値出力Ｆとパターン発生器から供給さ
れる期待値とを比較する比較回路１６1 と各ピン毎の比
較回路の出力をＯＲするＯＲ回路１６2 とより成り、ト
ータルフェイルＢを検出する。
参照して説明する。１６は論理比較器であり、ＤＵＴか
ら供給される論理値出力Ｆとパターン発生器から供給さ
れる期待値とを比較する比較回路１６1 と各ピン毎の比
較回路の出力をＯＲするＯＲ回路１６2 とより成り、ト
ータルフェイルＢを検出する。
【００１２】１８はアドレスポインタである。マルチプ
レクサ２０およびマルチプレクサ２１は不良解析メモリ
１７の書き込み、読みだしを切り替えるリードライト選
択のためのマルチプレクサであり、そのアドレス出力Ｃ
をフリップフロップ２４1 或は２４2 とマルチプレクサ
２１1 或は２１2 を介して不良解析メモリ１７1 或は１
７2 のアドレスを指定するものである。そして、このア
ドレスポインタ１８はそのｉｎｃ端子にトータルフェイ
ルＤが供給され、トータルフェイルＤが発生する度毎に
１個だけインクリメントされる。マルチプレクサ２０は
データ切り替え用、マルチプレクサ２１はアドレス設定
用である。これらマルチプレクサ２０および２１は、更
に、後で説明されるリードライト用アドレスポインタ２
２の出力アドレスのＬＳＢにより、読みだしデータバス
に出力する不良解析メモリ１７のデータを、不良解析メ
モリ１７側において切り替える。
レクサ２０およびマルチプレクサ２１は不良解析メモリ
１７の書き込み、読みだしを切り替えるリードライト選
択のためのマルチプレクサであり、そのアドレス出力Ｃ
をフリップフロップ２４1 或は２４2 とマルチプレクサ
２１1 或は２１2 を介して不良解析メモリ１７1 或は１
７2 のアドレスを指定するものである。そして、このア
ドレスポインタ１８はそのｉｎｃ端子にトータルフェイ
ルＤが供給され、トータルフェイルＤが発生する度毎に
１個だけインクリメントされる。マルチプレクサ２０は
データ切り替え用、マルチプレクサ２１はアドレス設定
用である。これらマルチプレクサ２０および２１は、更
に、後で説明されるリードライト用アドレスポインタ２
２の出力アドレスのＬＳＢにより、読みだしデータバス
に出力する不良解析メモリ１７のデータを、不良解析メ
モリ１７側において切り替える。
【００１３】２３1 および２３2 は、トータルフェイル
Ｂが検出される度毎に、当該テストサイクルの論理値出
力Ｆを交互に切り替え保持するフリップフロップであ
る。フリップフロップ２４1 或は２４2 はトータルフェ
イルＢが検出される度毎に当該トータルフェイルＢを交
互に切り替え保持するフリップフロップである。これら
のフリップフロップ２３および２４の切り替えは、アド
レス出力ＣのＬＳＢ（図３のＥ）およびそれの反転され
たものとをＳ端子に供給することにより交互に実施され
る。そして、フリップフロップ２３および２４の出力
Ｇ、Ｊ、ＨおよびＫは対応するマルチプレクサ２０或は
２１を介して不良解析メモリ１７1 および１７2 に交互
に供給される。試験中は、マルチプレクサ２１はRWSEL
信号０が端子Ｓに供給されてこれによりアドレスポイン
タ１８のアドレス出力Ｃがフリップフロップ２４を経由
しマルチプレクサ２１を介して不良解析メモリ１７のア
ドレスＡに送り込まれる一方、マルチプレクサ２０も同
様にRWSEL信号０が端子Ｓに供給されてこれによりＤＵ
Ｔの論理値Ｆがフリップフロップ２３を経由しマルチプ
レクサ２０を介して不良解析メモリ１７のデータ端子Ｄ
に送り込まれ様にしておく。
Ｂが検出される度毎に、当該テストサイクルの論理値出
力Ｆを交互に切り替え保持するフリップフロップであ
る。フリップフロップ２４1 或は２４2 はトータルフェ
イルＢが検出される度毎に当該トータルフェイルＢを交
互に切り替え保持するフリップフロップである。これら
のフリップフロップ２３および２４の切り替えは、アド
レス出力ＣのＬＳＢ（図３のＥ）およびそれの反転され
たものとをＳ端子に供給することにより交互に実施され
る。そして、フリップフロップ２３および２４の出力
Ｇ、Ｊ、ＨおよびＫは対応するマルチプレクサ２０或は
２１を介して不良解析メモリ１７1 および１７2 に交互
に供給される。試験中は、マルチプレクサ２１はRWSEL
信号０が端子Ｓに供給されてこれによりアドレスポイン
タ１８のアドレス出力Ｃがフリップフロップ２４を経由
しマルチプレクサ２１を介して不良解析メモリ１７のア
ドレスＡに送り込まれる一方、マルチプレクサ２０も同
様にRWSEL信号０が端子Ｓに供給されてこれによりＤＵ
Ｔの論理値Ｆがフリップフロップ２３を経由しマルチプ
レクサ２０を介して不良解析メモリ１７のデータ端子Ｄ
に送り込まれ様にしておく。
【００１４】上述されたフリップフロップ２３および２
４のＳ端子に供給される交互切り替えのための信号はラ
イトパルス発生器１９にも同時に供給され、トータルフ
ェイルＢを検出する度毎に不良解析メモリ１７1 および
１７2 に対して交互にライトパルスＩ、Ｌを供給する。
２２はリードライト用アドレスポインタであり、不良解
析メモリ１７についてリードライトするときに不良解析
メモリにアドレスを供給するポインタである。そして、
リードライト用アドレスポインタ２２の出力アドレスの
ＬＳＢは、不良解析メモリ１７の読みだしマルチプレク
サ２５のＳ端子に供給され、このマルチプレクサ２５を
不良解析メモリ１７のデータを読みだしデータバスに出
力する様に切り替える。
４のＳ端子に供給される交互切り替えのための信号はラ
イトパルス発生器１９にも同時に供給され、トータルフ
ェイルＢを検出する度毎に不良解析メモリ１７1 および
１７2 に対して交互にライトパルスＩ、Ｌを供給する。
２２はリードライト用アドレスポインタであり、不良解
析メモリ１７についてリードライトするときに不良解析
メモリにアドレスを供給するポインタである。そして、
リードライト用アドレスポインタ２２の出力アドレスの
ＬＳＢは、不良解析メモリ１７の読みだしマルチプレク
サ２５のＳ端子に供給され、このマルチプレクサ２５を
不良解析メモリ１７のデータを読みだしデータバスに出
力する様に切り替える。
【００１５】ここで、この発明の半導体試験装置の動作
を図３および図４のタイミングチャートを参照して説明
する。試験開始に先だって、図１の従来例と同様に、マ
ルチプレクサ２１はRWSEL信号０が端子Ｓに供給されて
これによりアドレスポインタ１８のアドレス出力Ｃがフ
リップフロップ２４を経由しマルチプレクサ２１を介し
て不良解析メモリ１７のアドレスＡに送り込まれる一
方、マルチプレクサ２０も同様にRWSEL 信号０が端子Ｓ
に供給されてこれによりＤＵＴの論理値Ｆがフリップフ
ロップ２３を経由しマルチプレクサ２０を介して不良解
析メモリ１７のデータ端子Ｄに送り込まれ様にしてお
く。
を図３および図４のタイミングチャートを参照して説明
する。試験開始に先だって、図１の従来例と同様に、マ
ルチプレクサ２１はRWSEL信号０が端子Ｓに供給されて
これによりアドレスポインタ１８のアドレス出力Ｃがフ
リップフロップ２４を経由しマルチプレクサ２１を介し
て不良解析メモリ１７のアドレスＡに送り込まれる一
方、マルチプレクサ２０も同様にRWSEL 信号０が端子Ｓ
に供給されてこれによりＤＵＴの論理値Ｆがフリップフ
ロップ２３を経由しマルチプレクサ２０を介して不良解
析メモリ１７のデータ端子Ｄに送り込まれ様にしてお
く。
【００１６】試験はクロックのテストサイクルで実施さ
れるのであるが、これが開始されると、図１の従来例と
同様に、ＤＵＴから読みだされた出力論理値Ｆとパター
ン発生器から発生供給される期待値とが論理比較器１６
に供給され始める。論理比較器１６にトータルフェイル
Ｂが発生すると、その度毎に、アドレスポインタ１８の
アドレス出力ＣのＬＳＢにより、ＤＵＴ出力論理値Ｆお
よび当該アドレスＣは交互にフリップフロップ２３或は
２４に保持される（図４のＧ、Ｈ、ＪおよびＫ参照）。
不良解析メモリ１７はフリップフロップ２３および２４
とマルチプレクサ２０および２１を含めてメモリ１７1
およびメモリ１７2 の２系統具備されており、これらメ
モリ１７1 の系統およびメモリ１７2 の系統には交互に
論理値データおよびアドレスが供給される。そして、ラ
イトパルス発生器１９も、これと同時にトータルフェイ
ルＢを検出する度毎に不良解析メモリ１７1 および１７
2に対して交互にライトパルスＩ、Ｌを供給する。
れるのであるが、これが開始されると、図１の従来例と
同様に、ＤＵＴから読みだされた出力論理値Ｆとパター
ン発生器から発生供給される期待値とが論理比較器１６
に供給され始める。論理比較器１６にトータルフェイル
Ｂが発生すると、その度毎に、アドレスポインタ１８の
アドレス出力ＣのＬＳＢにより、ＤＵＴ出力論理値Ｆお
よび当該アドレスＣは交互にフリップフロップ２３或は
２４に保持される（図４のＧ、Ｈ、ＪおよびＫ参照）。
不良解析メモリ１７はフリップフロップ２３および２４
とマルチプレクサ２０および２１を含めてメモリ１７1
およびメモリ１７2 の２系統具備されており、これらメ
モリ１７1 の系統およびメモリ１７2 の系統には交互に
論理値データおよびアドレスが供給される。そして、ラ
イトパルス発生器１９も、これと同時にトータルフェイ
ルＢを検出する度毎に不良解析メモリ１７1 および１７
2に対して交互にライトパルスＩ、Ｌを供給する。
【００１７】以上の通りであるので、結局、不良解析メ
モリ１７1 およびメモリ１７2 の２系統はトータルフェ
イルＢが発生すると、その度毎に、交互にＤＵＴの出力
論理結果を記憶することとなる。不良解析メモリ１７1
およびメモリ１７2 は交互に動作するのであるから、不
良解析メモリそれぞれぞれについてみると、ライトサイ
クルは見かけ上テストサイクルの２倍となる。従って、
不良解析メモリ自体はサイクルタイムの長いもので充分
であり、廉価な不良解析メモリを採用することができ
る。
モリ１７1 およびメモリ１７2 の２系統はトータルフェ
イルＢが発生すると、その度毎に、交互にＤＵＴの出力
論理結果を記憶することとなる。不良解析メモリ１７1
およびメモリ１７2 は交互に動作するのであるから、不
良解析メモリそれぞれぞれについてみると、ライトサイ
クルは見かけ上テストサイクルの２倍となる。従って、
不良解析メモリ自体はサイクルタイムの長いもので充分
であり、廉価な不良解析メモリを採用することができ
る。
【００１８】試験終了後は、従来例と同様に、リードラ
イト選択信号RWSEL を１にする。そして、不良解析メモ
リ１７の読みだしたいアドレスを設定するリードライト
用アドレスポインタ２２に読みだしたいアドレスを設定
することにより、不良解析メモリ１７から読みだしデー
タバスを介してＤＵＴの出力結果を読みだすことができ
る。
イト選択信号RWSEL を１にする。そして、不良解析メモ
リ１７の読みだしたいアドレスを設定するリードライト
用アドレスポインタ２２に読みだしたいアドレスを設定
することにより、不良解析メモリ１７から読みだしデー
タバスを介してＤＵＴの出力結果を読みだすことができ
る。
【００１９】不良解析メモリ１７の読みだしに読みだし
マルチプレクサ２５を具備し、不良解析メモリ１７につ
いてリードライトするときに不良解析メモリ１７にアド
レスを供給するポインタ２２を具備してこのアドレス出
力のＬＳＢにより不良解析メモリ１７1 およびメモリ１
７2 の出力を切り替える様に構成したので、外部からは
メモリの構成に無関係に、従来と同様に連続したメモリ
として読みだしをすることができる。
マルチプレクサ２５を具備し、不良解析メモリ１７につ
いてリードライトするときに不良解析メモリ１７にアド
レスを供給するポインタ２２を具備してこのアドレス出
力のＬＳＢにより不良解析メモリ１７1 およびメモリ１
７2 の出力を切り替える様に構成したので、外部からは
メモリの構成に無関係に、従来と同様に連続したメモリ
として読みだしをすることができる。
【００２０】
【発明の効果】以上の通りであって、この発明はメモリ
のサイクルタイムはテストサイクルの２倍であっても差
し支えなく、従って素の不良解析メモリとして低速で廉
価なものを採用することができるところから、不良解析
メモリ全体を結局低速で廉価なものとすることができ
る。
のサイクルタイムはテストサイクルの２倍であっても差
し支えなく、従って素の不良解析メモリとして低速で廉
価なものを採用することができるところから、不良解析
メモリ全体を結局低速で廉価なものとすることができ
る。
【図１】従来例を説明する図。
【図２】図１の従来例のタイミングチャート。
【図３】この発明の実施例を示す図。
【図４】図３の実施例のタイミングチャート。
１６ 論理比較器 １７ 不良解析メモリ １８ アドレスポインタ １９ ライトパルス発生器 ２０ マルチプレクサ ２１ マルチプレクサ ２２ アドレスポインタ ２３ フリップフロップ ２４ フリップフロップ ２５ マルチプレクサ
Claims (1)
- 【請求項１】 被測定メモリの論理値出力とパターン発
生器から供給される期待値とを比較してトータルフェイ
ルを検出する論理比較器を具備し、トータルフェイルに
よりインクリメントされるアドレスポインタを具備し、
アドレスポインタの出力アドレスと被測定メモリの論理
値出力とをトータルフェイルの発生する度毎に交互に保
持する複数のフリップフロップを具備し、被測定メモリ
の論理値出力が交互に書き込まれる複数個の不良解析メ
モリを具備し、不良解析メモリに対してトータルフェイ
ルが発生する度毎に交互にライトパルスを発生供給する
ライトパルス発生器を具備し、試験後に不良解析メモリ
に入力されるデータとアドレスとを読みだしデータバス
側に切り替えるマルチプレクサを具備し、不良解析メモ
リについてリードライトするとき不良解析メモリにアド
レスを供給するリードライト用アドレスポインタを具備
し、リードライト用アドレスポインタの出力アドレスの
ＬＳＢにより読みだしデータバスに出力する不良解析メ
モリのデータを不良解析メモリ側において切り替える複
数のマルチプレクサを具備することを特徴とする半導体
試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5024165A JPH06242180A (ja) | 1993-02-12 | 1993-02-12 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5024165A JPH06242180A (ja) | 1993-02-12 | 1993-02-12 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06242180A true JPH06242180A (ja) | 1994-09-02 |
Family
ID=12130740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5024165A Pending JPH06242180A (ja) | 1993-02-12 | 1993-02-12 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06242180A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09235219A (ja) * | 1996-02-29 | 1997-09-09 | Shiseido Co Ltd | 乳化化粧料 |
-
1993
- 1993-02-12 JP JP5024165A patent/JPH06242180A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09235219A (ja) * | 1996-02-29 | 1997-09-09 | Shiseido Co Ltd | 乳化化粧料 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990330 |