JPH06242926A - 加算器 - Google Patents
加算器Info
- Publication number
- JPH06242926A JPH06242926A JP4437093A JP4437093A JPH06242926A JP H06242926 A JPH06242926 A JP H06242926A JP 4437093 A JP4437093 A JP 4437093A JP 4437093 A JP4437093 A JP 4437093A JP H06242926 A JPH06242926 A JP H06242926A
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- JP
- Japan
- Prior art keywords
- carry
- adder
- signal
- sum signal
- selector
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- Pending
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Abstract
(57)【要約】
【目的】 素子数を少なくするとともに、信号の遅延を
低減した加算器を提供する。 【構成】 区分加算器への桁上げ入力Ｃinが“０”の場
合のｉ桁目の和信号Ｓi,0 および“１”の場合の和信号
Ｓi,1 をあらかじめ生成し、桁上げ入力Ｃinの値により
真の和信号を選択出力するセレクタと、このセレクタに
おける和信号Ｓi,1 生成時に累積桁上げ伝搬信号Ｐ* i-1
が“０”のとき、ｉ桁目の桁上げ伝搬信号Ｐi と、ｉ−
１桁目の累積桁上げ生成信号Ｇ* i-1との排他的論理和
を、Ｐ* i-1が“１”のときＰｉの否定を選択するセレク
タとからなることを特徴としている。
低減した加算器を提供する。 【構成】 区分加算器への桁上げ入力Ｃinが“０”の場
合のｉ桁目の和信号Ｓi,0 および“１”の場合の和信号
Ｓi,1 をあらかじめ生成し、桁上げ入力Ｃinの値により
真の和信号を選択出力するセレクタと、このセレクタに
おける和信号Ｓi,1 生成時に累積桁上げ伝搬信号Ｐ* i-1
が“０”のとき、ｉ桁目の桁上げ伝搬信号Ｐi と、ｉ−
１桁目の累積桁上げ生成信号Ｇ* i-1との排他的論理和
を、Ｐ* i-1が“１”のときＰｉの否定を選択するセレク
タとからなることを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、２数の加算を行う加算
器に関するものである。
器に関するものである。
【０００２】
【従来の技術】図３は、加算器を構成する区分加算器に
おけるｉ桁目の和信号Ｓi の生成回路を示している。図
３で、１，２は排他的論理和ゲート、３は２−１セレク
タを示す。
おけるｉ桁目の和信号Ｓi の生成回路を示している。図
３で、１，２は排他的論理和ゲート、３は２−１セレク
タを示す。
【０００３】区分加算器においてＳi は次の式で与えら
れる。
れる。
【０００４】
【数１】 ここで、内に＋を入れた記号は排他的論理和を表す。ま
た、Ｐi ，Ｇi を区分加算器のｉ桁目の桁上げ伝搬信
号、および桁上げ生成信号と呼び、次の式で与える。
た、Ｐi ，Ｇi を区分加算器のｉ桁目の桁上げ伝搬信
号、および桁上げ生成信号と呼び、次の式で与える。
【０００５】
【数２】 また、Ｐ* i-1，Ｇ* i-1を、各々区分加算器の最下位ビッ
トからｉ桁目への累積桁上げ伝搬信号、および累積桁上
げ生成信号と呼び、次の式で与える。
トからｉ桁目への累積桁上げ伝搬信号、および累積桁上
げ生成信号と呼び、次の式で与える。
【０００６】
【数３】 〔数１〕より、Ｓi,0 ，Ｓi,1 は次式で表される。
【０００７】
【数４】 ここで、Ｓi,1 中におけるＳi,0 と共通の部分をＳi,0
とおくと、〔数４〕中のＳi,1 は
とおくと、〔数４〕中のＳi,1 は
【０００８】
【数５】 となり、図３における排他的論理和ゲート１は、Ｓi,0
生成と、Ｓi,1 生成に図３のように共有できる。
生成と、Ｓi,1 生成に図３のように共有できる。
【０００９】図４に、排他的論理和回路をＣＭＯＳトラ
ンスファゲートで実現した和信号生成回路を示す。図４
で、６〜８はＣＭＯＳトランスファゲート、９〜１３は
インバータを示し、１〜３は図３との対応関係を示して
いる。
ンスファゲートで実現した和信号生成回路を示す。図４
で、６〜８はＣＭＯＳトランスファゲート、９〜１３は
インバータを示し、１〜３は図３との対応関係を示して
いる。
【００１０】
【発明が解決しようとする課題】上記従来の和信号生成
回路では、和信号Ｓi,1 の生成回路として、排他的論理
和ゲート１，２の２段を要し、また、Ｐi ，Ｐ* i、およ
びＧ* iの入力から、Ｓi,1 出力まで排他的論理和回路２
段の遅延を要する。
回路では、和信号Ｓi,1 の生成回路として、排他的論理
和ゲート１，２の２段を要し、また、Ｐi ，Ｐ* i、およ
びＧ* iの入力から、Ｓi,1 出力まで排他的論理和回路２
段の遅延を要する。
【００１１】本発明の目的は、素子数を少なくするとと
もに、信号の遅延を低減した加算器を提供することを目
的とする。
もに、信号の遅延を低減した加算器を提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明に係る加算器は、
Ｓi,1 生成時にＰ* i-1＝０ならば、Ｐi とＧ* i-1の排他
的論理和を、Ｐ* i-1＝１ならばＰi の否定を選択するセ
レクタを有するものである。
Ｓi,1 生成時にＰ* i-1＝０ならば、Ｐi とＧ* i-1の排他
的論理和を、Ｐ* i-1＝１ならばＰi の否定を選択するセ
レクタを有するものである。
【００１３】
【作用】本発明においては、Ｓi,0 を排他的論理和とセ
レクタで与え、素子数の減少と、Ｐi ，Ｐ* i、およびＧ
* iの入力から、Ｓi,1 出力までの遅延がインバータ１段
分低減する。
レクタで与え、素子数の減少と、Ｐi ，Ｐ* i、およびＧ
* iの入力から、Ｓi,1 出力までの遅延がインバータ１段
分低減する。
【００１４】
【実施例】以下、本発明を具体的な回路による実施例に
基づいて詳細に説明する。なお実施例は一つの例示であ
って、本発明の精神を逸脱しない範囲で種々の変更ある
いは改良を行い得ることは言うまでもない。
基づいて詳細に説明する。なお実施例は一つの例示であ
って、本発明の精神を逸脱しない範囲で種々の変更ある
いは改良を行い得ることは言うまでもない。
【００１５】図１は、本発明におけるｉ桁目の和信号Ｓ
i の生成回路である。図１において、１は排他的論理和
ゲート、３は２−１セレクタであり、図３と同じものを
示す。４はインバータ、５は２−１セレクタである。本
発明における、和信号Ｓi の生成論理は、下記の方法で
導出できる。
i の生成回路である。図１において、１は排他的論理和
ゲート、３は２−１セレクタであり、図３と同じものを
示す。４はインバータ、５は２−１セレクタである。本
発明における、和信号Ｓi の生成論理は、下記の方法で
導出できる。
【００１６】（Ｇ* i-1，Ｐ* i-1）≠（１，１）という条
件から導出される、Ｇ* i-1・Ｐ* i-1＝０を用いると、
〔数１〕は
件から導出される、Ｇ* i-1・Ｐ* i-1＝０を用いると、
〔数１〕は
【００１７】
【数６】 と書け、Ｓi,1 およびＳi,0 は
【００１８】
【数７】
【００１９】
【数８】 となる。
【００２０】〔数７〕において、Ｓi,0 で共用できる部
分があるので、Ｓi,1 は
分があるので、Ｓi,1 は
【００２１】
【数９】 となり、Ｐ* i-1の値によりＳi,1 とＰi の否定を、２−
１セレクタ５により選択してＳi,1 を決定する論理とな
る。
１セレクタ５により選択してＳi,1 を決定する論理とな
る。
【００２２】本発明における和信号生成回路を、ＣＭＯ
Ｓトランスファゲートにより構成された排他的論理和
と、２−１セレクタ３，５を用いた回路で実現した回路
の回路図を図２に示す。図２において、６〜８はＣＯＭ
Ｓトランスファゲート、９〜１１，１３はインバータを
示し、１，３，５は図１との対応関係を示している。
Ｓトランスファゲートにより構成された排他的論理和
と、２−１セレクタ３，５を用いた回路で実現した回路
の回路図を図２に示す。図２において、６〜８はＣＯＭ
Ｓトランスファゲート、９〜１１，１３はインバータを
示し、１，３，５は図１との対応関係を示している。
【００２３】
【発明の効果】以上説明したように、本発明の加算器
は、ｉ桁目の区分加算器への桁上げ入力Ｃinが“０”の
場合のｉ桁目の和信号Ｓi,0 、および“１”の場合の和
信号Ｓi,1 をあらかじめ生成し、前記桁上げ入力Ｃinの
値により真の和信号を選択出力するセレクタと、このセ
レクタにおける前記和信号Ｓi,1 生成時に、累積桁上げ
伝搬信号Ｐ* i-1が“０”のとき、ｉ桁目の桁上げ伝搬信
号Ｐi と、区分加算器の最下位桁からｉ−１桁目の累積
桁上げ生成信号Ｇ* i-1との排他的論理和を、Ｐ* i-1が
“１”のときＰi の否定を選択するセレクタとを有する
ので、和信号Ｓi の生成回路を、ＣＯＭＳトランスファ
ゲートにより実現された排他的論理和回路と、Ｐ* i-1の
０，１に応じて選択を行うセレクタにより構成できるの
で、従来方式に比較して、２０個から１８個に減少でき
る。したがって、Ｐi ，Ｐ* i、およびＧ* iの入力から、
Ｓi,1 決定までの遅延を、従来方式に比較して、インバ
ータ１段分低減できる利点がある。
は、ｉ桁目の区分加算器への桁上げ入力Ｃinが“０”の
場合のｉ桁目の和信号Ｓi,0 、および“１”の場合の和
信号Ｓi,1 をあらかじめ生成し、前記桁上げ入力Ｃinの
値により真の和信号を選択出力するセレクタと、このセ
レクタにおける前記和信号Ｓi,1 生成時に、累積桁上げ
伝搬信号Ｐ* i-1が“０”のとき、ｉ桁目の桁上げ伝搬信
号Ｐi と、区分加算器の最下位桁からｉ−１桁目の累積
桁上げ生成信号Ｇ* i-1との排他的論理和を、Ｐ* i-1が
“１”のときＰi の否定を選択するセレクタとを有する
ので、和信号Ｓi の生成回路を、ＣＯＭＳトランスファ
ゲートにより実現された排他的論理和回路と、Ｐ* i-1の
０，１に応じて選択を行うセレクタにより構成できるの
で、従来方式に比較して、２０個から１８個に減少でき
る。したがって、Ｐi ，Ｐ* i、およびＧ* iの入力から、
Ｓi,1 決定までの遅延を、従来方式に比較して、インバ
ータ１段分低減できる利点がある。
【図１】本発明における桁上げ選択型和信号生成回路を
表す図である。
表す図である。
【図２】本発明における桁上げ選択型和信号生成回路を
ＣＭＯＳトランスファゲートにより構成された排他的論
理和回路と２−１セレクタにより実現した回路を表す図
である。
ＣＭＯＳトランスファゲートにより構成された排他的論
理和回路と２−１セレクタにより実現した回路を表す図
である。
【図３】従来の桁上げ選択型和信号生成回路を表す図で
ある。
ある。
【図４】従来の桁上げ選択型和信号生成回路を、ＣＭＯ
Ｓトランスファゲートにより構成された排他的論理和回
路により実現した回路を表す図である。
Ｓトランスファゲートにより構成された排他的論理和回
路により実現した回路を表す図である。
１ 排他的論理和ゲート ２ 排他的論理和ゲート ３ ２−１セレクタ ４ インバータ ５ ２−１セレクタ ６ ＣＭＯＳトランスファゲート ７ ＣＭＯＳトランスファゲート ８ ＣＭＯＳトランスファゲート ９ インバータ １０ インバータ １１ インバータ １２ インバータ １３ インバータ
Claims (1)
- 【請求項１】 加算器を複数の区分加算器に分割し、そ
れらの区分加算器によって並列に加算を行い、ｎ（ｎは
任意の自然数）ビット２進数Ａ＝ａn-1 ａn-2 …ａk …
ａ1 ａ0 、およびＢ＝ｂn-1 ｂn-2 …ｂk …ｂ1 ｂ0
（ｋは１≦ｋ≦ｎなる任意の自然数）、の和を出力する
加算器であって、 前記ｉ桁目の区分加算器への桁上げ入力Ｃinが“０”の
場合のｉ桁目の和信号Ｓi,0 、および“１”の場合の和
信号Ｓi,1 をあらかじめ生成し、前記桁上げ入力Ｃinの
値により真の和信号を選択出力するセレクタと、 このセレクタにおける前記和信号Ｓi,1 生成時に、累積
桁上げ伝搬信号Ｐ* i-1が“０”のとき、ｉ桁目の桁上げ
伝搬信号Ｐi と、区分加算器の最下位桁からｉ−１桁目
の累積桁上げ生成信号Ｇ* i-1との排他的論理和を、Ｐ*
i-1が“１”のときＰi の否定を選択するセレクタと、
を有することを特徴とする加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4437093A JPH06242926A (ja) | 1993-02-10 | 1993-02-10 | 加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4437093A JPH06242926A (ja) | 1993-02-10 | 1993-02-10 | 加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06242926A true JPH06242926A (ja) | 1994-09-02 |
Family
ID=12689632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4437093A Pending JPH06242926A (ja) | 1993-02-10 | 1993-02-10 | 加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06242926A (ja) |
-
1993
- 1993-02-10 JP JP4437093A patent/JPH06242926A/ja active Pending
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