JPH06243191A - タイミング検証回路 - Google Patents
タイミング検証回路Info
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- JPH06243191A JPH06243191A JP5030054A JP3005493A JPH06243191A JP H06243191 A JPH06243191 A JP H06243191A JP 5030054 A JP5030054 A JP 5030054A JP 3005493 A JP3005493 A JP 3005493A JP H06243191 A JPH06243191 A JP H06243191A
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- circuit
- output
- level width
- width determination
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Abstract
(57)【要約】 （修正有）
【目的】タイミング検証回路を付加して、クロックの最
大周期規格、最小周期規格のタイミング検証を特定言語
の検証モデルを作成せずに可能とする。 【構成】入力端子１からの入力信号の立下りを検出する
立下り検出回路２，５と入力信号の遅延出力によりハイ
レベルとなる幅判定期間を発生するハイレベル幅判定期
間発生回路３Ａ，６とハイレベル幅発生回路の出力と立
下り検出回路の出力とによりハイレベル幅を判定するハ
イレベル幅を判定するハイレベル幅判定回路９と入力信
号の立下りを検出する立下り検出回路７と入力信号とそ
の遅延出力によりロウレベルとなる幅判定期間を発生す
るロウレベル幅判定期間発生回路４Ａ，８とレベル幅判
定期間発生回路の出力と立上り検出の出力となるロウレ
ベル幅判定回路１０と判定回路９の出力との論理和を出
力し特定系列の論理セルのフリップフロップ１２のクロ
ック入力端子に接続する。
大周期規格、最小周期規格のタイミング検証を特定言語
の検証モデルを作成せずに可能とする。 【構成】入力端子１からの入力信号の立下りを検出する
立下り検出回路２，５と入力信号の遅延出力によりハイ
レベルとなる幅判定期間を発生するハイレベル幅判定期
間発生回路３Ａ，６とハイレベル幅発生回路の出力と立
下り検出回路の出力とによりハイレベル幅を判定するハ
イレベル幅を判定するハイレベル幅判定回路９と入力信
号の立下りを検出する立下り検出回路７と入力信号とそ
の遅延出力によりロウレベルとなる幅判定期間を発生す
るロウレベル幅判定期間発生回路４Ａ，８とレベル幅判
定期間発生回路の出力と立上り検出の出力となるロウレ
ベル幅判定回路１０と判定回路９の出力との論理和を出
力し特定系列の論理セルのフリップフロップ１２のクロ
ック入力端子に接続する。
Description
【０００１】
【産業上の利用分野】本発明は特定系列の論理セル使用
を前提とした論理解析用ソフトウェアで使用するタイミ
ング検証回路に関し、特に特定系列の論理セルで構成さ
れた機能マクロのクロックの最大周期、最小周期規格ま
たはパルス幅規格を検証するタイミング検証モデルに関
する。
を前提とした論理解析用ソフトウェアで使用するタイミ
ング検証回路に関し、特に特定系列の論理セルで構成さ
れた機能マクロのクロックの最大周期、最小周期規格ま
たはパルス幅規格を検証するタイミング検証モデルに関
する。
【０００２】
【従来の技術】従来、特定系列の論理セルで構成された
機能マクロのタイミング検証を行うためには、機能マク
ロの論理接続情報とタイミング検証モデルが必要であっ
た。論理接続情報は論理解析用ソフトウェアで指定され
た書式で記述した回路接続情報であり、通常、回路設計
者が任意に編集可能である。タイミング検証モデルは論
理解析用ソフトウェアで指定した特定言語を使用して動
作タイミングを記述したものであり、通常、特定系列の
論理セルのＦ／Ｆ系についてはライブラリとしてタイミ
ング検証モデルが用意されている。
機能マクロのタイミング検証を行うためには、機能マク
ロの論理接続情報とタイミング検証モデルが必要であっ
た。論理接続情報は論理解析用ソフトウェアで指定され
た書式で記述した回路接続情報であり、通常、回路設計
者が任意に編集可能である。タイミング検証モデルは論
理解析用ソフトウェアで指定した特定言語を使用して動
作タイミングを記述したものであり、通常、特定系列の
論理セルのＦ／Ｆ系についてはライブラリとしてタイミ
ング検証モデルが用意されている。
【０００３】従って、機能マクロのタイミング検証モデ
ルについては新たに回路設計者が編集することになる
が、動作タイミングを規定する入力信号の全ての論理の
組合わせに対するタイミング記述が必要であり、現実的
にタイミング検証モデルを作成することはほとんど不可
能であった。そこで、従来では機能マクロのタイミング
検証モデルは作成せず、論理検証実行時に機能マクロの
切り口をモニタして測定端子の入力変化時のタイミング
を機能マクロのタイミング規格値と比較する目視でのタ
イミング検証を行っていた。
ルについては新たに回路設計者が編集することになる
が、動作タイミングを規定する入力信号の全ての論理の
組合わせに対するタイミング記述が必要であり、現実的
にタイミング検証モデルを作成することはほとんど不可
能であった。そこで、従来では機能マクロのタイミング
検証モデルは作成せず、論理検証実行時に機能マクロの
切り口をモニタして測定端子の入力変化時のタイミング
を機能マクロのタイミング規格値と比較する目視でのタ
イミング検証を行っていた。
【０００４】
【発明が解決しようとする課題】上述したように従来の
タイミング検証モデルは、機能マクロのタイミング検証
モデルを作成することはモデルの記述に要する時間が膨
大となり、モデル自体の正当性の検証も必要であるため
現実的には作成不可能という問題点があり、また機能マ
クロの切り口をモニタする検証方法では目視による検証
であるため、検証時間が膨大となり、見落としの可能性
が高くなる問題点もある。
タイミング検証モデルは、機能マクロのタイミング検証
モデルを作成することはモデルの記述に要する時間が膨
大となり、モデル自体の正当性の検証も必要であるため
現実的には作成不可能という問題点があり、また機能マ
クロの切り口をモニタする検証方法では目視による検証
であるため、検証時間が膨大となり、見落としの可能性
が高くなる問題点もある。
【０００５】本発明の目的は、これらの問題を解決し、
特定言語によるタイミング検証モデルの作成を不要と
し、容易にタイミング検証を実行できるタイミング検証
回路を提供することにある。
特定言語によるタイミング検証モデルの作成を不要と
し、容易にタイミング検証を実行できるタイミング検証
回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のタイミング検証
回路の構成は、入力端子からの入力信号の立下りを検出
する立下り検出回路と、前記入力信号とその遅延信号と
によりハイレベルとなる幅判定期間を発生するハイレベ
ル幅判定期間発生回路と、このハイレベル幅判定期間発
生回路の出力と前記立下り検出回路の出力とによりハイ
レベル幅を判定するハイレベル幅判定回路と、前記入力
信号の立上りを検出する立上り検出回路と、前記入力信
号とその遅延信号によりロウレベルとなる幅判定期間を
発生するロウレベル幅判定期間発生回路と、このロウレ
ベル幅判定期間発生回路の出力と前記立上り検出回路の
出力とによりロウレベル幅を判定するロウレベル幅判定
回路と、このロウレベル幅判定回路の出力と前記ハイレ
ベル幅判定回路の出力との論理和を出力し特定系列の論
理セルのフリップフロップのクロック入力端子に接続す
るＯＲ回路とを備えることを特徴とする。
回路の構成は、入力端子からの入力信号の立下りを検出
する立下り検出回路と、前記入力信号とその遅延信号と
によりハイレベルとなる幅判定期間を発生するハイレベ
ル幅判定期間発生回路と、このハイレベル幅判定期間発
生回路の出力と前記立下り検出回路の出力とによりハイ
レベル幅を判定するハイレベル幅判定回路と、前記入力
信号の立上りを検出する立上り検出回路と、前記入力信
号とその遅延信号によりロウレベルとなる幅判定期間を
発生するロウレベル幅判定期間発生回路と、このロウレ
ベル幅判定期間発生回路の出力と前記立上り検出回路の
出力とによりロウレベル幅を判定するロウレベル幅判定
回路と、このロウレベル幅判定回路の出力と前記ハイレ
ベル幅判定回路の出力との論理和を出力し特定系列の論
理セルのフリップフロップのクロック入力端子に接続す
るＯＲ回路とを備えることを特徴とする。
【０００７】
【実施例】図１は本発明の一実施例を示す回路図、図２
は図１の動作例を説明するタイミング図である。この回
路は、入力端子１の信号変化時刻から次の変化時刻まで
のパルス幅を検証する。即ち、タイミング検証を行う入
力信号の入力端子１に接続されたＮＯＴ回路２，３Ａ，
４Ａと、ＮＯＴ回路２の出力と入力信号とを入力するＮ
ＯＲ回路５，ＡＮＤ回路７と、ＮＯＴ回路３Ａの出力と
入力信号とを入力とするＡＮＤ回路６と、ＮＯＴ回路４
Ａの出力と入力信号を入力とするＮＯＲ回路８と、ＮＯ
Ｒ回路５の出力とＡＮＤ回路６の出力とを入力するＡＮ
Ｄ回路９と、ＡＮＤ回路７の出力とＮＯＲ回路８の出力
とを入力するＡＮＤ回路１０と、ＡＮＤ回路９の出力と
ＡＮＤ回路１０の出力とを入力とするＯＲ回路１１とを
備え、ＯＲ回路１１の出力を特定系列の論理セルのＦ／
Ｆ１２のクロック入力端子へ接続した回路となってお
り、論理セルで構成した機能マクロの回路接続情報のタ
イミング検証を行う端子間に図１の回路を追加してタイ
ミング検証を実行する。
は図１の動作例を説明するタイミング図である。この回
路は、入力端子１の信号変化時刻から次の変化時刻まで
のパルス幅を検証する。即ち、タイミング検証を行う入
力信号の入力端子１に接続されたＮＯＴ回路２，３Ａ，
４Ａと、ＮＯＴ回路２の出力と入力信号とを入力するＮ
ＯＲ回路５，ＡＮＤ回路７と、ＮＯＴ回路３Ａの出力と
入力信号とを入力とするＡＮＤ回路６と、ＮＯＴ回路４
Ａの出力と入力信号を入力とするＮＯＲ回路８と、ＮＯ
Ｒ回路５の出力とＡＮＤ回路６の出力とを入力するＡＮ
Ｄ回路９と、ＡＮＤ回路７の出力とＮＯＲ回路８の出力
とを入力するＡＮＤ回路１０と、ＡＮＤ回路９の出力と
ＡＮＤ回路１０の出力とを入力とするＯＲ回路１１とを
備え、ＯＲ回路１１の出力を特定系列の論理セルのＦ／
Ｆ１２のクロック入力端子へ接続した回路となってお
り、論理セルで構成した機能マクロの回路接続情報のタ
イミング検証を行う端子間に図１の回路を追加してタイ
ミング検証を実行する。
【０００８】図１において、各論理セルの立上り遅延時
間は、ＮＯＴ回路４Ａを「Ｌレベル最小パルス幅−
１」，その他の論理セルを１とし、立下り遅延時間は、
ＮＯＴ回路３Ａを「Ｈレベル最小パルス幅−１」，ＡＮ
Ｄ回路６とＮＯＲ回路８を「２」，その他の論理セルを
１としている。
間は、ＮＯＴ回路４Ａを「Ｌレベル最小パルス幅−
１」，その他の論理セルを１とし、立下り遅延時間は、
ＮＯＴ回路３Ａを「Ｈレベル最小パルス幅−１」，ＡＮ
Ｄ回路６とＮＯＲ回路８を「２」，その他の論理セルを
１としている。
【０００９】入力端子１に入力された信号の論理レベル
が“Ｈ”から“Ｌ”へ、もしくは“Ｌ”から“Ｈ”へ変
化すると、ＮＯＲ回路５もしくはＡＮＤ回路７がその変
化を検出しパルスを出力する。ＡＮＤ回路６およびＮＯ
Ｒ回路８は、ＮＯＴ回路３Ａ，４Ａに定めた遅延時間に
より、入力端子１に入力された信号のパルス幅が規格値
を満足しているか否かを判定する期間を“Ｈ”レベルと
して出力する。ＡＮＤ回路６の出力が“Ｈ”レベルであ
る期間内でＮＯＲ回路５からのパルスが出力された時
は、ＡＮＤ回路９からパルスが出力され、入力端子１か
ら入力された信号の“Ｈ”レベル最小パルス幅に違反が
あった事を示す。またＮＯＲ回路８の出力が“Ｈ”レベ
ルである期間内でＡＮＤ回路７からのパルスが出力され
た時は、ＡＮＤ回路１０からパルスが出力され入力端子
１から入力された信号の“Ｌ”レベル最小パルス幅に違
反があった事を示す。
が“Ｈ”から“Ｌ”へ、もしくは“Ｌ”から“Ｈ”へ変
化すると、ＮＯＲ回路５もしくはＡＮＤ回路７がその変
化を検出しパルスを出力する。ＡＮＤ回路６およびＮＯ
Ｒ回路８は、ＮＯＴ回路３Ａ，４Ａに定めた遅延時間に
より、入力端子１に入力された信号のパルス幅が規格値
を満足しているか否かを判定する期間を“Ｈ”レベルと
して出力する。ＡＮＤ回路６の出力が“Ｈ”レベルであ
る期間内でＮＯＲ回路５からのパルスが出力された時
は、ＡＮＤ回路９からパルスが出力され、入力端子１か
ら入力された信号の“Ｈ”レベル最小パルス幅に違反が
あった事を示す。またＮＯＲ回路８の出力が“Ｈ”レベ
ルである期間内でＡＮＤ回路７からのパルスが出力され
た時は、ＡＮＤ回路１０からパルスが出力され入力端子
１から入力された信号の“Ｌ”レベル最小パルス幅に違
反があった事を示す。
【００１０】そしてＡＮＤ回路９とＡＮＤ回路１０の出
力がＯＲ回路１１へ入力される事により、入力端子１か
ら入力された信号の“Ｈ”レベルもしくは“Ｌ”レベル
の最小パルス幅に違反があった場合に、ＯＲ回路１１の
出力から最小幅のパルスがＦ／Ｆ１２のクロック端子に
入力される。特定系列の論理セルのＦ／Ｆ１２へ供給さ
れるクロック入力パルス幅の最小値は予め定められてお
り、規格値はＯＲ回路１１からの最小幅パルスよりは充
分に大きな値となっている。従って、タイミング検証実
行時ＯＲ回路１１からのパルスがＦ／Ｆ１２に入力され
た時点でＦ／Ｆ１２に対するアラームが得られ、これに
より入力端子１からの最小パルス幅が規格値を満足して
いるか否かを検証することができる。
力がＯＲ回路１１へ入力される事により、入力端子１か
ら入力された信号の“Ｈ”レベルもしくは“Ｌ”レベル
の最小パルス幅に違反があった場合に、ＯＲ回路１１の
出力から最小幅のパルスがＦ／Ｆ１２のクロック端子に
入力される。特定系列の論理セルのＦ／Ｆ１２へ供給さ
れるクロック入力パルス幅の最小値は予め定められてお
り、規格値はＯＲ回路１１からの最小幅パルスよりは充
分に大きな値となっている。従って、タイミング検証実
行時ＯＲ回路１１からのパルスがＦ／Ｆ１２に入力され
た時点でＦ／Ｆ１２に対するアラームが得られ、これに
より入力端子１からの最小パルス幅が規格値を満足して
いるか否かを検証することができる。
【００１１】図２においては、図１における最小パルス
幅の規格値を「５」とした場合の動作例を示す。入力端
子１より入力された信号が時刻１１から時刻１４までの
“Ｈ”レベル幅と、時刻１４から時刻１７までの“Ｌ”
レベル幅で規格値を満足していないため、ＯＲ回路１１
より最小幅のパルスが出力され、エラーと判定される。
幅の規格値を「５」とした場合の動作例を示す。入力端
子１より入力された信号が時刻１１から時刻１４までの
“Ｈ”レベル幅と、時刻１４から時刻１７までの“Ｌ”
レベル幅で規格値を満足していないため、ＯＲ回路１１
より最小幅のパルスが出力され、エラーと判定される。
【００１２】図３は本発明の第２の実施例を示す回路図
である。この回路は、入力端子１から入力される規格外
となるクロック周期を検証する。即ち、入力端子１に接
続されたＮＯＴ回路２と、入力端子１とのＮＯＴ回路２
の出力を入力とするＡＮＤ回路６と、ＡＮＤ回路６の出
力を入力し遅延出力するバッファ（ＢＵＦ）回路１３Ａ
と、ＢＵＦ回路１３Ａの出力とＡＮＤ回路６の出力のＡ
ＮＤとするＡＮＤ回路９と、ＡＮＤ回路６の出力を遅延
反転するＮＯＴ回路１４Ａと、ＮＯＴ回路１４Ａの出力
とＡＮＤ回路６の出力を入力するＡＮＤ回路１５と、入
力端子１の信号とＮＯＴ回路２の出力を入力するＮＯＲ
回路５と、ＮＯＲ回路５の出力を入力し遅延出力するＢ
ＵＦ回路１６Ａと、ＢＵＦ回路１６Ａの出力とＮＯＲ回
路５の出力を入力するＡＮＤ回路１０と、ＮＯＲ回路５
の出力を入力し遅延反転するＮＯＴ回路１７Ａと、ＮＯ
Ｔ回路１７Ａの出力とＮＯＲ回路５の出力を入力するＡ
ＮＤ回路１８と、ＡＮＤ回路９の出力をＡＮＤ回路１５
の出力とＡＮＤ回路１０の出力とＡＮＤ回路１８の出力
を入力しＯＲを出力するＯＲ回路１１Ａと、ＯＲ回路１
１Ａの出力を特定系列の論理セルのＦ／Ｆ１２のクロッ
ク入力端子へ接続した回路構成となっている。特定系列
の論理セルで構成した機能マクロのタイミング検証を行
う際、本実施例の回路について、適切な遅延値を定義し
機能マクロのタイミング規格被測定端子に付加する事で
タイミング検証を実行する。
である。この回路は、入力端子１から入力される規格外
となるクロック周期を検証する。即ち、入力端子１に接
続されたＮＯＴ回路２と、入力端子１とのＮＯＴ回路２
の出力を入力とするＡＮＤ回路６と、ＡＮＤ回路６の出
力を入力し遅延出力するバッファ（ＢＵＦ）回路１３Ａ
と、ＢＵＦ回路１３Ａの出力とＡＮＤ回路６の出力のＡ
ＮＤとするＡＮＤ回路９と、ＡＮＤ回路６の出力を遅延
反転するＮＯＴ回路１４Ａと、ＮＯＴ回路１４Ａの出力
とＡＮＤ回路６の出力を入力するＡＮＤ回路１５と、入
力端子１の信号とＮＯＴ回路２の出力を入力するＮＯＲ
回路５と、ＮＯＲ回路５の出力を入力し遅延出力するＢ
ＵＦ回路１６Ａと、ＢＵＦ回路１６Ａの出力とＮＯＲ回
路５の出力を入力するＡＮＤ回路１０と、ＮＯＲ回路５
の出力を入力し遅延反転するＮＯＴ回路１７Ａと、ＮＯ
Ｔ回路１７Ａの出力とＮＯＲ回路５の出力を入力するＡ
ＮＤ回路１８と、ＡＮＤ回路９の出力をＡＮＤ回路１５
の出力とＡＮＤ回路１０の出力とＡＮＤ回路１８の出力
を入力しＯＲを出力するＯＲ回路１１Ａと、ＯＲ回路１
１Ａの出力を特定系列の論理セルのＦ／Ｆ１２のクロッ
ク入力端子へ接続した回路構成となっている。特定系列
の論理セルで構成した機能マクロのタイミング検証を行
う際、本実施例の回路について、適切な遅延値を定義し
機能マクロのタイミング規格被測定端子に付加する事で
タイミング検証を実行する。
【００１３】図３において、入力端子１はタイミング規
格被測定端子であり、入力クロック信号の論理レベルに
変化があると遅延時間１の遅延を持つＮＯＴ回路２と、
遅延時間１の遅延を持つＡＮＤ回路６の組合せにより入
力クロック信号の立上り変化を検出し時間１の幅を持つ
パルスを出力し、同様に遅延時間１の遅延を持つＮＯＴ
回路２と遅延時間１の遅延を持つＮＯＲ回路５の組合せ
により、入力クロック信号の立下り変化を検出し時間１
の幅を持つパルスを出力する。ＢＵＦ回路１３ＡとＢＵ
Ｆ回路１６Ａには最小クロック周期のタイミング規格値
から時間１少ない遅延値を入力信号の立下りについての
み遅延を発生するように遅延を付加し、ＡＮＤ回路６と
ＮＯＲ回路５より入力された信号変化検出パルスを最小
クロック周期のタイミング規格値に相当するパルス幅に
拡大し判定禁止ウィンドウとして出力する。
格被測定端子であり、入力クロック信号の論理レベルに
変化があると遅延時間１の遅延を持つＮＯＴ回路２と、
遅延時間１の遅延を持つＡＮＤ回路６の組合せにより入
力クロック信号の立上り変化を検出し時間１の幅を持つ
パルスを出力し、同様に遅延時間１の遅延を持つＮＯＴ
回路２と遅延時間１の遅延を持つＮＯＲ回路５の組合せ
により、入力クロック信号の立下り変化を検出し時間１
の幅を持つパルスを出力する。ＢＵＦ回路１３ＡとＢＵ
Ｆ回路１６Ａには最小クロック周期のタイミング規格値
から時間１少ない遅延値を入力信号の立下りについての
み遅延を発生するように遅延を付加し、ＡＮＤ回路６と
ＮＯＲ回路５より入力された信号変化検出パルスを最小
クロック周期のタイミング規格値に相当するパルス幅に
拡大し判定禁止ウィンドウとして出力する。
【００１４】同様にＮＯＴ回路１４ＡとＮＯＴ回路１７
Ａには最大クロック周期のタイミング規格値と同一値を
持つ遅延値を入力信号の立上りについてのみ遅延を発生
するように遅延を付加し、ＡＮＤ回路６とＮＯＲ回路５
より入力された信号変化検出パルスを最大クロック周期
のタイミング規格値に相当するパルス幅に拡大し判定禁
止ウィンドウとして出力する。
Ａには最大クロック周期のタイミング規格値と同一値を
持つ遅延値を入力信号の立上りについてのみ遅延を発生
するように遅延を付加し、ＡＮＤ回路６とＮＯＲ回路５
より入力された信号変化検出パルスを最大クロック周期
のタイミング規格値に相当するパルス幅に拡大し判定禁
止ウィンドウとして出力する。
【００１５】ＢＵＦ回路１３ＡとＢＵＦ回路１６ＡとＮ
ＯＴ回路１４ＡとＮＯＴ回路１７Ａが出力する判定禁止
ウィンドウ内でＡＮＤ回路６またはＮＯＲ回路５からの
信号変化検出パルスが出力された時は、入力端子１に入
力されたクロック信号同期にタイミング規格違反があっ
た事を示し、ＡＮＤ回路９またはＡＮＤ回路１５または
ＡＮＤ回路１０またはＡＮＤ回路１８から最小ユニット
幅のパルスが出力されＯＲ回路１１Ａを通過しＦ／Ｆ１
２のクロックに入力される。
ＯＴ回路１４ＡとＮＯＴ回路１７Ａが出力する判定禁止
ウィンドウ内でＡＮＤ回路６またはＮＯＲ回路５からの
信号変化検出パルスが出力された時は、入力端子１に入
力されたクロック信号同期にタイミング規格違反があっ
た事を示し、ＡＮＤ回路９またはＡＮＤ回路１５または
ＡＮＤ回路１０またはＡＮＤ回路１８から最小ユニット
幅のパルスが出力されＯＲ回路１１Ａを通過しＦ／Ｆ１
２のクロックに入力される。
【００１６】特定系列の論理セルのＦ／Ｆ１２へ供給さ
れるクロック入力パルス幅の最小値は予め定められてお
り、規格値はＯＲ回路１１Ａからの最小幅パルスよりは
充分に大きな値となっている。従って、タイミング検証
実行時ＯＲ回路１１ＡからのパルスがＦ／Ｆ１２に入力
された時点で、Ｆ／Ｆ１２に対するアラームが得られ、
これにより入力端子１に入力されたクロック信号の周期
がタイミング規格違反を犯している事が検証される。
れるクロック入力パルス幅の最小値は予め定められてお
り、規格値はＯＲ回路１１Ａからの最小幅パルスよりは
充分に大きな値となっている。従って、タイミング検証
実行時ＯＲ回路１１ＡからのパルスがＦ／Ｆ１２に入力
された時点で、Ｆ／Ｆ１２に対するアラームが得られ、
これにより入力端子１に入力されたクロック信号の周期
がタイミング規格違反を犯している事が検証される。
【００１７】図４は図３における最小クロック周期のタ
イミング規格値を時間１５以上とした場合の動作例を示
すタイミングチャートである。図４の入力信号Ａでは入
力クロック信号の立上り変化に着目し、図４の入力信号
Ｂでは入力クロック信号の立下り変化に着目している。
イミング規格値を時間１５以上とした場合の動作例を示
すタイミングチャートである。図４の入力信号Ａでは入
力クロック信号の立上り変化に着目し、図４の入力信号
Ｂでは入力クロック信号の立下り変化に着目している。
【００１８】図４の入力クロック信号Ａの立上り変化に
着目したタイミングチャートにおいて、時刻６５から時
刻７５の間に最小クロック周期のタイミング規格値未満
のクロック信号が入力されている。その入力クロック信
号がＡＮＤ回路６により時刻６６と時刻７６に信号変化
検出パルスとして検出されている。その時刻６６の信号
変化検出パルスをＢＵＦ回路１３ＡはこのＢＵＦ回路の
持つ立下り遅延値（最小クロック周期のタイミング規格
値から時間１少ない遅延値：時間１４）により最小クロ
ック周期のタイミング規格値からに相当するパルス幅に
拡大し、時刻６７から時刻８１まで判定禁止ウィンドウ
を発生している。前述した通り時刻７６はＡＮＤ回路３
より次クロック周期の信号変化検出パルスが出力されて
おり、この時刻７６は前述した通り最小クロック周期の
タイミング規格判定禁止ウィンドウ内であるため、ＡＮ
Ｄ回路９によりパルスが出力され、入力クロック信号の
立上り変化における最小クロック周期のタイミングエラ
ーが検出される。
着目したタイミングチャートにおいて、時刻６５から時
刻７５の間に最小クロック周期のタイミング規格値未満
のクロック信号が入力されている。その入力クロック信
号がＡＮＤ回路６により時刻６６と時刻７６に信号変化
検出パルスとして検出されている。その時刻６６の信号
変化検出パルスをＢＵＦ回路１３ＡはこのＢＵＦ回路の
持つ立下り遅延値（最小クロック周期のタイミング規格
値から時間１少ない遅延値：時間１４）により最小クロ
ック周期のタイミング規格値からに相当するパルス幅に
拡大し、時刻６７から時刻８１まで判定禁止ウィンドウ
を発生している。前述した通り時刻７６はＡＮＤ回路３
より次クロック周期の信号変化検出パルスが出力されて
おり、この時刻７６は前述した通り最小クロック周期の
タイミング規格判定禁止ウィンドウ内であるため、ＡＮ
Ｄ回路９によりパルスが出力され、入力クロック信号の
立上り変化における最小クロック周期のタイミングエラ
ーが検出される。
【００１９】また、最小クロック周期のタイミングエラ
ーを検出したパルスは、新たな判定禁止ウィンドウの開
始時刻となるため継続的に最小クロック周期のタイミン
グ規格を測定可能である。
ーを検出したパルスは、新たな判定禁止ウィンドウの開
始時刻となるため継続的に最小クロック周期のタイミン
グ規格を測定可能である。
【００２０】図４の入力クロック信号Ｂの立下り変化に
着目したタイミングチャートにおいて、時刻１２０から
１３０の間に最小クロック周期のタイミング規格値未満
のクロック信号が入力されている。その入力クロック信
号がＡＮＤ回路４により時刻１２１と時刻１３１に信号
変化検出パルスとして検出されている。その時刻１２１
の信号変化検出パルスをＢＵＦ回路１６ＡはこのＢＵＦ
回路１６Ａの持つ立下り遅延値（最小クロック周期のタ
イミング規格値から時間１少ない遅延値：時間１４）に
より最小クロック周期のタイミング規格値に相当するパ
ルス幅に拡大し、時刻１２２から時刻１３６まで判定禁
止ウィンドウを発生している。
着目したタイミングチャートにおいて、時刻１２０から
１３０の間に最小クロック周期のタイミング規格値未満
のクロック信号が入力されている。その入力クロック信
号がＡＮＤ回路４により時刻１２１と時刻１３１に信号
変化検出パルスとして検出されている。その時刻１２１
の信号変化検出パルスをＢＵＦ回路１６ＡはこのＢＵＦ
回路１６Ａの持つ立下り遅延値（最小クロック周期のタ
イミング規格値から時間１少ない遅延値：時間１４）に
より最小クロック周期のタイミング規格値に相当するパ
ルス幅に拡大し、時刻１２２から時刻１３６まで判定禁
止ウィンドウを発生している。
【００２１】前述した通り時刻１３１はＮＯＲ回路５よ
り次クロック周期の立下り変化検出パルスが出力されて
おり、この時刻１３１は前述した通り最小クロック周期
のタイミング規格判定禁止ウィンドウ内であるため、Ａ
ＮＤ回路１０によりパルスが出力され入力クロック信号
の立下り変化における最小クロック周期のタイミングエ
ラーが検出される。また最小クロック周期のタイミング
エラーを検出したパルスは新たな判定禁止ウィンドウの
開始時刻となるため継続的に最小クロック周期のタイミ
ング規格を測定可能である。
り次クロック周期の立下り変化検出パルスが出力されて
おり、この時刻１３１は前述した通り最小クロック周期
のタイミング規格判定禁止ウィンドウ内であるため、Ａ
ＮＤ回路１０によりパルスが出力され入力クロック信号
の立下り変化における最小クロック周期のタイミングエ
ラーが検出される。また最小クロック周期のタイミング
エラーを検出したパルスは新たな判定禁止ウィンドウの
開始時刻となるため継続的に最小クロック周期のタイミ
ング規格を測定可能である。
【００２２】図４の信号Ｃ，Ｄは図１における最大クロ
ック周期のタイミング規格値を時間３５以下とした場合
の動作例を示すタイミングチャートである。図４の信号
Ｃでは入力クロック信号の立上り変化に着目し、図５の
信号Ｄでは入力クロック信号の立下り変化に着目した。
ック周期のタイミング規格値を時間３５以下とした場合
の動作例を示すタイミングチャートである。図４の信号
Ｃでは入力クロック信号の立上り変化に着目し、図５の
信号Ｄでは入力クロック信号の立下り変化に着目した。
【００２３】図４の入力クロック信号Ｃの立上り変化に
着目した図において、時刻４５から８５の間に最大クロ
ック周期のタイミング規格値より大きいクロック信号が
入力されている。その入力クロック信号はＡＮＤ回路６
により時刻４６と時刻８６に信号変化検出パルスとして
検出されている。その時刻４６の信号変化検出パルスを
ＮＯＴ回路１４ＡはこのＮＯＴ回路１４Ａの持つ立上り
遅延値（最大クロック数機のタイミング規格値と同一の
遅延値：時間３５）により、最大クロック周期のタイミ
ング規格値に相当するパルス幅に拡大し、最大クロック
周期のタイミング規格値を越える時刻８３から判定禁止
ウィンドウを発生している。
着目した図において、時刻４５から８５の間に最大クロ
ック周期のタイミング規格値より大きいクロック信号が
入力されている。その入力クロック信号はＡＮＤ回路６
により時刻４６と時刻８６に信号変化検出パルスとして
検出されている。その時刻４６の信号変化検出パルスを
ＮＯＴ回路１４ＡはこのＮＯＴ回路１４Ａの持つ立上り
遅延値（最大クロック数機のタイミング規格値と同一の
遅延値：時間３５）により、最大クロック周期のタイミ
ング規格値に相当するパルス幅に拡大し、最大クロック
周期のタイミング規格値を越える時刻８３から判定禁止
ウィンドウを発生している。
【００２４】前述した通り時刻８６はＡＮＤ回路６より
次クロック周期の立上り変化検出パルスが出力されてお
り、この時刻８６は前述した通り最小クロック周期のタ
イミング規格判定禁止ウィンドウ内であるためＡＮＤ回
路１５によりパルスが出力され、入力クロック信号の立
上り変化における最大クロック周期のタイミングエラー
が検出される。また最大クロック周期のタイミングエラ
ーを検出したパルスは次クロック周期のタイミングエラ
ー検出のため前クロック周期の判定禁止ウィンドウの解
除をおこなう。
次クロック周期の立上り変化検出パルスが出力されてお
り、この時刻８６は前述した通り最小クロック周期のタ
イミング規格判定禁止ウィンドウ内であるためＡＮＤ回
路１５によりパルスが出力され、入力クロック信号の立
上り変化における最大クロック周期のタイミングエラー
が検出される。また最大クロック周期のタイミングエラ
ーを検出したパルスは次クロック周期のタイミングエラ
ー検出のため前クロック周期の判定禁止ウィンドウの解
除をおこなう。
【００２５】図４の入力クロック信号Ｄの立下り変化に
着目したタイミングチャートにおいて、時刻６５から時
刻１０５の間に最大クロック周期のタイミング規格値よ
り大きいクロック信号が入力されている。その入力クロ
ック信号はＮＯＲ回路５により時刻６６と時刻１０６に
信号変化検出パルスとして検出されている。その時刻６
６の信号変化検出パルスをＮＯＴ回路１７ＡはこのＮＯ
Ｔ回路１７Ａの持つ立上り遅延値（最大クロック周期の
タイミング規格値と同一の遅延値：時間３５）により最
大クロック周期のタイミング規格値に相当するパルス幅
に拡大し、最大クロック周期のタイミング規格値を越え
る時刻１０３から判定禁止ウィンドウを発生している。
着目したタイミングチャートにおいて、時刻６５から時
刻１０５の間に最大クロック周期のタイミング規格値よ
り大きいクロック信号が入力されている。その入力クロ
ック信号はＮＯＲ回路５により時刻６６と時刻１０６に
信号変化検出パルスとして検出されている。その時刻６
６の信号変化検出パルスをＮＯＴ回路１７ＡはこのＮＯ
Ｔ回路１７Ａの持つ立上り遅延値（最大クロック周期の
タイミング規格値と同一の遅延値：時間３５）により最
大クロック周期のタイミング規格値に相当するパルス幅
に拡大し、最大クロック周期のタイミング規格値を越え
る時刻１０３から判定禁止ウィンドウを発生している。
【００２６】前述した通り時刻１０６はＮＯＲ回路５に
より次クロック周期の立下り変化検出パルスが出力され
ており、この時刻１０６は前述した通り最小クロック周
期のタイミング規格判定禁止ウィンドウ内であるためＡ
ＮＤ回路１８によりパルスが出力され入力クロック信号
の立下り変化における最大クロック周期のタイミングエ
ラーが検出される。
より次クロック周期の立下り変化検出パルスが出力され
ており、この時刻１０６は前述した通り最小クロック周
期のタイミング規格判定禁止ウィンドウ内であるためＡ
ＮＤ回路１８によりパルスが出力され入力クロック信号
の立下り変化における最大クロック周期のタイミングエ
ラーが検出される。
【００２７】また最大クロック周期のタイミングエラー
を検出したパルスは次クロック周期のタイミングエラー
検出のため前クロック周期の判定禁止ウィンドウの解除
をおこなう。
を検出したパルスは次クロック周期のタイミングエラー
検出のため前クロック周期の判定禁止ウィンドウの解除
をおこなう。
【００２８】
【発明の効果】以上説明したように本発明は、機能マク
ロの回路接続情報に付加することでクロックの最大周期
及び最小周期規格のタイミング検証が可能となるため、
従来に比較して特定言語でのタイミング検証モデルの作
成は不要となり、また従来行っていた機能マクロの切り
口をモニタするタイミング検証を目視によって行う必要
が無くなり、膨大な検証時間が短縮され、見落としが無
くなる効果もある。
ロの回路接続情報に付加することでクロックの最大周期
及び最小周期規格のタイミング検証が可能となるため、
従来に比較して特定言語でのタイミング検証モデルの作
成は不要となり、また従来行っていた機能マクロの切り
口をモニタするタイミング検証を目視によって行う必要
が無くなり、膨大な検証時間が短縮され、見落としが無
くなる効果もある。
【図１】本発明の第１の実施例を示す回路図。
【図２】図１の動作例を示すタイミングチャート。
【図３】本発明の第２の実施例を示す回路図。
【図４】図３の動作例を示すタイミングチャート。
１ 入力端子 ２，３，４ ＮＯＴ回路 ３Ａ，４Ａ，１４Ａ，１７Ａ 遅延ＮＯＴ回路 ５，８ ＮＯＲ回路 ６，７，９，１０，１５，１８ ＡＮＤ回路 １１，１１Ａ ＯＲ回路 １２ ，定系列の論理セルのＦ／Ｆ １３Ａ，１６Ａ 遅延バッファ回路
Claims (3)
- 【請求項１】 入力端子からの入力信号の立下りを検出
する立下り検出回路と、前記入力信号とその遅延信号と
によりハイレベルとなる幅判定期間を発生するハイレベ
ル幅判定期間発生回路と、このハイレベル幅判定期間発
生回路の出力と前記立下り検出回路の出力とによりハイ
レベル幅を判定するハイレベル幅判定回路と、前記入力
信号の立上りを検出する立上り検出回路と、前記入力信
号とその遅延信号によりロウレベルとなる幅判定期間を
発生するロウレベル幅判定期間発生回路と、このロウレ
ベル幅判定期間発生回路の出力と前記立上り検出回路の
出力とによりロウレベル幅を判定するロウレベル幅判定
回路と、このロウレベル幅判定回路の出力と前記ハイレ
ベル幅判定回路の出力との論理和を出力し特定系列の論
理セルのフリップフロップのクロック入力端子に接続す
るＯＲ回路とを備えることを特徴とするタイミング検証
回路。 - 【請求項２】 入力信号の立下りまたは立上り検出回路
が、前記入力信号を反転するＮＯＴ回路と、このＮＯＴ
回路の出力と前記入力信号とのＮＯＲまたはＡＮＤから
なるＮＯＲ回路またはＮＡＮＤ回路からなる請求項１記
載のタイミング検証回路。 - 【請求項３】 ハイレベルまたはロウレベルの幅判定期
間発生回路が、入力信号に前記ハイレベルまたはロウレ
ベルの規格パルス幅より１クロック分短かい遅延させた
ＮＯＴ回路と、このＮＯＴ回路の出力と前記入力信号と
の論理積をとるＡＮＤ回路とからなる請求項１記載のタ
イミング検証回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5030054A JPH06243191A (ja) | 1993-02-19 | 1993-02-19 | タイミング検証回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5030054A JPH06243191A (ja) | 1993-02-19 | 1993-02-19 | タイミング検証回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06243191A true JPH06243191A (ja) | 1994-09-02 |
Family
ID=12293117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5030054A Withdrawn JPH06243191A (ja) | 1993-02-19 | 1993-02-19 | タイミング検証回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06243191A (ja) |
-
1993
- 1993-02-19 JP JP5030054A patent/JPH06243191A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |