JPH06244346A - Surface mounting-type semiconductor device - Google Patents
Surface mounting-type semiconductor deviceInfo
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- JPH06244346A JPH06244346A JP5047525A JP4752593A JPH06244346A JP H06244346 A JPH06244346 A JP H06244346A JP 5047525 A JP5047525 A JP 5047525A JP 4752593 A JP4752593 A JP 4752593A JP H06244346 A JPH06244346 A JP H06244346A
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- lead
- terminals
- semiconductor device
- lead terminals
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】 基板へ実装する際のリード端子間の短絡を減
少させるとともに、位置ずれの許容量も大きくすること
ができる表面実装型半導体装置を提供する。
【構成】 パッケージ本体１から導出されたリード端子
２の幅Ｗを、リード端子２の所定の配列ピッチＰに対し
て２０〜３０％の範囲内に形成することにより、端子間
のクリアランスＣを拡げて端子間の短絡を減少させ、ま
た、基板のハンダ付接続用パターンに対する位置ずれの
余裕を拡げて、半導体装置の実装を容易に行なえるよう
にする。
(57) [Summary] [Object] To provide a surface-mount type semiconductor device capable of reducing a short circuit between lead terminals when mounting on a substrate and increasing an allowable amount of positional deviation. [Structure] The width W of the lead terminals 2 derived from the package body 1 is formed within a range of 20 to 30% with respect to a predetermined arrangement pitch P of the lead terminals 2, thereby expanding the clearance C between the terminals. Thus, the short circuit between terminals can be reduced, and the margin of misalignment of the board with respect to the soldered connection pattern can be widened so that the semiconductor device can be easily mounted.
Description
【０００１】[0001]
【産業上の利用分野】本発明は、表面実装型半導体装置
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a surface mount semiconductor device.
【０００２】[0002]
【従来の技術】最近、電気機器の小型・薄型化に伴い、
ＱＦＰ（Quad Flat Package)などの表面実装型半導体装
置が多く用いられている。また、半導体素子の高集積化
に伴い、表面実装型半導体装置は多ピン化および狭ピッ
チ化されている。このような表面実装型半導体装置の多
様化に鑑みて、日本電子機械工業規格（ＥＩＡＪ）
で、、リード端子の配列ピッチと、各ピッチに対応した
リード端子の幅等が推奨値として規定されている。例え
ば、図４中に鎖線で示すように、リード端子ピッチが
０．５ｍｍの場合は、リード端子幅が０．２ｍｍ、リー
ド端子ピッチが０．４ｍｍの場合は、リード端子幅が
０．１５ｍｍ、リード端子ピッチが０．３ｍｍの場合
は、リード端子幅が０．１ｍｍというようである。2. Description of the Related Art Recently, as electric equipment has become smaller and thinner,
Surface mount semiconductor devices such as QFP (Quad Flat Package) are often used. In addition, with the high integration of semiconductor elements, surface mount type semiconductor devices have a large number of pins and a narrow pitch. In view of such diversification of surface mount semiconductor devices, the Japan Electronic Machinery Industry Standard (EIAJ)
Then, the arrangement pitch of the lead terminals and the width of the lead terminals corresponding to each pitch are defined as recommended values. For example, as shown by the chain line in FIG. 4, when the lead terminal pitch is 0.5 mm, the lead terminal width is 0.2 mm, and when the lead terminal pitch is 0.4 mm, the lead terminal width is 0.15 mm, When the lead terminal pitch is 0.3 mm, it seems that the lead terminal width is 0.1 mm.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。上述したようなファインピッチリードの表面実装
型半導体装置の場合、リード端子間の間隔（クリアラン
ス）も極めて狭くなる。例えば、リード端子ピッチが
０．５ｍｍで、リード端子幅が０．２ｍｍの場合、クリ
アランスが０．３ｍｍ、リード端子ピッチが０．４ｍｍ
で、リード端子幅が０．１５ｍｍの場合、クリアランス
が０．２５ｍｍ、リード端子ピッチが０．３ｍｍで、リ
ード端子幅が０．１ｍｍの場合、クリアランスが０．２
ｍｍというようである。そのため、表面実装型半導体装
置をプリント配線基板に実装する際に、ハンダ粒等によ
ってリード端子間が短絡しやすいという問題がある。However, the conventional example having such a structure has the following problems. In the case of the fine pitch lead surface mounting type semiconductor device as described above, the interval (clearance) between the lead terminals is also extremely narrow. For example, when the lead terminal pitch is 0.5 mm and the lead terminal width is 0.2 mm, the clearance is 0.3 mm and the lead terminal pitch is 0.4 mm.
When the lead terminal width is 0.15 mm, the clearance is 0.25 mm, the lead terminal pitch is 0.3 mm, and when the lead terminal width is 0.1 mm, the clearance is 0.2 mm.
It seems to be mm. Therefore, when mounting the surface mount semiconductor device on the printed wiring board, there is a problem that the lead terminals are likely to be short-circuited due to solder particles or the like.
【０００４】また、リード端子と基板上のハンダ接続用
パターンとの位置ずれの許容量も極めて小さくなるの
で、半導体装置の基板への実装に高精度を要し、実装装
置のコストアップや生産性の低下等を招いている。Further, since the allowable amount of misalignment between the lead terminals and the solder connection pattern on the board is extremely small, high precision is required for mounting the semiconductor device on the board, and the cost and productivity of the mounting apparatus are increased. It is causing a decrease in
【０００５】本発明は、このような事情に鑑みてなされ
たものであって、基板へ実装する際のリード端子間の短
絡を減少させるとともに、位置ずれの許容量も大きくす
ることができる表面実装型半導体装置を提供することを
目的としている。The present invention has been made in view of the above circumstances, and it is possible to reduce a short circuit between lead terminals when mounting on a substrate and to increase a permissible amount of positional deviation. An object of the present invention is to provide a semiconductor device.
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。本発明に
係る表面実装型半導体装置は、パッケージ本体から導出
されたリード端子の、少なくともハンダ付け接続に利用
される先端部分の幅が、リード端子の所定の配列ピッチ
に対して２０〜３０％の範囲内に形成されたものであ
る。The present invention has the following constitution in order to achieve such an object. In the surface mount semiconductor device according to the present invention, the width of at least the tip portion of the lead terminal led out from the package body and used for soldering connection is 20 to 30% with respect to the predetermined arrangement pitch of the lead terminals. It is formed within the range.
【０００６】[0006]
【作用】本発明によれば、リード端子の幅が、リード端
子の所定の配列ピッチに対して２０〜３０％の範囲内に
形成されるので、リード端子間のクリアランスが比較的
大きくなり、ハンダ付け実装時のリード端子間の短絡が
抑制される。また、リード端子幅が比較的狭くなるの
で、その分、半導体装置の位置ずれの許容量が拡がり、
基板への実装を容易に行うことができる。According to the present invention, since the width of the lead terminals is formed within the range of 20 to 30% with respect to the predetermined arrangement pitch of the lead terminals, the clearance between the lead terminals becomes relatively large and the solder Short circuit between lead terminals during mounting is suppressed. In addition, since the lead terminal width is relatively narrow, the amount of misalignment of the semiconductor device can be increased accordingly.
It can be easily mounted on a substrate.
【０００７】[0007]
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は実施例に係るＱＦＰの外観斜視図であ
る。周知のように、エポキシ樹脂等で形成されたパッケ
ージ本体１内には、図示しない半導体素子が封止されて
いる。半導体素子の各電極は、パッケージ本体１内で各
リード端子２の先端部と金属細線によって電気接続され
ている。各リード端子２は、パッケージ本体１の各側面
から導出され、略Ｌの字状に屈曲形成されている。リー
ド端子２は、板厚が０．１〜０．１５ｍｍの鉄ニッケル
合金、コバール、銅合金等によって形成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is an external perspective view of a QFP according to an embodiment. As is well known, a semiconductor element (not shown) is sealed in the package body 1 made of epoxy resin or the like. Each electrode of the semiconductor element is electrically connected to the tip of each lead terminal 2 in the package body 1 by a thin metal wire. Each lead terminal 2 is led out from each side surface of the package body 1 and is bent and formed in a substantially L shape. The lead terminal 2 is made of iron-nickel alloy, Kovar, copper alloy or the like having a plate thickness of 0.1 to 0.15 mm.
【０００８】各リード端子２の幅Ｗは、リード端子２の
配列ピッチＰに対して、２０〜３０％の範囲内（図４に
示す斜線領域内）に形成されている。配列ピッチＰは、
例えば、ＥＩＡＪ等によって規格化された所定のピッチ
に設定される。リード端子２の配列ピッチを変更する
と、半導体装置部品のユーザー側において、基板のハン
ダ接続用パターンの変更を余儀無くされるので不都合だ
からである。The width W of each lead terminal 2 is formed within the range of 20 to 30% of the arrangement pitch P of the lead terminals 2 (in the shaded area shown in FIG. 4). The array pitch P is
For example, it is set to a predetermined pitch standardized by EIAJ or the like. This is because changing the arrangement pitch of the lead terminals 2 necessitates changing the solder connection pattern of the board on the user side of the semiconductor device component.
【０００９】リード端子２の幅Ｗを上記の範囲内に設定
すると、端子間のクリアランスが比較的広くなり、実装
時のハンダ粒等による端子間の短絡が減少する。また、
図２に示すように、リード端子２の側縁と、基板のハン
ダ付用接続パターン３の側縁との距離Ｌ1 が、鎖線で示
した従来のリード端子４の場合の距離Ｌ2 に比べて大き
くなるので、それだけ位置ずれの許容量が拡がる。When the width W of the lead terminal 2 is set within the above range, the clearance between the terminals becomes relatively wide, and short-circuiting between terminals due to solder particles during mounting is reduced. Also,
As shown in FIG. 2, the distance L 1 between the side edge of the lead terminal 2 and the side edge of the soldering connection pattern 3 of the board is larger than the distance L 2 in the case of the conventional lead terminal 4 shown by the chain line. As a result, the allowable amount of positional deviation is expanded accordingly.
【００１０】リード端子２の幅Ｗが、リード端子２の配
列ピッチＰの３０％を超える寸法であると、リード端子
間のクリアランスが狭くなり、実装時の端子間短絡が増
加し、また、実装時の半導体装置の位置ずれの許容量が
狭くなり、実装が困難になる。一方、リード端子２の幅
Ｗが、リード端子２の配列ピッチＰの２０％未満の寸法
であると、リード端子２の幅が狭くなりすぎ、リード端
子２の強度が低下し、また、リードフレームの加工上の
困難性が増すので不都合である。If the width W of the lead terminals 2 exceeds 30% of the arrangement pitch P of the lead terminals 2, the clearance between the lead terminals becomes narrower, the short circuit between the terminals at the time of mounting increases, and the mounting The allowable amount of misalignment of the semiconductor device at that time becomes narrow, and mounting becomes difficult. On the other hand, if the width W of the lead terminals 2 is less than 20% of the arrangement pitch P of the lead terminals 2, the width of the lead terminals 2 becomes too narrow, the strength of the lead terminals 2 decreases, and the lead frame This is inconvenient because it increases the difficulty in processing.
【００１１】以下に、リード端子ピッチＰ、リード端子
幅Ｗ、端子間クリアランスＣを上記範囲内で設定した実
施例を示す。なお、括弧内はＥＩＡＪが推奨値として規
定している従来例、単位はｍｍである。 ピッチＰ 端子幅Ｗ クリアランス 実施例１ ０．５ ０．１２５（０．２） ０．３５ （０．３） 実施例２ ０．４ ０．１ （０．１５） ０．３ （０．２５） 実施例３ ０．３ ０．０７５（０．１） ０．２２５（０．２） An embodiment in which the lead terminal pitch P, the lead terminal width W, and the terminal clearance C are set within the above range will be shown below. In the parentheses, the conventional example specified by EIAJ as a recommended value, the unit is mm. Pitch P Terminal width W Clearance Example 1 0.5 0.125 (0.2) 0.35 (0.3) Example 2 0.4 0.1 (0.15) 0.3 (0.25) Example 3 0.3 0.075 (0.1) 0.225 (0.2)
【００１２】図３は、本発明のその他の実施例を示した
部分斜視図である。本実施例の特徴は、ハンダ付けに利
用されるリード端子２の先端部分２ａの幅を、リード端
子２の所定の配列ピッチＰに対して２０〜３０％の範囲
内に設定し、リード端子２の根元部分２ｂは比較的幅広
に形成したことにある。本実施例によれば、端子間の短
絡防止および実装の容易化を図ることができるともに、
リード端子２の根元部分の強度が向上するので、リード
端子２を細くしたことによるリード曲がりを軽減するこ
とができる。FIG. 3 is a partial perspective view showing another embodiment of the present invention. The feature of the present embodiment is that the width of the tip portion 2a of the lead terminal 2 used for soldering is set within a range of 20 to 30% with respect to a predetermined arrangement pitch P of the lead terminals 2, The root portion 2b of the above is formed to be relatively wide. According to this embodiment, it is possible to prevent short circuits between terminals and facilitate mounting, and
Since the strength of the root portion of the lead terminal 2 is improved, it is possible to reduce the lead bending caused by making the lead terminal 2 thin.
【００１３】なお、上述した各実施例では、ＱＦＰを例
に採って説明したが、本発明は、例えば、パッケージ本
体の対向する２側面からリード端子が導出された表面実
装型半導体装置にも適用することができる。In each of the above-described embodiments, the QFP has been described as an example, but the present invention is also applied to, for example, a surface mount semiconductor device in which lead terminals are led out from two opposite side surfaces of the package body. can do.
【００１４】[0014]
【発明の効果】以上の説明から明らかなように、本発明
によれば、パッケージ本体から導出されるリード端子
を、その幅がリード端子の所定の配列ピッチに対して２
０〜３０％の範囲内になるように形成したがので、リー
ド端子間のクリアランスが比較的広くなり、実装時の端
子間の短絡を抑制することができるとともに、実装時の
位置ずれの許容量が拡がり、実装の容易化を図ることも
できる。As is apparent from the above description, according to the present invention, the lead terminals led out from the package body have a width of 2 with respect to a predetermined arrangement pitch of the lead terminals.
Since it is formed so as to fall within the range of 0 to 30%, the clearance between the lead terminals becomes relatively wide, and it is possible to suppress a short circuit between the terminals at the time of mounting, and the allowable amount of misalignment at the time of mounting. Can be expanded, and the mounting can be facilitated.
【図１】本発明の実施例に係る表面実装型半導体装置の
外観斜視図である。FIG. 1 is an external perspective view of a surface mount semiconductor device according to an embodiment of the present invention.
【図２】基板実装時の状態を示す部分平面図である。FIG. 2 is a partial plan view showing a state when mounted on a substrate.
【図３】その他の実施例を示す部分斜視図である。FIG. 3 is a partial perspective view showing another embodiment.
【図４】リード端子ピッチと端子幅との関係を示すグラ
フである。FIG. 4 is a graph showing the relationship between lead terminal pitch and terminal width.
１…パッケージ本体 ２…リード端子 Ｐ…リード端子の配列ピッチ Ｗ…リード端子の幅 Ｃ…リード端子間のクリアランス 1 ... Package body 2 ... Lead terminals P ... Lead terminal array pitch W ... Lead terminal width C ... Lead terminal clearance
Claims (1)
子の、少なくともハンダ付け接続に利用される先端部分
の幅が、リード端子の所定の配列ピッチに対して２０〜
３０％の範囲内に形成されていることを特徴とする表面
実装型半導体装置。1. The width of at least the tip portion of the lead terminals led out from the package body and used for soldering connection is 20 to 20 with respect to a predetermined arrangement pitch of the lead terminals.
A surface-mount type semiconductor device characterized by being formed within a range of 30%.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5047525A JPH06244346A (en) | 1993-02-12 | 1993-02-12 | Surface mounting-type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5047525A JPH06244346A (en) | 1993-02-12 | 1993-02-12 | Surface mounting-type semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244346A true JPH06244346A (en) | 1994-09-02 |
Family
ID=12777544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5047525A Pending JPH06244346A (en) | 1993-02-12 | 1993-02-12 | Surface mounting-type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244346A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107203075A (en) * | 2017-05-22 | 2017-09-26 | 京东方科技集团股份有限公司 | Touch display panel and liquid crystal display |
| CN111725151A (en) * | 2019-03-22 | 2020-09-29 | 三菱电机株式会社 | Power semiconductor device and method of manufacturing the same |
-
1993
- 1993-02-12 JP JP5047525A patent/JPH06244346A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107203075A (en) * | 2017-05-22 | 2017-09-26 | 京东方科技集团股份有限公司 | Touch display panel and liquid crystal display |
| CN107203075B (en) * | 2017-05-22 | 2020-02-07 | 京东方科技集团股份有限公司 | Touch display panel and liquid crystal display device |
| CN111725151A (en) * | 2019-03-22 | 2020-09-29 | 三菱电机株式会社 | Power semiconductor device and method of manufacturing the same |
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