JPH06244683A - リセット機能付ｄラッチ回路 - Google Patents
リセット機能付ｄラッチ回路Info
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- JPH06244683A JPH06244683A JP50A JP2545193A JPH06244683A JP H06244683 A JPH06244683 A JP H06244683A JP 50 A JP50 A JP 50A JP 2545193 A JP2545193 A JP 2545193A JP H06244683 A JPH06244683 A JP H06244683A
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Abstract
(57)【要約】
【目的】 クロストーク等に対するノイズマージンが厳
しく要求される装置にも使用することが可能なリセット
機能付Ｄラッチを提供する。 【構成】 シリーズゲート２段の差動型Ｄラッチの下段
に更に第３段めの一対の差動トランジスタを設け、その
一方のトランジスタのコレクタを差動型Ｄラッチの第２
段めのエミッタ結合点に接続し、他方のトランジスタの
コレクタを差動型Ｄラッチの一方の差動トランジスタ対
のコレクタに接続する。 【効果】 ＥＣＬ差動型リセット機能付きＤラッチ回路
が得られる。
しく要求される装置にも使用することが可能なリセット
機能付Ｄラッチを提供する。 【構成】 シリーズゲート２段の差動型Ｄラッチの下段
に更に第３段めの一対の差動トランジスタを設け、その
一方のトランジスタのコレクタを差動型Ｄラッチの第２
段めのエミッタ結合点に接続し、他方のトランジスタの
コレクタを差動型Ｄラッチの一方の差動トランジスタ対
のコレクタに接続する。 【効果】 ＥＣＬ差動型リセット機能付きＤラッチ回路
が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＬ（エミッタ結合
ロジック）型リセット付きＤラッチに関する。
ロジック）型リセット付きＤラッチに関する。
【０００２】
【従来の技術】従来のＥＣＬ回路を用いたＤラッチ回路
の例を図２を参照して説明する。同図において、Ｄラッ
チ回路はクロック信号Ｇが供給されるレベルシフト回路
５１、上記クロック信号Ｇにより電流切替動作を行う第
１の差動トランジスタ回路５２、データ信号Ｄが供給さ
れる第２の差動トランジスタ回路５３、第３の差動トラ
ンジスタ回路５４、第３の差動トランジスタ回路と共に
論理レベルを保持する正帰還回路５５、出力回路５６等
によって構成される。これ等の回路は接地電位と例えば
−５．２ボルトの負の定電圧源ＶEE、−２ボルトの負の
定電圧源ＶTT間に形成される。
の例を図２を参照して説明する。同図において、Ｄラッ
チ回路はクロック信号Ｇが供給されるレベルシフト回路
５１、上記クロック信号Ｇにより電流切替動作を行う第
１の差動トランジスタ回路５２、データ信号Ｄが供給さ
れる第２の差動トランジスタ回路５３、第３の差動トラ
ンジスタ回路５４、第３の差動トランジスタ回路と共に
論理レベルを保持する正帰還回路５５、出力回路５６等
によって構成される。これ等の回路は接地電位と例えば
−５．２ボルトの負の定電圧源ＶEE、−２ボルトの負の
定電圧源ＶTT間に形成される。
【０００３】レベルシフト回路５１は、互いに直列に接
続されたトランジスタＱ５１、ダイオードＤｉ及び抵抗
Ｒ５１からなり、トランジスタＱ５１のベースに供給さ
れるクロック信号Ｇを負電圧側にシフトする。第１の差
動トランジスタ回路５２は、各々のベースにシフトされ
たクロック信号Ｇ及び基準電圧ＶBB2 が夫々印加される
差動トランジスタ対Ｑ５２及びＱ５３、ベースに印加さ
れる制御電圧ＶCSに応じたエミッタ電流を両トランジス
タＱ５２及びＱ５３のエミッタに供給する電流源トラン
ジスタＱ５４、トランジスタＱ５４のエミッタに接続さ
れる抵抗５２からなる。第２の差動トランジスタ回路５
３は、トランジスタＱ５３を電流源トランジスタとし、
各々のベースにデータ信号Ｄ及び基準電圧ＶBB1 が夫々
印加される差動トランジスタ対Ｑ５５及びＱ５９からな
る。第３の差動トランジスタ回路５４は、トランジスタ
Ｑ５２を電流源トランジスタとする差動トランジスタ対
Ｑ５６及びＱ５７からなる。トランジスタＱ５７と並列
にベースにリセット信号が与えられるトランジスタＱ５
８が接続される。正帰還回路５５は、トランジスタＱ６
０及びＱ６１と、抵抗Ｒ５３〜Ｒ５９とからなり、差動
トランジスタ対Ｑ５６及びＱ５７と共に論理出力を保持
する正帰還ループを形成する。出力回路５６は、トラン
ジスタＱ６２及び抵抗Ｒ６０からなるエミッタフォロワ
で構成され、トランジスタＱ６２のエミッタがデータ出
力端子Ｑに接続される。
続されたトランジスタＱ５１、ダイオードＤｉ及び抵抗
Ｒ５１からなり、トランジスタＱ５１のベースに供給さ
れるクロック信号Ｇを負電圧側にシフトする。第１の差
動トランジスタ回路５２は、各々のベースにシフトされ
たクロック信号Ｇ及び基準電圧ＶBB2 が夫々印加される
差動トランジスタ対Ｑ５２及びＱ５３、ベースに印加さ
れる制御電圧ＶCSに応じたエミッタ電流を両トランジス
タＱ５２及びＱ５３のエミッタに供給する電流源トラン
ジスタＱ５４、トランジスタＱ５４のエミッタに接続さ
れる抵抗５２からなる。第２の差動トランジスタ回路５
３は、トランジスタＱ５３を電流源トランジスタとし、
各々のベースにデータ信号Ｄ及び基準電圧ＶBB1 が夫々
印加される差動トランジスタ対Ｑ５５及びＱ５９からな
る。第３の差動トランジスタ回路５４は、トランジスタ
Ｑ５２を電流源トランジスタとする差動トランジスタ対
Ｑ５６及びＱ５７からなる。トランジスタＱ５７と並列
にベースにリセット信号が与えられるトランジスタＱ５
８が接続される。正帰還回路５５は、トランジスタＱ６
０及びＱ６１と、抵抗Ｒ５３〜Ｒ５９とからなり、差動
トランジスタ対Ｑ５６及びＱ５７と共に論理出力を保持
する正帰還ループを形成する。出力回路５６は、トラン
ジスタＱ６２及び抵抗Ｒ６０からなるエミッタフォロワ
で構成され、トランジスタＱ６２のエミッタがデータ出
力端子Ｑに接続される。
【０００４】次に、回路の動作について説明する。ＥＣ
Ｌ回路ではエミッタを共通にするトランジスタを非飽和
領域で用いるが説明の便宜上、トランジスタについて
「オン」、「オフ」の表現を用いる。上記構成におい
て、クロック端子Ｇにデータがラッチ回路に取込まれる
クロック信号のスルー期間を表す「Ｌ」レベルが印加さ
れると、トランジスタＱ５２がオフ、トランジスタＱ５
３がオンになり、差動トランジスタ回路５３が活性化さ
れる。この状態で、データ信号Ｄの「Ｌ」レベルが入力
端子Ｄに供給されると、トランジスタＱ５５はオフ、ト
ランジスタＱ５９はオンになり、トランジスタＱ５９の
コレクタは「Ｌ」レベルになる。従って、トランジスタ
Ｑ６１及び６２の各ベース電位は「Ｌ」レベルとなり、
トランジスタＱ６２はオフとなってＱ出力端子には
「Ｌ」レベルが出力される。
Ｌ回路ではエミッタを共通にするトランジスタを非飽和
領域で用いるが説明の便宜上、トランジスタについて
「オン」、「オフ」の表現を用いる。上記構成におい
て、クロック端子Ｇにデータがラッチ回路に取込まれる
クロック信号のスルー期間を表す「Ｌ」レベルが印加さ
れると、トランジスタＱ５２がオフ、トランジスタＱ５
３がオンになり、差動トランジスタ回路５３が活性化さ
れる。この状態で、データ信号Ｄの「Ｌ」レベルが入力
端子Ｄに供給されると、トランジスタＱ５５はオフ、ト
ランジスタＱ５９はオンになり、トランジスタＱ５９の
コレクタは「Ｌ」レベルになる。従って、トランジスタ
Ｑ６１及び６２の各ベース電位は「Ｌ」レベルとなり、
トランジスタＱ６２はオフとなってＱ出力端子には
「Ｌ」レベルが出力される。
【０００５】また、データ信号Ｄの「Ｈ」レベルが入力
端子Ｄに供給されると、トランジスタＱ５５はオン、ト
ランジスタＱ５９はオフになり、トランジスタＱ５９の
コレクタは「Ｈ」レベルになる。従って、トランジスタ
Ｑ６１及び６２の各ベース電位は「Ｈ」レベルとなり、
トランジスタＱ６２はオンとなってＱ出力端子には
「Ｈ」レベルが出力される。
端子Ｄに供給されると、トランジスタＱ５５はオン、ト
ランジスタＱ５９はオフになり、トランジスタＱ５９の
コレクタは「Ｈ」レベルになる。従って、トランジスタ
Ｑ６１及び６２の各ベース電位は「Ｈ」レベルとなり、
トランジスタＱ６２はオンとなってＱ出力端子には
「Ｈ」レベルが出力される。
【０００６】なお、このスルーモードでは、電流源トラ
ンジスタＱ５２がオフであり、これに接続されるトラン
ジスタＱ５８は動作しない。従って、リセット信号Ｒが
トランジスタＱ５８に与えられても、出力Ｑのリセット
動作は行われない。このようにして、クロック端子Ｇに
「Ｌ」レベルが供給されている場合には、データ信号Ｄ
の「Ｈ」あるいは「Ｌ」レベルがＱ出力端子に出力され
る。
ンジスタＱ５２がオフであり、これに接続されるトラン
ジスタＱ５８は動作しない。従って、リセット信号Ｒが
トランジスタＱ５８に与えられても、出力Ｑのリセット
動作は行われない。このようにして、クロック端子Ｇに
「Ｌ」レベルが供給されている場合には、データ信号Ｄ
の「Ｈ」あるいは「Ｌ」レベルがＱ出力端子に出力され
る。
【０００７】これに対し、クロック端子Ｇにラッチ回路
がデータを保持すべきホールド期間を表す「Ｈ」レベル
が印加されると、トランジスタＱ５２がオン、トランジ
スタＱ５３がオフになり、差動トランジスタ回路５３が
非活性化、差動トランジスタ回路５４が活性化される。
このクロック信号Ｇが「Ｈ」レベルに立上ったとき、ト
ランジスタＱ６２のベースに「Ｌ」レベル（論理出力Ｑ
はＬ）が保持されていると、正帰還回路５５のトランジ
スタＱ６１がオフ→ベースが抵抗Ｒ５４によって略負電
圧ＶEEにバイアスされてトランジスタＱ５６がオフ→ト
ランジスタＱ６０がオン→トランジスタＱ５７がオン、
となって正帰還ループが形成されてトランジスタＱ５７
のコレクタ（トランジスタＱ６２のベース）電位が
「Ｌ」レベルに保持される。
がデータを保持すべきホールド期間を表す「Ｈ」レベル
が印加されると、トランジスタＱ５２がオン、トランジ
スタＱ５３がオフになり、差動トランジスタ回路５３が
非活性化、差動トランジスタ回路５４が活性化される。
このクロック信号Ｇが「Ｈ」レベルに立上ったとき、ト
ランジスタＱ６２のベースに「Ｌ」レベル（論理出力Ｑ
はＬ）が保持されていると、正帰還回路５５のトランジ
スタＱ６１がオフ→ベースが抵抗Ｒ５４によって略負電
圧ＶEEにバイアスされてトランジスタＱ５６がオフ→ト
ランジスタＱ６０がオン→トランジスタＱ５７がオン、
となって正帰還ループが形成されてトランジスタＱ５７
のコレクタ（トランジスタＱ６２のベース）電位が
「Ｌ」レベルに保持される。
【０００８】同様に、このクロック信号Ｇが「Ｈ」レベ
ルに立上ったとき、トランジスタＱ６２のベースに
「Ｈ」レベル（論理出力ＱはＨ）が保持されていると、
正帰還回路５５のトランジスタＱ６１がオン→ベースが
順バイアスされてトランジスタＱ５６がオン→トランジ
スタＱ６０がオフ→トランジスタＱ５７がオフ、となっ
て正帰還ループが形成されてトランジスタＱ５７のコレ
クタ（トランジスタＱ６２のベース）電位が「Ｈ」レベ
ルに保持される。
ルに立上ったとき、トランジスタＱ６２のベースに
「Ｈ」レベル（論理出力ＱはＨ）が保持されていると、
正帰還回路５５のトランジスタＱ６１がオン→ベースが
順バイアスされてトランジスタＱ５６がオン→トランジ
スタＱ６０がオフ→トランジスタＱ５７がオフ、となっ
て正帰還ループが形成されてトランジスタＱ５７のコレ
クタ（トランジスタＱ６２のベース）電位が「Ｈ」レベ
ルに保持される。
【０００９】クロック信号Ｇが「Ｈ」レベルで、差動ト
ランジスタ回路５４がトランジスタＱ５２によって活性
化されているときに、リセット信号ＲがトランジスタＱ
５８のベースに与えられるとトランジスタＱ５８はオン
になる。これにより、トランジスタＱ６２のベースが
「Ｌ」レベルに引込まれ、トランジスタＱ６２はオフに
なり、出力端子Ｑにはリセット状態である「Ｌ」レベル
が出力される。また、正帰還回路のトランジスタＱ６１
のベースが「Ｌ」レベルに引込まれ、トランジスタＱ５
６オフ→トランジスタＱ６０オン→トランジスタＱ５７
オン→トランジスタＱ６２のベースが「Ｌ」レベル、と
いうルートで保持される。この結果、上述したＥＣＬ回
路はＤラッチとして機能する。
ランジスタ回路５４がトランジスタＱ５２によって活性
化されているときに、リセット信号ＲがトランジスタＱ
５８のベースに与えられるとトランジスタＱ５８はオン
になる。これにより、トランジスタＱ６２のベースが
「Ｌ」レベルに引込まれ、トランジスタＱ６２はオフに
なり、出力端子Ｑにはリセット状態である「Ｌ」レベル
が出力される。また、正帰還回路のトランジスタＱ６１
のベースが「Ｌ」レベルに引込まれ、トランジスタＱ５
６オフ→トランジスタＱ６０オン→トランジスタＱ５７
オン→トランジスタＱ６２のベースが「Ｌ」レベル、と
いうルートで保持される。この結果、上述したＥＣＬ回
路はＤラッチとして機能する。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
シングルエンド型のリセット付Ｄラッチでは、ノイズマ
ージンが基準電圧（例えば、ＶBB1 、ＶBB2 ）と、入力
信号（例えば、データ信号Ｄ、クロック信号Ｇ）の
「Ｈ」レベルあるいは「Ｌ」レベルとの差であるため、
小信号振幅で高速動作を図るＥＣＬ回路ではノイズマー
ジンの確保が難しい。
シングルエンド型のリセット付Ｄラッチでは、ノイズマ
ージンが基準電圧（例えば、ＶBB1 、ＶBB2 ）と、入力
信号（例えば、データ信号Ｄ、クロック信号Ｇ）の
「Ｈ」レベルあるいは「Ｌ」レベルとの差であるため、
小信号振幅で高速動作を図るＥＣＬ回路ではノイズマー
ジンの確保が難しい。
【００１１】よって、本発明はクロストーク等に対する
ノイズマージンが厳しく要求される装置にも使用するこ
とが可能なリセット機能付Ｄラッチを提供することを目
的とする。
ノイズマージンが厳しく要求される装置にも使用するこ
とが可能なリセット機能付Ｄラッチを提供することを目
的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明のリセット機能付Ｄラッチ回路は、第１の平
衡信号が差動入力端子に供給される第１差動トランジス
タ対と、差動出力端子が上記第１差動トランジスタ対の
差動出力端子に同極性で接続される第２差動トランジス
タ対と、２つのベースが上記第２差動トランジスタ対の
差動出力端子に夫々接続され、２つのエミッタが夫々上
記第２差動トランジスタ対の差動入力端子に正帰還する
ように接続される一対のエミッタフォロワトランジスタ
と、第２の平衡信号に応答して上記第１及び第２差動ト
ランジスタ対のうちいずれか一方にエミッタ電流を供給
する第３差動トランジスタ対と、第３の平衡信号に応答
して上記第３差動トランジスタ対のエミッタ及び上記第
２差動トランジスタのコレクタのうちいずれか一方を所
定電位に引込む第４差動トランジスタ対と、を備えるこ
とを特徴とする。
め、本発明のリセット機能付Ｄラッチ回路は、第１の平
衡信号が差動入力端子に供給される第１差動トランジス
タ対と、差動出力端子が上記第１差動トランジスタ対の
差動出力端子に同極性で接続される第２差動トランジス
タ対と、２つのベースが上記第２差動トランジスタ対の
差動出力端子に夫々接続され、２つのエミッタが夫々上
記第２差動トランジスタ対の差動入力端子に正帰還する
ように接続される一対のエミッタフォロワトランジスタ
と、第２の平衡信号に応答して上記第１及び第２差動ト
ランジスタ対のうちいずれか一方にエミッタ電流を供給
する第３差動トランジスタ対と、第３の平衡信号に応答
して上記第３差動トランジスタ対のエミッタ及び上記第
２差動トランジスタのコレクタのうちいずれか一方を所
定電位に引込む第４差動トランジスタ対と、を備えるこ
とを特徴とする。
【００１３】
【作用】シリーズゲート２段の差動型Ｄラッチの下段に
更に第３段めの一対の差動トランジスタを設け、その一
方のトランジスタのコレクタを差動型Ｄラッチの第２段
めのエミッタ結合点に接続し、他方のトランジスタのコ
レクタを差動型Ｄラッチの一方の差動トランジスタ対の
コレクタに接続する。このような、シリーズゲート３段
構成とし、追加した差動トランジスタ対をリセット信号
で駆動するこにより、Ｄラッチのリセット機能を実現す
ることが可能となる。
更に第３段めの一対の差動トランジスタを設け、その一
方のトランジスタのコレクタを差動型Ｄラッチの第２段
めのエミッタ結合点に接続し、他方のトランジスタのコ
レクタを差動型Ｄラッチの一方の差動トランジスタ対の
コレクタに接続する。このような、シリーズゲート３段
構成とし、追加した差動トランジスタ対をリセット信号
で駆動するこにより、Ｄラッチのリセット機能を実現す
ることが可能となる。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、実施例にかかるＤラッチ回路を示
しており、大別して、トランジスタＱ１〜Ｑ８及び抵抗
Ｒ１〜Ｒ４によって形成されるレベルシフト回路１、ト
ランジスタＱ９〜Ｑ１７及び抵抗Ｒ５〜Ｒ８によって構
成されるＥＣＬ論理回路２、トランジスタＱ１８〜Ｑ１
９及び抵抗Ｒ９〜Ｒ１０によって形成される出力回路３
の３つに分けられる。レベルシフト回路１及びＥＣＬ論
理回路２は、接地電位と例えば−５．２ボルトの負の定
電圧源ＶEE間に形成される。出力回路３は、接地電位と
ＶEEよりも値の低い例えば−２ボルトの負の定電圧源Ｖ
TT間に形成される。
て説明する。図１は、実施例にかかるＤラッチ回路を示
しており、大別して、トランジスタＱ１〜Ｑ８及び抵抗
Ｒ１〜Ｒ４によって形成されるレベルシフト回路１、ト
ランジスタＱ９〜Ｑ１７及び抵抗Ｒ５〜Ｒ８によって構
成されるＥＣＬ論理回路２、トランジスタＱ１８〜Ｑ１
９及び抵抗Ｒ９〜Ｒ１０によって形成される出力回路３
の３つに分けられる。レベルシフト回路１及びＥＣＬ論
理回路２は、接地電位と例えば−５．２ボルトの負の定
電圧源ＶEE間に形成される。出力回路３は、接地電位と
ＶEEよりも値の低い例えば−２ボルトの負の定電圧源Ｖ
TT間に形成される。
【００１５】ＥＣＬ論理回路２は電源間に平衡型差動回
路を３段縦列に接続して構成され、４組の差動トランジ
スタ対が用いられている。第１段には差動トランジスタ
対Ｑ９及びＱ１０，差動トランジスタ対Ｑ１１及びＱ１
２、第２段には差動トランジスタ対Ｑ１３及びＱ１４、
第３段には差動トランジスタ対Ｑ１５及びＱ１６が配置
される。トランジスタＱ９のコレクタは抵抗Ｒ６及びＲ
７を介して接地電位に接続される。トランジスタＱ１２
のコレクタは抵抗Ｒ８及びＲ７を介して接地電位に接続
される。トランジスタＱ９及びＱ１１の各コレクタは出
力回路３のトランジスタＱ１８のベースに接続される。
トランジスタＱ１０及びＱ１２の各コレクタは出力回路
３のトランジスタＱ１９のベースに接続される。トラン
ジスタＱ１８及びＱ１９の各コレクタは共に接地に接続
され、各エミッタは夫々抵抗Ｒ９及びＲ１０を介して電
源ＶTTに接続される。トランジスタＱ１８及びＱ１９の
各エミッタは夫々データ出力端子ＱＮ及びＱに接続され
る。出力端子ＱＮ及びＱには相補的な論理出力が得られ
る。また、トランジスタＱ１８及びＱ１９の各エミッタ
は夫々差動トランジスタ対Ｑ１１及びＱ１２のベースに
接続される。差動トランジスタ対Ｑ１１及びＱ１２、ト
ランジスタＱ１８及びＱ１９は２つの相補的な論理出力
を保持する正帰還ループを形成する。
路を３段縦列に接続して構成され、４組の差動トランジ
スタ対が用いられている。第１段には差動トランジスタ
対Ｑ９及びＱ１０，差動トランジスタ対Ｑ１１及びＱ１
２、第２段には差動トランジスタ対Ｑ１３及びＱ１４、
第３段には差動トランジスタ対Ｑ１５及びＱ１６が配置
される。トランジスタＱ９のコレクタは抵抗Ｒ６及びＲ
７を介して接地電位に接続される。トランジスタＱ１２
のコレクタは抵抗Ｒ８及びＲ７を介して接地電位に接続
される。トランジスタＱ９及びＱ１１の各コレクタは出
力回路３のトランジスタＱ１８のベースに接続される。
トランジスタＱ１０及びＱ１２の各コレクタは出力回路
３のトランジスタＱ１９のベースに接続される。トラン
ジスタＱ１８及びＱ１９の各コレクタは共に接地に接続
され、各エミッタは夫々抵抗Ｒ９及びＲ１０を介して電
源ＶTTに接続される。トランジスタＱ１８及びＱ１９の
各エミッタは夫々データ出力端子ＱＮ及びＱに接続され
る。出力端子ＱＮ及びＱには相補的な論理出力が得られ
る。また、トランジスタＱ１８及びＱ１９の各エミッタ
は夫々差動トランジスタ対Ｑ１１及びＱ１２のベースに
接続される。差動トランジスタ対Ｑ１１及びＱ１２、ト
ランジスタＱ１８及びＱ１９は２つの相補的な論理出力
を保持する正帰還ループを形成する。
【００１６】差動トランジスタ対Ｑ９及びＱ１０の各エ
ミッタはトランジスタＱ１３のコレクタに接続される。
差動トランジスタ対Ｑ１１及びＱ１２の各エミッタはト
ランジスタＱ１４のコレクタに接続される。差動トラン
ジスタ対Ｑ１３及びＱ１４の各エミッタはトランジスタ
Ｑ１５のコレクタに接続される。トランジスタＱ１６の
コレクタは、トランジスタＱ１２のコレクタ（従って、
トランジスタＱ１０コレクタ、Ｑ１９のベース）に接続
される。差動トランジスタ対Ｑ１５及びＱ１６の各エミ
ッタは、ベースへの印加電圧Ｖcsによって出力電流を設
定する定電流源トランジスタＱ１７及び抵抗Ｒ５を介し
て電源ＶEEに接続される。
ミッタはトランジスタＱ１３のコレクタに接続される。
差動トランジスタ対Ｑ１１及びＱ１２の各エミッタはト
ランジスタＱ１４のコレクタに接続される。差動トラン
ジスタ対Ｑ１３及びＱ１４の各エミッタはトランジスタ
Ｑ１５のコレクタに接続される。トランジスタＱ１６の
コレクタは、トランジスタＱ１２のコレクタ（従って、
トランジスタＱ１０コレクタ、Ｑ１９のベース）に接続
される。差動トランジスタ対Ｑ１５及びＱ１６の各エミ
ッタは、ベースへの印加電圧Ｖcsによって出力電流を設
定する定電流源トランジスタＱ１７及び抵抗Ｒ５を介し
て電源ＶEEに接続される。
【００１７】図示しない前段からの平衡出力であるデー
タ信号が供給されるデータ入力端子Ｄ及びＤＮは夫々差
動トランジスタ対Ｑ９及びＱ１０の各ベースに接続され
る。
タ信号が供給されるデータ入力端子Ｄ及びＤＮは夫々差
動トランジスタ対Ｑ９及びＱ１０の各ベースに接続され
る。
【００１８】前段からの平衡出力であるクロック信号及
びリセット信号はレベルシフト回路１を介してＥＣＬ論
理回路２に供給される。差動トランジスタを三段縦続接
続したＥＣＬ論理回路２に対応して供給信号にバイアス
を与えるレベルシフト回路１は４つの直列な回路によっ
て構成される。第１の直列回路は互いに直列に接続され
たトランジスタＱ１、抵抗Ｒ１及びダイオードＱ２から
なり、クロック端子Ｇに供給される正クロック信号をト
ランジスタＱ１によって一段分レベルシフトしてトラン
ジスタＱ１３のゲートに与える。第２の直列回路は互い
に直列に接続されたトランジスタＱ３、抵抗Ｒ２及びダ
イオードＱ４からなり、クロック端子ＧＮに供給される
負クロック信号をトランジスタＱ３によって一段分レベ
ルシフトしてトランジスタＱ１４のゲートに与える。第
３の直列回路は互いに直列に接続されたトランジスタＱ
５、ダイオードＱ６及び抵抗Ｒ３からなり、リセット端
子ＲＮに供給される負リセット信号をトランジスタＱ５
及びダイオードＱ６によって二段分レベルシフトしてト
ランジスタＱ１５のゲートに与える。第４の直列回路は
互いに直列に接続されたトランジスタＱ７、ダイオード
Ｑ８及び抵抗Ｒ４からなり、リセット端子Ｒに供給され
る正リセット信号をトランジスタＱ７及びダイオードＱ
８によって二段分レベルシフトしてトランジスタＱ１６
のゲートに与える。
びリセット信号はレベルシフト回路１を介してＥＣＬ論
理回路２に供給される。差動トランジスタを三段縦続接
続したＥＣＬ論理回路２に対応して供給信号にバイアス
を与えるレベルシフト回路１は４つの直列な回路によっ
て構成される。第１の直列回路は互いに直列に接続され
たトランジスタＱ１、抵抗Ｒ１及びダイオードＱ２から
なり、クロック端子Ｇに供給される正クロック信号をト
ランジスタＱ１によって一段分レベルシフトしてトラン
ジスタＱ１３のゲートに与える。第２の直列回路は互い
に直列に接続されたトランジスタＱ３、抵抗Ｒ２及びダ
イオードＱ４からなり、クロック端子ＧＮに供給される
負クロック信号をトランジスタＱ３によって一段分レベ
ルシフトしてトランジスタＱ１４のゲートに与える。第
３の直列回路は互いに直列に接続されたトランジスタＱ
５、ダイオードＱ６及び抵抗Ｒ３からなり、リセット端
子ＲＮに供給される負リセット信号をトランジスタＱ５
及びダイオードＱ６によって二段分レベルシフトしてト
ランジスタＱ１５のゲートに与える。第４の直列回路は
互いに直列に接続されたトランジスタＱ７、ダイオード
Ｑ８及び抵抗Ｒ４からなり、リセット端子Ｒに供給され
る正リセット信号をトランジスタＱ７及びダイオードＱ
８によって二段分レベルシフトしてトランジスタＱ１６
のゲートに与える。
【００１９】かかる構成において、 (1) リセット指令が存在せず（トランジスタＱ１５オ
ン、同Ｑ１６オフ）、クロック信号の状態がスルーモー
ドになると、トランジスタＱ１３はオン、トランジスタ
Ｑ１４はオフとなる。トランジスタＱ１３のオンによ
り、差動トランジスタ対Ｑ９及びＱ１０がアクティブに
なり、トランジスタＱ１４のオフにより差動トランジス
タ対Ｑ１１及びＱ１２が非アクティブになり正帰還ルー
プは遮断される。従って、データ信号の論理レベルがト
ランジスタ対Ｑ９及びＱ１０、トランジスタＱ１８及び
Ｑ１９を経由して出力端子ＱＮ及びＱに転送される。
ン、同Ｑ１６オフ）、クロック信号の状態がスルーモー
ドになると、トランジスタＱ１３はオン、トランジスタ
Ｑ１４はオフとなる。トランジスタＱ１３のオンによ
り、差動トランジスタ対Ｑ９及びＱ１０がアクティブに
なり、トランジスタＱ１４のオフにより差動トランジス
タ対Ｑ１１及びＱ１２が非アクティブになり正帰還ルー
プは遮断される。従って、データ信号の論理レベルがト
ランジスタ対Ｑ９及びＱ１０、トランジスタＱ１８及び
Ｑ１９を経由して出力端子ＱＮ及びＱに転送される。
【００２０】(2) リセット指令が存在せず（トランジス
タＱ１５オン、同Ｑ１６オフ）、クロックがホールドモ
ードになると、トランジスタＱ１３はオフ、トランジス
タＱ１４はオンとなる。トランジスタＱ１３のオフによ
り、差動トランジスタ対Ｑ９及びＱ１０が非アクティブ
になり、トランジスタＱ１４のオンにより差動トランジ
スタ対Ｑ１１及びＱ１２がアクティブになり正帰還ルー
プが形成される。従って、データ信号の取込みは中止さ
れ、出力端子ＱＮ及びＱに出力されている論理レベルが
トランジスタＱ１１，Ｑ１２，Ｑ１８及びＱ１９によっ
てそのまま保持される。
タＱ１５オン、同Ｑ１６オフ）、クロックがホールドモ
ードになると、トランジスタＱ１３はオフ、トランジス
タＱ１４はオンとなる。トランジスタＱ１３のオフによ
り、差動トランジスタ対Ｑ９及びＱ１０が非アクティブ
になり、トランジスタＱ１４のオンにより差動トランジ
スタ対Ｑ１１及びＱ１２がアクティブになり正帰還ルー
プが形成される。従って、データ信号の取込みは中止さ
れ、出力端子ＱＮ及びＱに出力されている論理レベルが
トランジスタＱ１１，Ｑ１２，Ｑ１８及びＱ１９によっ
てそのまま保持される。
【００２１】(3) リセット指令が発せられると（Ｒ；
Ｈ，ＲＮ；Ｌ）、トランジスタＱ１５はオフ、トランジ
スタＱ１６はオンとなる。トランジスタＱ１５のオフに
よってトランジスタＱ１３及びＱ１４は共にオフとな
り、データ信号の取込みは行われず、正帰還ループも遮
断される。また、トランジスタＱ１６のオンにより、ト
ランジスタＱ１９のベースは強制的に低レベルに設定さ
れ、トランジスタＱ１９はオフとなってクロック信号の
状態に拘らず出力端子Ｑは「Ｌ」レベルに設定される。
Ｈ，ＲＮ；Ｌ）、トランジスタＱ１５はオフ、トランジ
スタＱ１６はオンとなる。トランジスタＱ１５のオフに
よってトランジスタＱ１３及びＱ１４は共にオフとな
り、データ信号の取込みは行われず、正帰還ループも遮
断される。また、トランジスタＱ１６のオンにより、ト
ランジスタＱ１９のベースは強制的に低レベルに設定さ
れ、トランジスタＱ１９はオフとなってクロック信号の
状態に拘らず出力端子Ｑは「Ｌ」レベルに設定される。
【００２２】(4) リセット指令が終了すると（Ｒ；Ｌ，
ＲＮ；Ｈ）、出力端子Ｑが「Ｌ」レベルの状態から上述
した動作(1),(2) を繰り返す。
ＲＮ；Ｈ）、出力端子Ｑが「Ｌ」レベルの状態から上述
した動作(1),(2) を繰り返す。
【００２３】この回路の動作はクロック信号Ｇの立下り
あるいはクロック信号ＧＮの立上りで供給されるデータ
信号をラッチするＤラッチである。
あるいはクロック信号ＧＮの立上りで供給されるデータ
信号をラッチするＤラッチである。
【００２４】なお、上述のＤラッチ回路は、バイポーラ
トランジスタのみならず、絶縁ゲート型トランジスタ等
によって構成することも可能であり、図示の実施例に限
定されない。
トランジスタのみならず、絶縁ゲート型トランジスタ等
によって構成することも可能であり、図示の実施例に限
定されない。
【００２５】
【発明の効果】以上説明したように、本発明の差動型Ｄ
ラッチ回路はシリーズゲートを３段にする構成としてい
るので、Ｄラッチにリセット機能を付すことが可能とな
り、しかもリセット機能を付すために消費電力を大幅に
増やすこともない。また、ラッチの論理回路部分が全差
動型の回路構成であるため、平衡信号の論理入力及び出
力が得られ、クロストーク等のノイズに対する余裕が大
きく、回路動作の高速化のための論理振幅の圧縮に適す
る。更に、従来のシングル型の論理振幅と同じ振幅にし
た場合はよりノイズに対する余裕が大きい。
ラッチ回路はシリーズゲートを３段にする構成としてい
るので、Ｄラッチにリセット機能を付すことが可能とな
り、しかもリセット機能を付すために消費電力を大幅に
増やすこともない。また、ラッチの論理回路部分が全差
動型の回路構成であるため、平衡信号の論理入力及び出
力が得られ、クロストーク等のノイズに対する余裕が大
きく、回路動作の高速化のための論理振幅の圧縮に適す
る。更に、従来のシングル型の論理振幅と同じ振幅にし
た場合はよりノイズに対する余裕が大きい。
【図１】本発明の実施例を示す回路図である。
【図２】従来例を示す回路図である。
１ レベルシフト回路１ ２ ＥＣＬ論理回路 ３ 出力回路
Claims (1)
- 【請求項１】第１の平衡信号が差動入力端子に供給され
る第１差動トランジスタ対と、 差動出力端子が前記第１差動トランジスタ対の差動出力
端子に同極性で接続される第２差動トランジスタ対と、 ２つのベースが前記第２差動トランジスタ対の差動出力
端子に夫々接続され、２つのエミッタが夫々前記第２差
動トランジスタ対の差動入力端子に正帰還するように接
続される一対のエミッタフォロワトランジスタと、 第２の平衡信号に応答して前記第１及び第２差動トラン
ジスタ対のうちいずれか一方にエミッタ電流を供給する
第３差動トランジスタ対と、 第３の平衡信号に応答して前記第３差動トランジスタ対
のエミッタ及び前記第２差動トランジスタのコレクタの
うちいずれか一方を所定電位に引込む第４差動トランジ
スタ対と、 を備えることを特徴とするリセット機能付Ｄラッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02545193A JP3315747B2 (ja) | 1993-02-15 | 1993-02-15 | リセット機能付ｄラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02545193A JP3315747B2 (ja) | 1993-02-15 | 1993-02-15 | リセット機能付ｄラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244683A true JPH06244683A (ja) | 1994-09-02 |
| JP3315747B2 JP3315747B2 (ja) | 2002-08-19 |
Family
ID=12166390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02545193A Expired - Fee Related JP3315747B2 (ja) | 1993-02-15 | 1993-02-15 | リセット機能付ｄラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3315747B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997047088A1 (fr) * | 1996-06-04 | 1997-12-11 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
| JP2008079002A (ja) * | 2006-09-21 | 2008-04-03 | Yokogawa Electric Corp | Ｄフリップフロップ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190680A (ja) * | 1982-04-30 | 1983-11-07 | 日本酸素株式会社 | 空気液化分離方法 |
| JPH02501850A (ja) * | 1986-12-24 | 1990-06-21 | エリクソン、ドナルド・シー | 極低温空気分離用の空気の部分的膨張による冷凍 |
-
1993
- 1993-02-15 JP JP02545193A patent/JP3315747B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190680A (ja) * | 1982-04-30 | 1983-11-07 | 日本酸素株式会社 | 空気液化分離方法 |
| JPH02501850A (ja) * | 1986-12-24 | 1990-06-21 | エリクソン、ドナルド・シー | 極低温空気分離用の空気の部分的膨張による冷凍 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997047088A1 (fr) * | 1996-06-04 | 1997-12-11 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
| JP2008079002A (ja) * | 2006-09-21 | 2008-04-03 | Yokogawa Electric Corp | Ｄフリップフロップ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3315747B2 (ja) | 2002-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |