JPH06244711A - Ｅｃｌ回路を駆動する低電圧スイング出力ｍｏｓ回路 - Google Patents
Ｅｃｌ回路を駆動する低電圧スイング出力ｍｏｓ回路Info
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- JPH06244711A JPH06244711A JP4244408A JP24440892A JPH06244711A JP H06244711 A JPH06244711 A JP H06244711A JP 4244408 A JP4244408 A JP 4244408A JP 24440892 A JP24440892 A JP 24440892A JP H06244711 A JPH06244711 A JP H06244711A
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- 238000004519 manufacturing process Methods 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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Abstract
(57)【要約】 （修正有）
【目的】 弱いものと強いものの両方のＭＯＳトランジ
スタに対し強力な差出力信号を維持しながら駆動される
ＥＣＬ回路要素を飽和することを回避する。 【構成】 トランジスタＱ１及びＱ４か、又はトランジ
スタＱ２及びＱ３の何れかがある与えられた時間におい
て導通状態にある。終端抵抗がＲ１が第一伝送線Ｔ１及
び第二伝送線Ｔ２へ結合されており、第一及び第二伝送
線上での信号の反射を防止している。第一及び第二伝送
線上の信号はＥＣＬ回路要素８４におけるゲートを駆動
するために使用される。ソース抵抗ＲＳが第一電圧ノー
ド１００と電圧源ＶＳＳとの間に結合されている。この
ソース抵抗は、第一及び第二出力ノード１２８，１４２
を横断して強い差信号を維持しながら、第一及び第二出
力ノードにおける電圧が駆動されるＥＣＬゲートの飽和
値を超えることがないことを確保している。
スタに対し強力な差出力信号を維持しながら駆動される
ＥＣＬ回路要素を飽和することを回避する。 【構成】 トランジスタＱ１及びＱ４か、又はトランジ
スタＱ２及びＱ３の何れかがある与えられた時間におい
て導通状態にある。終端抵抗がＲ１が第一伝送線Ｔ１及
び第二伝送線Ｔ２へ結合されており、第一及び第二伝送
線上での信号の反射を防止している。第一及び第二伝送
線上の信号はＥＣＬ回路要素８４におけるゲートを駆動
するために使用される。ソース抵抗ＲＳが第一電圧ノー
ド１００と電圧源ＶＳＳとの間に結合されている。この
ソース抵抗は、第一及び第二出力ノード１２８，１４２
を横断して強い差信号を維持しながら、第一及び第二出
力ノードにおける電圧が駆動されるＥＣＬゲートの飽和
値を超えることがないことを確保している。
Description
【０００１】
【産業上の利用分野】本発明は、大略、電子回路に関す
るものであって、更に詳細には、ＥＣＬ回路を駆動する
ＭＯＳ回路に関するものである。
るものであって、更に詳細には、ＥＣＬ回路を駆動する
ＭＯＳ回路に関するものである。
【０００２】
【従来の技術】図１は、従来のコンピュータシステム１
０の一部を示したブロック図である。コンピュータシス
テム１０は、命令及びデータを処理するための中央処理
装置（ＣＰＵ）１４と、ＣＰＵ１４による高速アクセス
のために数頁のデータを格納するキャッシュメモリ１８
と、キャッシュメモリ１８からの浮動小数点データに関
し演算処理を実施するための浮動小数点ユニット（ＦＰ
Ｕ）２２とを有している。ＣＰＵ１４は、ＣＰＵ・キャ
ッシュバス２６を介してデータをキャッシュメモリ１８
へ送給し、且つキャッシュ・ＣＰＵバス３０を介してキ
ャッシュメモリ１８からデータを受取る。ＣＰＵ２２
は、更に、キャッシュ・ＣＰＵバス３０へ結合されてい
るキャッシュ・ＦＰＵバス３４を介してキャッシュメモ
リ１８からデータを受取る。ＣＰＵ１４は、ＣＰＵ・Ｆ
ＰＵバス３８を介してＦＰＵ２２と通信を行なう。
０の一部を示したブロック図である。コンピュータシス
テム１０は、命令及びデータを処理するための中央処理
装置（ＣＰＵ）１４と、ＣＰＵ１４による高速アクセス
のために数頁のデータを格納するキャッシュメモリ１８
と、キャッシュメモリ１８からの浮動小数点データに関
し演算処理を実施するための浮動小数点ユニット（ＦＰ
Ｕ）２２とを有している。ＣＰＵ１４は、ＣＰＵ・キャ
ッシュバス２６を介してデータをキャッシュメモリ１８
へ送給し、且つキャッシュ・ＣＰＵバス３０を介してキ
ャッシュメモリ１８からデータを受取る。ＣＰＵ２２
は、更に、キャッシュ・ＣＰＵバス３０へ結合されてい
るキャッシュ・ＦＰＵバス３４を介してキャッシュメモ
リ１８からデータを受取る。ＣＰＵ１４は、ＣＰＵ・Ｆ
ＰＵバス３８を介してＦＰＵ２２と通信を行なう。
【０００３】キャッシュメモリ１８は、データへの高速
アクセスを与えるべく意図されているものであるので、
データをアクセスするために使用される信号に迅速に応
答する回路要素を使用して構成されるべきである。エミ
ッタ結合論理（ＥＣＬ）回路は、この様な高速適用の性
能条件に適うものであり、従って、それらは、キャッシ
ュメモリ構成においてしばしば使用されている。図２
は、従来のＥＣＬゲート４２の概略図であり、該ゲート
はそれ自身又は特定の高速回路の必要性を充足するため
にその他の回路と関連して使用することが可能である。
ＥＣＬゲート４２は、第一バイポーラトランジスタ４６
と第二バイポーラトランジスタ５０とを有している。ト
ランジスタ４６及び５０のエミッタ５２，５４は共通結
合されており、且つ抵抗Ｒ３を介して接地電圧へ結合さ
れている。トランジスタ４６のコレクタ６２は、抵抗Ｒ
１を介して電圧（及び電流）源ＶCCへ結合されている。
同様に、トランジスタ５０のコレクタ６６は抵抗Ｒ２を
介してＶCCへ結合されている。トランジスタ５０のベー
ス端子７０は基準電圧ＶREF へ結合されており、且つト
ランジスタ４６のベース端子７４は制御入力電圧ＶINへ
結合されている。差動入力電圧を受取る差動ＥＣＬゲー
トにおいては、ＶREF は入力電圧ＶINの補元である。差
動入力電圧を受取る差動ＥＣＬゲートにおいては、基準
電圧ＶREF は入力電圧ＶINの補元である。
アクセスを与えるべく意図されているものであるので、
データをアクセスするために使用される信号に迅速に応
答する回路要素を使用して構成されるべきである。エミ
ッタ結合論理（ＥＣＬ）回路は、この様な高速適用の性
能条件に適うものであり、従って、それらは、キャッシ
ュメモリ構成においてしばしば使用されている。図２
は、従来のＥＣＬゲート４２の概略図であり、該ゲート
はそれ自身又は特定の高速回路の必要性を充足するため
にその他の回路と関連して使用することが可能である。
ＥＣＬゲート４２は、第一バイポーラトランジスタ４６
と第二バイポーラトランジスタ５０とを有している。ト
ランジスタ４６及び５０のエミッタ５２，５４は共通結
合されており、且つ抵抗Ｒ３を介して接地電圧へ結合さ
れている。トランジスタ４６のコレクタ６２は、抵抗Ｒ
１を介して電圧（及び電流）源ＶCCへ結合されている。
同様に、トランジスタ５０のコレクタ６６は抵抗Ｒ２を
介してＶCCへ結合されている。トランジスタ５０のベー
ス端子７０は基準電圧ＶREF へ結合されており、且つト
ランジスタ４６のベース端子７４は制御入力電圧ＶINへ
結合されている。差動入力電圧を受取る差動ＥＣＬゲー
トにおいては、ＶREF は入力電圧ＶINの補元である。差
動入力電圧を受取る差動ＥＣＬゲートにおいては、基準
電圧ＶREF は入力電圧ＶINの補元である。
【０００４】ＥＣＬゲート４２は、電流が常にＶCCから
トランジスタ４６又は５０を介して接地へ流れるように
制御される。どちらのトランジスタ４６又は５０が電流
を通流させるかということはＶREF と相対的なＶINの大
きさに依存する。ＶINがＶRE F と比較して正である場合
には、電流がトランジスタ４６を介して流れ、且つＶ
REF がＶINと比較して正である場合には、電流がトラン
ジスタ５０を介して流れる。
トランジスタ４６又は５０を介して接地へ流れるように
制御される。どちらのトランジスタ４６又は５０が電流
を通流させるかということはＶREF と相対的なＶINの大
きさに依存する。ＶINがＶRE F と比較して正である場合
には、電流がトランジスタ４６を介して流れ、且つＶ
REF がＶINと比較して正である場合には、電流がトラン
ジスタ５０を介して流れる。
【０００５】トランジスタ４６又はトランジスタ５０の
何れかを介しての電流の流れは、抵抗Ｒ１又はＲ２を横
断して約０．６Ｖの電圧降下を発生させる。例えば、ト
ランジスタ４６を介して電流が流れる場合、コレクタ６
２における電圧は約ＶCC−０．６Ｖである。従って、Ｖ
INはＶCC−０．６Ｖと等しい場合には、トランジスタ４
６は飽和の端部の上にある。ＶINがＶCC−０．６Ｖより
大きい場合には、トランジスタ４６は飽和され、ベース
はコレクタに関して順方向バイアスされ、且つ余分の電
荷がベース内に格納される。飽和されたトランジスタの
ベース端子へ信号が供給されてそのトランジスタをター
ンオフさせると、ベース内の余分の電荷はそのトランジ
スタがターンオフする前に散逸されねばならず、且つそ
の遅延は許容可能なものでない場合がある。従って、駆
動回路は、ＶINがＶCC−０．６Ｖよりも一層正の状態と
なることを防止することにより飽和を防止すべきであ
る。典型的なＥＣＬ回路においては、ＶCCは０Ｖと等し
く且つ接地は−５Ｖと等しい。従って、ＶINは−０．６
Ｖよりも大きい（即ち、一層正）となるべきではない。
何れかを介しての電流の流れは、抵抗Ｒ１又はＲ２を横
断して約０．６Ｖの電圧降下を発生させる。例えば、ト
ランジスタ４６を介して電流が流れる場合、コレクタ６
２における電圧は約ＶCC−０．６Ｖである。従って、Ｖ
INはＶCC−０．６Ｖと等しい場合には、トランジスタ４
６は飽和の端部の上にある。ＶINがＶCC−０．６Ｖより
大きい場合には、トランジスタ４６は飽和され、ベース
はコレクタに関して順方向バイアスされ、且つ余分の電
荷がベース内に格納される。飽和されたトランジスタの
ベース端子へ信号が供給されてそのトランジスタをター
ンオフさせると、ベース内の余分の電荷はそのトランジ
スタがターンオフする前に散逸されねばならず、且つそ
の遅延は許容可能なものでない場合がある。従って、駆
動回路は、ＶINがＶCC−０．６Ｖよりも一層正の状態と
なることを防止することにより飽和を防止すべきであ
る。典型的なＥＣＬ回路においては、ＶCCは０Ｖと等し
く且つ接地は−５Ｖと等しい。従って、ＶINは−０．６
Ｖよりも大きい（即ち、一層正）となるべきではない。
【０００６】図１に示したコンピュータ回路において
は、ＣＰＵ１４を金属−酸化物−半導体（ＭＯＳ）回路
要素で構成することが可能である。図３は、必ずしも従
来技術におけるものではないが、大略ＥＣＬ回路８４と
して示した一つ又はそれ以上のＥＣＬゲート４２を駆動
するためのＭＯＳ回路８０を示した概略図である。ＥＣ
Ｌ回路８４はキャッシュメモリ１８の一部とすることが
可能である。ＭＯＳドライバ８０はＰＭＯＳトランジス
タＱ１，Ｑ２，Ｑ３，Ｑ４を有している。トランジスタ
Ｑ１はゲート端子８８と、電流通流端子９０と、電流通
流端子９２とを有している。同様に、トランジスタＱ２
はゲート端子９４と、電流通流端子９６と、電流通流端
子９８とを有している。トランジスタＱ１の電流通流端
子９２は、第一電圧ノード１００においてトランジスタ
Ｑ２の電流通流端子９８へ結合されている。第一電圧ノ
ード１００はライン１０２を介して電圧（及び電流）源
ＶCCへ結合されている。トランジスタＱ１のゲート端子
８８は、インバータ１０６，１０８，１１０，１１２を
介してライン１０４へ印加される制御信号を受取るため
に結合されている。トランジスタＱ２のゲート端子９４
は、インバータ１０６，１１４，１１６を介してライン
１０４へ印加される制御信号を受取る。ゲート端子８８
へ印加される信号は、ゲート端子９４へ印加される信号
の反転したものである。
は、ＣＰＵ１４を金属−酸化物−半導体（ＭＯＳ）回路
要素で構成することが可能である。図３は、必ずしも従
来技術におけるものではないが、大略ＥＣＬ回路８４と
して示した一つ又はそれ以上のＥＣＬゲート４２を駆動
するためのＭＯＳ回路８０を示した概略図である。ＥＣ
Ｌ回路８４はキャッシュメモリ１８の一部とすることが
可能である。ＭＯＳドライバ８０はＰＭＯＳトランジス
タＱ１，Ｑ２，Ｑ３，Ｑ４を有している。トランジスタ
Ｑ１はゲート端子８８と、電流通流端子９０と、電流通
流端子９２とを有している。同様に、トランジスタＱ２
はゲート端子９４と、電流通流端子９６と、電流通流端
子９８とを有している。トランジスタＱ１の電流通流端
子９２は、第一電圧ノード１００においてトランジスタ
Ｑ２の電流通流端子９８へ結合されている。第一電圧ノ
ード１００はライン１０２を介して電圧（及び電流）源
ＶCCへ結合されている。トランジスタＱ１のゲート端子
８８は、インバータ１０６，１０８，１１０，１１２を
介してライン１０４へ印加される制御信号を受取るため
に結合されている。トランジスタＱ２のゲート端子９４
は、インバータ１０６，１１４，１１６を介してライン
１０４へ印加される制御信号を受取る。ゲート端子８８
へ印加される信号は、ゲート端子９４へ印加される信号
の反転したものである。
【０００７】トランジスタＱ３は、ゲート端子１２０
と、電流通流端子１２４と、電流通流端子１２８とを有
している。同様に、トランジスタＱ４は、ゲート端子１
３０と、電流通流端子１３４と、電流通流端子１３８と
を有している。トランジスタＱ３の電流通流端子１２８
はノード１３９においてトランジスタＱ１の電流通流端
子９０へ結合されている。同様に、トランジスタＱ４の
電流通流端子１３８はノード１４２においてトランジス
タＱ２の電流通流端子９６へ結合されている。電流通流
端子１２４及び１３４は第二電圧ノード１５０において
共通結合されており、該ノード１５０はライン１５４を
介して電圧ＶCC−２．０Ｖへ結合されている。トランジ
スタＱ３のゲート端子１２０はインバータ１０６，１６
０，１６４を介してライン１０４へ印加された制御信号
を受取る。トランジスタＱ４のゲート端子１３０はイン
バータ１０６，１６６，１７０，１７４を介してライン
１０４へ印加される制御を受取る。
と、電流通流端子１２４と、電流通流端子１２８とを有
している。同様に、トランジスタＱ４は、ゲート端子１
３０と、電流通流端子１３４と、電流通流端子１３８と
を有している。トランジスタＱ３の電流通流端子１２８
はノード１３９においてトランジスタＱ１の電流通流端
子９０へ結合されている。同様に、トランジスタＱ４の
電流通流端子１３８はノード１４２においてトランジス
タＱ２の電流通流端子９６へ結合されている。電流通流
端子１２４及び１３４は第二電圧ノード１５０において
共通結合されており、該ノード１５０はライン１５４を
介して電圧ＶCC−２．０Ｖへ結合されている。トランジ
スタＱ３のゲート端子１２０はインバータ１０６，１６
０，１６４を介してライン１０４へ印加された制御信号
を受取る。トランジスタＱ４のゲート端子１３０はイン
バータ１０６，１６６，１７０，１７４を介してライン
１０４へ印加される制御を受取る。
【０００８】伝送線Ｔ１はノード１４２へ結合されると
共に差動ＥＣＬ回路８４の真入力端子へ結合されてお
り、一方第二伝送線Ｔ２はノード１３９へ結合されると
共に差動ＥＣＬ回路８４の相補的入力端子へ結合されて
いる。ノードＮ１及びＮ２における信号はＥＣＬ回路８
４におけるＥＣＬゲート４２に対する真及び相補的ＶIN
信号として使用することが可能である。終端抵抗ＲT
が、伝送線Ｔ１又は伝送線Ｔ２に沿っての反射を防止す
るために伝送線Ｔ１と伝送線Ｔ２との間に結合されてい
る。これらの伝送線が５０Ωのインピーダンスを有する
場合には、反射を防止するためにＲT が有する正しい値
は１００Ωであり、且つこの値が以下の説明において仮
定される。各伝送線に対する別々の終端抵抗（５０Ω、
不図示）もこの目的のためにしばしば使用される。
共に差動ＥＣＬ回路８４の真入力端子へ結合されてお
り、一方第二伝送線Ｔ２はノード１３９へ結合されると
共に差動ＥＣＬ回路８４の相補的入力端子へ結合されて
いる。ノードＮ１及びＮ２における信号はＥＣＬ回路８
４におけるＥＣＬゲート４２に対する真及び相補的ＶIN
信号として使用することが可能である。終端抵抗ＲT
が、伝送線Ｔ１又は伝送線Ｔ２に沿っての反射を防止す
るために伝送線Ｔ１と伝送線Ｔ２との間に結合されてい
る。これらの伝送線が５０Ωのインピーダンスを有する
場合には、反射を防止するためにＲT が有する正しい値
は１００Ωであり、且つこの値が以下の説明において仮
定される。各伝送線に対する別々の終端抵抗（５０Ω、
不図示）もこの目的のためにしばしば使用される。
【０００９】動作について説明すると、トランジスタＱ
１及びＱ４か、又はトランジスタＱ２及びＱ３の何れか
がある与えられた時間において導通状態にある。トラン
ジスタＱ１及びＱ４が導通状態にあると、トランジスタ
Ｑ１を介して、伝送線Ｔ２を介して、終端抵抗ＲT を介
して、伝送線Ｔ１を介して、トランジスタＱ４を介し
て、且つライン１５４を介して、電流がライン１０２に
沿って流れる。トランジスタＱ２及びＱ３が導通状態に
ある場合には、電流は、ライン１０２を介して、トラン
ジスタＱ２を介して、伝送線Ｔ１を介して、終端抵抗Ｒ
T を介して、伝送線Ｔ２を介して、トランジスタＱ３を
介して、且つライン１５４を介して流れる。何れの場合
においても、電流はライン１０２を介して、ノード１０
０を介して、ノード１５０を介して、且つライン１５４
を介して常に流れ、且つ相補的出力信号がノード１３９
及び１４２において発生する。
１及びＱ４か、又はトランジスタＱ２及びＱ３の何れか
がある与えられた時間において導通状態にある。トラン
ジスタＱ１及びＱ４が導通状態にあると、トランジスタ
Ｑ１を介して、伝送線Ｔ２を介して、終端抵抗ＲT を介
して、伝送線Ｔ１を介して、トランジスタＱ４を介し
て、且つライン１５４を介して、電流がライン１０２に
沿って流れる。トランジスタＱ２及びＱ３が導通状態に
ある場合には、電流は、ライン１０２を介して、トラン
ジスタＱ２を介して、伝送線Ｔ１を介して、終端抵抗Ｒ
T を介して、伝送線Ｔ２を介して、トランジスタＱ３を
介して、且つライン１５４を介して流れる。何れの場合
においても、電流はライン１０２を介して、ノード１０
０を介して、ノード１５０を介して、且つライン１５４
を介して常に流れ、且つ相補的出力信号がノード１３９
及び１４２において発生する。
【００１０】図４は図３に示した回路８０と等価な抵抗
回路１８０を示した概略図である。抵抗ＲＱ12は、どち
らのトランジスタがその時に導通状態にあるかに依存し
て、トランジスタＱ１又はトランジスタＱ２の何れかを
介しての抵抗を表わしている。同様に、抵抗ＲＱ34は、
どちらのトランジスタが導通状態にあるかに依存してト
ランジスタＱ３又はトランジスタＱ４の何れかを介して
の抵抗を表わしている。該回路の上側部分においてＶCC
の電圧が与えられ且つ該回路の下側部分においてＶCC−
２Ｖの電圧が与えられると、直列抵抗を横断しての電圧
降下は−２Ｖに等しい。ノードＮ１における電圧を−
０．６Ｖに制限するためには（前述した如くＥＣＬトラ
ンジスタの飽和を回避するために）、且つＲＱ12がＲＱ
34に等しく且つＲに等しいと仮定すると、トランジスタ
Ｑ１−Ｑ４の所要の抵抗は、Ｒ／（２Ｒ＋１００）×
（−２）Ｖ＝−０．６Ｖの方程式を解くことにより決定
することが可能である。即ち、各トランジスタＱ１−Ｑ
４の抵抗Ｒは７５Ω又はそれ以上のものとすべきであ
る。
回路１８０を示した概略図である。抵抗ＲＱ12は、どち
らのトランジスタがその時に導通状態にあるかに依存し
て、トランジスタＱ１又はトランジスタＱ２の何れかを
介しての抵抗を表わしている。同様に、抵抗ＲＱ34は、
どちらのトランジスタが導通状態にあるかに依存してト
ランジスタＱ３又はトランジスタＱ４の何れかを介して
の抵抗を表わしている。該回路の上側部分においてＶCC
の電圧が与えられ且つ該回路の下側部分においてＶCC−
２Ｖの電圧が与えられると、直列抵抗を横断しての電圧
降下は−２Ｖに等しい。ノードＮ１における電圧を−
０．６Ｖに制限するためには（前述した如くＥＣＬトラ
ンジスタの飽和を回避するために）、且つＲＱ12がＲＱ
34に等しく且つＲに等しいと仮定すると、トランジスタ
Ｑ１−Ｑ４の所要の抵抗は、Ｒ／（２Ｒ＋１００）×
（−２）Ｖ＝−０．６Ｖの方程式を解くことにより決定
することが可能である。即ち、各トランジスタＱ１−Ｑ
４の抵抗Ｒは７５Ω又はそれ以上のものとすべきであ
る。
【００１１】動作電圧、温度、製造期間中の処理変動な
どに依存して、トランジスタの抵抗が最大で４倍程度変
化することは通常である。従って、最大０．６Ｖ条件を
充足するために７５Ωの最小抵抗値を持ったトランジス
タは最大で３００Ωの抵抗値を有する場合がある。この
様な抵抗は、いまだに、ノードＮ１における−０．６Ｖ
限界を満足するものであるが、抵抗ＲT を横断しての全
体的な電圧のスイング即ち振れは約０．２８Ｖであるに
過ぎず、それはノードＮ１及びＮ２を横断して非常に弱
い差信号を与えるものである。所望の電圧スイングは約
０．６Ｖ又はそれ以上のものである。該トランジスタが
弱い（高抵抗値）である場合に０．６Ｖのスイングを与
えるように該トランジスタが設計されると、該トランジ
スタが強い（低抵抗値）である場合には、ノードＮ１に
おける電圧は−０．６Ｖの最大値を超えて上昇する場合
があり、従ってＥＣＬトランジスタを飽和する場合があ
る。
どに依存して、トランジスタの抵抗が最大で４倍程度変
化することは通常である。従って、最大０．６Ｖ条件を
充足するために７５Ωの最小抵抗値を持ったトランジス
タは最大で３００Ωの抵抗値を有する場合がある。この
様な抵抗は、いまだに、ノードＮ１における−０．６Ｖ
限界を満足するものであるが、抵抗ＲT を横断しての全
体的な電圧のスイング即ち振れは約０．２８Ｖであるに
過ぎず、それはノードＮ１及びＮ２を横断して非常に弱
い差信号を与えるものである。所望の電圧スイングは約
０．６Ｖ又はそれ以上のものである。該トランジスタが
弱い（高抵抗値）である場合に０．６Ｖのスイングを与
えるように該トランジスタが設計されると、該トランジ
スタが強い（低抵抗値）である場合には、ノードＮ１に
おける電圧は−０．６Ｖの最大値を超えて上昇する場合
があり、従ってＥＣＬトランジスタを飽和する場合があ
る。
【００１２】
【課題を解決するための手段】本発明は、弱いものと強
いものの両方のＭＯＳトランジスタに対し強力な差出力
信号を維持しながら駆動されるＥＣＬ回路要素を飽和す
ることを回避するＥＣＬ回路用のＭＯＳドライバに関す
るものである。本発明の一実施例においては、第一、第
二、第三及び第四ＭＯＳトランジスタの各々が、ゲート
端子と、第一電流通流端子と、第二電流通流端子とを有
している。第一ＭＯＳトランジスタの第一電流通流端子
は、第一電圧ノードにおいて、第二ＭＯＳトランジスタ
の第一電流通流端子へ結合されており、第三ＭＯＳトラ
ンジスタの第一電流通流端子は第一出力ノードにおいて
第一ＭＯＳトランジスタの第二電流通流端子へ結合され
ており、第四ＭＯＳトランジスタの第一電流通流端子は
第二出力ノードにおいて第二ＭＯＳトランジスタの第二
電流通流端子へ結合されており、且つ第四ＭＯＳトラン
ジスタの第二電流通流端子は第二電圧ノードにおいて第
三ＭＯＳトランジスタの第二電流通流端子へ結合されて
いる。トランジスタ制御ユニットが、第一及び第四ＭＯ
Ｓトランジスタを介してか、又は第二及び第三ＭＯＳト
ランジスタを介して交互に電流を通流させるために、第
一、第二、第三及び第四ＭＯＳトランジスタのゲート端
子へ結合されておりそれらのトランジスタをバイアスさ
せる。第一伝送線が第一出力ノードへ結合されており、
且つ第二伝送線が第二出力ノードへ結合されている。終
端抵抗が第一伝送線及び第二伝送線へ結合されており、
これらの第一及び第二伝送線上での信号の反射を防止し
ている。第一伝送線はＥＣＬ回路要素の第一入力端子へ
結合されており、且つ第二伝送線はＥＣＬ回路要素の第
二入力端子へ結合されている。第一及び第二伝送線上の
信号は、ＥＣＬ回路要素におけるゲートを駆動するため
に使用される。
いものの両方のＭＯＳトランジスタに対し強力な差出力
信号を維持しながら駆動されるＥＣＬ回路要素を飽和す
ることを回避するＥＣＬ回路用のＭＯＳドライバに関す
るものである。本発明の一実施例においては、第一、第
二、第三及び第四ＭＯＳトランジスタの各々が、ゲート
端子と、第一電流通流端子と、第二電流通流端子とを有
している。第一ＭＯＳトランジスタの第一電流通流端子
は、第一電圧ノードにおいて、第二ＭＯＳトランジスタ
の第一電流通流端子へ結合されており、第三ＭＯＳトラ
ンジスタの第一電流通流端子は第一出力ノードにおいて
第一ＭＯＳトランジスタの第二電流通流端子へ結合され
ており、第四ＭＯＳトランジスタの第一電流通流端子は
第二出力ノードにおいて第二ＭＯＳトランジスタの第二
電流通流端子へ結合されており、且つ第四ＭＯＳトラン
ジスタの第二電流通流端子は第二電圧ノードにおいて第
三ＭＯＳトランジスタの第二電流通流端子へ結合されて
いる。トランジスタ制御ユニットが、第一及び第四ＭＯ
Ｓトランジスタを介してか、又は第二及び第三ＭＯＳト
ランジスタを介して交互に電流を通流させるために、第
一、第二、第三及び第四ＭＯＳトランジスタのゲート端
子へ結合されておりそれらのトランジスタをバイアスさ
せる。第一伝送線が第一出力ノードへ結合されており、
且つ第二伝送線が第二出力ノードへ結合されている。終
端抵抗が第一伝送線及び第二伝送線へ結合されており、
これらの第一及び第二伝送線上での信号の反射を防止し
ている。第一伝送線はＥＣＬ回路要素の第一入力端子へ
結合されており、且つ第二伝送線はＥＣＬ回路要素の第
二入力端子へ結合されている。第一及び第二伝送線上の
信号は、ＥＣＬ回路要素におけるゲートを駆動するため
に使用される。
【００１３】ソース抵抗が第一電圧ノードと電圧源との
間に結合されている。このソース抵抗は、第一及び第二
出力ノードを横断して強力な差信号を維持しながら、第
一及び第二出力ノードにおける電圧が駆動されるＥＣＬ
ゲートの飽和値を超えることがないことを確保してい
る。
間に結合されている。このソース抵抗は、第一及び第二
出力ノードを横断して強力な差信号を維持しながら、第
一及び第二出力ノードにおける電圧が駆動されるＥＣＬ
ゲートの飽和値を超えることがないことを確保してい
る。
【００１４】
【実施例】図５は、ＥＣＬ回路８４を駆動するための本
発明に基づくＭＯＳドライバ２００の一実施例を示した
概略図である。図３の回路８０に示したものと同一の構
成要素には同一の参照番号を付してある。この実施例に
おいては、ソース抵抗ＲSは、電圧（電流）源ＶCCとノ
ード１００との間に配設されており、従ってトランジス
タＱ１又はＱ２を介して電流が流れる場合には、ソース
抵抗ＲS を介して電流が流れる。
発明に基づくＭＯＳドライバ２００の一実施例を示した
概略図である。図３の回路８０に示したものと同一の構
成要素には同一の参照番号を付してある。この実施例に
おいては、ソース抵抗ＲSは、電圧（電流）源ＶCCとノ
ード１００との間に配設されており、従ってトランジス
タＱ１又はＱ２を介して電流が流れる場合には、ソース
抵抗ＲS を介して電流が流れる。
【００１５】図６は、図５に示した回路に対応する等価
抵抗回路を示した概略図である。図４に示したものと同
一の構成要素には同一の番号を付してある。図示した如
く、ソース抵抗ＲS （例えば抵抗）が、抵抗ＲＱ12，Ｒ
T ，ＲＱ34と直列に接続されている。ソース抵抗ＲS の
抵抗値を５０Ωであり且つ終端抵抗ＲT の抵抗値が１０
０Ωであると仮定すると、トランジスタＱ１−Ｑ４の抵
抗値は０Ωであり、且つノードＮ１における電圧はいま
だ−０．６Ｖの電圧上限を満足しておりＥＣＬトランジ
スタを飽和することを回避している。従って、電圧上限
を超えることなしに任意の抵抗値を有するトランジスタ
を使用することが可能である（尚、ＲＱ12は約ＲＱ34と
等しいものと仮定する）。
抵抗回路を示した概略図である。図４に示したものと同
一の構成要素には同一の番号を付してある。図示した如
く、ソース抵抗ＲS （例えば抵抗）が、抵抗ＲＱ12，Ｒ
T ，ＲＱ34と直列に接続されている。ソース抵抗ＲS の
抵抗値を５０Ωであり且つ終端抵抗ＲT の抵抗値が１０
０Ωであると仮定すると、トランジスタＱ１−Ｑ４の抵
抗値は０Ωであり、且つノードＮ１における電圧はいま
だ−０．６Ｖの電圧上限を満足しておりＥＣＬトランジ
スタを飽和することを回避している。従って、電圧上限
を超えることなしに任意の抵抗値を有するトランジスタ
を使用することが可能である（尚、ＲＱ12は約ＲＱ34と
等しいものと仮定する）。
【００１６】次いで、トランジスタＱ１−Ｑ４に対して
各々２５Ωの予定した抵抗値を持ったトランジスタを使
用するものと仮定する。その場合には、ノード１００に
おける電圧は約−０．５Ｖであり、ノードＮ１における
電圧は約−０．７５Ｖであり、且つノードＮ２における
電圧は約−１．７５Ｖである。ノードＮ１における電圧
は−０．６Ｖ最大値よりも一層正ではなく、且つ抵抗Ｒ
T （及びノードＮ１及びＮ２）を横断しての全体的な電
圧スイングは約１Ｖである。
各々２５Ωの予定した抵抗値を持ったトランジスタを使
用するものと仮定する。その場合には、ノード１００に
おける電圧は約−０．５Ｖであり、ノードＮ１における
電圧は約−０．７５Ｖであり、且つノードＮ２における
電圧は約−１．７５Ｖである。ノードＮ１における電圧
は−０．６Ｖ最大値よりも一層正ではなく、且つ抵抗Ｒ
T （及びノードＮ１及びＮ２）を横断しての全体的な電
圧スイングは約１Ｖである。
【００１７】全てのトランジスタに対して最悪の場合の
抵抗値変動である４倍の場合を仮定すると、トランジス
タＱ１−Ｑ４の最大抵抗値は約１００Ωである。その場
合には、ノード１００における電圧は約−０．２９Ｖで
あり、ノードＮ１における電圧は約−０．８６Ｖであ
り、且つノードＮ２における電圧は約−１．４３Ｖであ
る。ノードＮ１における電圧上限の−０．６Ｖが維持さ
れ、且つ抵抗ＲT を横断しての全体的な電圧スイングは
約＋０．５７Ｖである。
抵抗値変動である４倍の場合を仮定すると、トランジス
タＱ１−Ｑ４の最大抵抗値は約１００Ωである。その場
合には、ノード１００における電圧は約−０．２９Ｖで
あり、ノードＮ１における電圧は約−０．８６Ｖであ
り、且つノードＮ２における電圧は約−１．４３Ｖであ
る。ノードＮ１における電圧上限の−０．６Ｖが維持さ
れ、且つ抵抗ＲT を横断しての全体的な電圧スイングは
約＋０．５７Ｖである。
【００１８】何れの場合においても、ソース抵抗ＲS
は、ノードＮ１及びＮ２を横断して強い差信号を維持し
ながら、駆動されるＥＣＬトランジスタが飽和すること
を回避することを確保している。
は、ノードＮ１及びＮ２を横断して強い差信号を維持し
ながら、駆動されるＥＣＬトランジスタが飽和すること
を回避することを確保している。
【００１９】注意すべきことであるが、ソース抵抗ＲS
は、負のフィードバック要素として機能し、従って、ト
ランジスタＱ１−Ｑ４が強力なものである場合（例え
ば、抵抗値が約２５Ω）、ノード１００における供給電
圧は比較的低い（約−０．５Ｖ）。しかしながら、トラ
ンジスタＱ１−Ｑ４が弱い場合には（例えば、抵抗値が
約１００Ω）、ノード１００における供給電圧は一層高
いものである（−０．２９Ｖ）。
は、負のフィードバック要素として機能し、従って、ト
ランジスタＱ１−Ｑ４が強力なものである場合（例え
ば、抵抗値が約２５Ω）、ノード１００における供給電
圧は比較的低い（約−０．５Ｖ）。しかしながら、トラ
ンジスタＱ１−Ｑ４が弱い場合には（例えば、抵抗値が
約１００Ω）、ノード１００における供給電圧は一層高
いものである（−０．２９Ｖ）。
【００２０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、単一のソース抵抗ＲS を使用して複数個の
ＭＯＳドライバ回路を並列に結合させることが可能であ
る。その場合には、ソース抵抗ＲS は、並列回路の条件
を充足すべく調節される。５個のドライバ回路の場合に
は、もともと５０Ωのソース抵抗は１０Ωのソース抵抗
で置換される。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、単一のソース抵抗ＲS を使用して複数個の
ＭＯＳドライバ回路を並列に結合させることが可能であ
る。その場合には、ソース抵抗ＲS は、並列回路の条件
を充足すべく調節される。５個のドライバ回路の場合に
は、もともと５０Ωのソース抵抗は１０Ωのソース抵抗
で置換される。
【図１】 従来のコンピュータシステムを示したブロッ
ク図。
ク図。
【図２】 典型的なＥＣＬゲート回路を示した概略図。
【図３】 ＥＣＬ回路を駆動するためのＭＯＳ回路を示
した概略図。
した概略図。
【図４】 図３に示した回路に対応する等価抵抗回路を
示した概略図。
示した概略図。
【図５】 ＥＣＬ回路を駆動するための本発明の一実施
例に基づいて構成されたＭＯＳ回路を示した概略図。
例に基づいて構成されたＭＯＳ回路を示した概略図。
【図６】 図５に示した回路に対応する等価抵抗回路を
示した概略図。
示した概略図。
１８ キャッシュメモリ ４２ ＥＣＬゲート ８４ ＥＣＬ回路 ８８，９４ ゲート端子 ９０，９２，９６，９８ 電流通流端子 １００ 第一電圧ノード １０２，１０４ ライン ２００ ＭＯＳドライバ Ｔ１ 第一伝送線 Ｔ２ 第二伝送線
Claims (13)
- 【請求項１】 ＥＣＬ回路を駆動する回路において、制
御端子を具備すると共に第一出力ノードへ結合された第
一電流通流端子を具備する第一トランジスタが設けられ
ており、制御端子を具備すると共に第二出力ノードへ結
合された第一電流通流端子を具備する第二トランジスタ
が設けられており、前記第一トランジスタの制御端子へ
結合されると共に前記第二トランジスタの制御端子へ結
合されており前記第一出力ノードと前記第二出力ノード
とにおいて相補的な信号が与えられるように前記第一ト
ランジスタ及び第二トランジスタをバイアスするトラン
ジスタ制御手段が設けられており、前記第一トランジス
タの第一電流通流端子と前記第二トランジスタの第一電
流通流端子とに直列して結合された抵抗が設けられてい
ることを特徴とする回路。 - 【請求項２】 請求項１において、前記抵抗は、前記第
一トランジスタの第一電流通流端子か又は前記第二トラ
ンジスタの第一電流通流端子の何れかを介して電流が流
れる場合に前記抵抗を介して電流が流れるように接続さ
れていることを特徴とする回路。 - 【請求項３】 請求項１において、更に、前記第一出力
ノードに結合して第一伝送線が設けられており、前記第
二出力ノードに結合して第二伝送線が設けられており、
前記第一伝送線及び第二伝送線上での信号反射を防止す
るために前記第一伝送線及び前記第二伝送線に結合して
終端抵抗が設けられていることを特徴とする回路。 - 【請求項４】 請求項３において、前記第一伝送線がＥ
ＣＬ回路の第一入力端子へ結合されており、且つ前記第
二伝送線が前記ＥＣＬ回路の第二入力端子へ結合されて
いることを特徴とする回路。 - 【請求項５】 ＥＣＬ回路を駆動する回路において、制
御端子と、第一電流通流端子と、第二電流制御端子とを
具備する第一トランジスタが設けられており、通流端子
と、第一電流通流端子と、前記第二電流制御端子とを具
備する第二トランジスタが設けられており、前記第一ト
ランジスタの前記第一電流通流端子が第一電圧ノードに
おいて前記第二トランジスタの第一電流通流端子へ結合
されており、制御端子と、第一電流通流端子と、第二電
流通流端子とを具備する第三トランジスタが設けられて
おり、前記第三トランジスタの第一電流通流端子は第一
出力ノードにおいて前記第一トランジスタの第二電流通
流端子へ結合されており、制御端子と、第一電流通流端
子と、第二電流通流端子とを具備する第四トランジスタ
が設けられており、前記第四トランジスタの第二電流通
流端子は第二電圧ノードにおいて前記第二トランジスタ
の第二電流通流端子へ結合されており、前記第四トラン
ジスタの第二電流通流端子は第二出力ノードにおいて前
記第三トランジスタの第二電流通流端子へ結合されてお
り、前記第一電圧ノードと電流源との間に結合して抵抗
が設けられており、前記第一トランジスタの制御端子
と、前記第二トランジスタの制御端子と、前記第三トラ
ンジスタの制御端子と、前記第四トランジスタの制御端
子とに結合してトランジスタ制御手段が設けられてお
り、前記トランジスタ制御手段は、前記第一トランジス
タ及び第四トランジスタを介してか又は前記第二トラン
ジスタ及び第三トランジスタを介して交互に電流を通流
させるために前記第一トランジスタ、第二トランジス
タ、第三トランジスタ及び第四トランジスタをバイアス
させることを特徴とする回路。 - 【請求項６】 請求項５において、前記トランジスタ制
御手段と、前記第一トランジスタと、前記第二トランジ
スタと、前記第三トランジスタと、前記第四トランジス
タとが、前記第一トランジスタ及び第四トランジスタを
介して又は前記第二トランジスタ及び第三トランジスタ
を介して電流が流れる場合に前記第一電圧ノードから前
記第二電圧ノードへ電流が流れるように結合されている
ことを特徴とする回路。 - 【請求項７】 請求項６において、前記抵抗は、前記第
一トランジスタ及び第四トランジスタ又は前記第二トラ
ンジスタ及び第三トランジスタの何れかを介して電流が
流れる場合に前記抵抗を介して電流が流れるように接続
されていることを特徴とする回路。 - 【請求項８】 請求項７において、更に、前記第一出力
ノードへ結合された第一伝送線が設けられており、前記
第二出力ノードへ結合された第二伝送線が設けられてお
り、前記第一伝送線及び第二伝送線上での信号反射を防
止するために前記第一伝送線及び第二伝送線へ結合して
終端抵抗が設けられていることを特徴とする回路。 - 【請求項９】 請求項８において、前記第一伝送線がＥ
ＣＬ回路の第一入力端子へ結合されており、且つ前記第
二伝送線が前記ＥＣＬ回路の第二入力端子へ結合されて
いることを特徴とする回路。 - 【請求項１０】 ＥＣＬ回路を駆動するＭＯＳ回路にお
いて、ゲート端子と、第一電流通流端子と、第二電流通
流端子とを具備する第一ＭＯＳトランジスタが設けられ
ており、ゲート端子と、第一電流通流端子と、第二電流
通流端子とを具備する第二ＭＯＳトランジスタが設けら
れており、前記第一ＭＯＳトランジスタの第一電流通流
端子は第一電圧ノードにおいて前記第二ＭＯＳトランジ
スタの第一電流通流端子へ結合されており、ゲート端子
と、第一電流通流端子と、第二電流通流端子とを具備す
る第三ＭＯＳトランジスタが設けられており、前記第三
ＭＯＳトランジスタの第一電流通流端子は第一出力ノー
ドにおいて前記第一ＭＯＳトランジスタの第二電流通流
端子へ結合されており、ゲート端子と、第一電流通流端
子と、第二電流通流端子とを具備する第四ＭＯＳトラン
ジスタが設けられており、前記第四ＭＯＳトランジスタ
の第一電流通流端子は第二出力ノードにおいて前記第二
ＭＯＳトランジスタの第二電流通流端子へ結合されてお
り、前記第四ＭＯＳトランジスタの第二電流通流端子は
第二電圧ノードにおいて前記第三ＭＯＳトランジスタの
第二電流通流端子へ結合されており、前記第一電圧ノー
ドと電流源との間に結合して第一抵抗が設けられてお
り、前記第一ＭＯＳトランジスタのゲート端子と、前記
第二ＭＯＳトランジスタのゲート端子と、前記第三ＭＯ
Ｓトランジスタのゲート端子と、前記第四ＭＯＳトラン
ジスタのゲート端子へ結合してトランジスタ制御手段が
設けられており、前記トランジスタ制御手段は、前記第
一ＭＯＳトランジスタ及び第四ＭＯＳトランジスタを介
して又は前記第二ＭＯＳトランジスタ及び第四ＭＯＳト
ランジスタを介して交互に電流を通流させるために前記
第一ＭＯＳトランジスタと、第二ＭＯＳトランジスタ
と、第三ＭＯＳトランジスタと、第四ＭＯＳトランジス
タとをバイアスさせることを特徴とする回路。 - 【請求項１１】 請求項１０において、前記抵抗が、前
記第一ＭＯＳトランジスタの第一電流通流端子を介して
か又は前記第二ＭＯＳトランジスタの第一電流通流端子
を介して電流が流れる場合に前記抵抗を介して電流が流
れるように接続されていることを特徴とする回路。 - 【請求項１２】 請求項１１において、更に、前記第一
出力ノードへ結合して第一伝送線が設けられており、前
記第二出力ノードへ結合して第二伝送線が設けられてお
り、前記第一伝送線及び第二伝送線上での信号反射を防
止するために前記第一伝送線及び第二伝送線に結合して
終端抵抗が設けられていることを特徴とする回路。 - 【請求項１３】 請求項１２において、前記第一伝送線
がＥＣＬ回路の第一入力端子へ結合されており、且つ前
記第二伝送線が前記ＥＣＬ回路の第二入力端子へ結合さ
れていることを特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/758,838 US5216297A (en) | 1991-09-12 | 1991-09-12 | Low voltage swing output mos circuit for driving an ecl circuit |
| US758838 | 1991-09-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244711A true JPH06244711A (ja) | 1994-09-02 |
| JP3436548B2 JP3436548B2 (ja) | 2003-08-11 |
Family
ID=25053308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24440892A Expired - Fee Related JP3436548B2 (ja) | 1991-09-12 | 1992-09-14 | Ｅｃｌ回路を駆動する低電圧スイング出力ｍｏｓ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5216297A (ja) |
| EP (1) | EP0536536B1 (ja) |
| JP (1) | JP3436548B2 (ja) |
| CA (1) | CA2077602C (ja) |
| DE (1) | DE69223213T2 (ja) |
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1992
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Cited By (2)
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